JPH10200050A - 半導体集積装置 - Google Patents
半導体集積装置Info
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- JPH10200050A JPH10200050A JP9000321A JP32197A JPH10200050A JP H10200050 A JPH10200050 A JP H10200050A JP 9000321 A JP9000321 A JP 9000321A JP 32197 A JP32197 A JP 32197A JP H10200050 A JPH10200050 A JP H10200050A
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- 239000003990 capacitor Substances 0.000 claims description 10
- 239000000758 substrate Substances 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 14
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- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
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- 239000010703 silicon Substances 0.000 description 2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
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Abstract
(57)【要約】
【課題】 回路ブロック５の未使用時でも、デバイス電
源２から回路ブロック５に電源が供給されているため、
回路ブロック５にはスタンバイ電流が流れ、無駄な電力
を消費してしまう課題があった。 【解決手段】 回路ブロック４から遮断指令が出力され
るとスイッチ１４を開路して、電源幹線１１と電源幹線
１２の接続部分を遮断するとともに、スイッチ１４の回
路構成を、複数のスイッチング素子を並列配置したもの
と等価構成としたものである。
源２から回路ブロック５に電源が供給されているため、
回路ブロック５にはスタンバイ電流が流れ、無駄な電力
を消費してしまう課題があった。 【解決手段】 回路ブロック４から遮断指令が出力され
るとスイッチ１４を開路して、電源幹線１１と電源幹線
１２の接続部分を遮断するとともに、スイッチ１４の回
路構成を、複数のスイッチング素子を並列配置したもの
と等価構成としたものである。
Description
【０００１】
【発明の属する技術分野】この発明は、互いに独立して
動作する複数の回路ブロックから構成された半導体集積
装置に関するものである。
動作する複数の回路ブロックから構成された半導体集積
装置に関するものである。
【０００２】
【従来の技術】図１１は従来の半導体集積装置を示す回
路図であり、図において、１は半導体集積装置、２はデ
バイス電源、３はグランド、４，５は互いに独立して動
作する回路ブロック、６は回路ブロック４，５にそれぞ
れ電源を供給する電源幹線である。
路図であり、図において、１は半導体集積装置、２はデ
バイス電源、３はグランド、４，５は互いに独立して動
作する回路ブロック、６は回路ブロック４，５にそれぞ
れ電源を供給する電源幹線である。
【０００３】次に動作について説明する。まず、デバイ
ス電源２が単一の半導体集積装置１では、図１１に示す
ように、一般的には、電源幹線６が共通化されている。
従って、半導体集積装置１の使用方法によって回路ブロ
ック４，５の何れか一方を使用しない場合があるが、使
用しない回路ブロックにも電源が供給され、消費電力が
大きくなる不具合があった。
ス電源２が単一の半導体集積装置１では、図１１に示す
ように、一般的には、電源幹線６が共通化されている。
従って、半導体集積装置１の使用方法によって回路ブロ
ック４，５の何れか一方を使用しない場合があるが、使
用しない回路ブロックにも電源が供給され、消費電力が
大きくなる不具合があった。
【０００４】そこで、従来の半導体集積装置１は、例え
ば、回路ブロック５が回路ブロック４から供給されるク
ロックにしたがって動作するものであって、回路ブロッ
ク５を使用しない場合があるときは、回路ブロック４か
ら回路ブロック５に供給するクロックの停止またはクロ
ックの周波数を低くすることにより、回路ブロック５の
消費電力を低減する。なお、本願発明のその他の先行技
術を示すものとして特開昭６１−１９０９５８号公報が
ある。
ば、回路ブロック５が回路ブロック４から供給されるク
ロックにしたがって動作するものであって、回路ブロッ
ク５を使用しない場合があるときは、回路ブロック４か
ら回路ブロック５に供給するクロックの停止またはクロ
ックの周波数を低くすることにより、回路ブロック５の
消費電力を低減する。なお、本願発明のその他の先行技
術を示すものとして特開昭６１−１９０９５８号公報が
ある。
【０００５】
【発明が解決しようとする課題】従来の半導体集積装置
は以上のように構成されているので、使用しない回路ブ
ロック５の消費電力を低減することができるが、依然と
してデバイス電源２から回路ブロック５に電源が供給さ
れているため、回路ブロック５にはスタンバイ電流が流
れ、無駄な電力を消費してしまう課題があった。
は以上のように構成されているので、使用しない回路ブ
ロック５の消費電力を低減することができるが、依然と
してデバイス電源２から回路ブロック５に電源が供給さ
れているため、回路ブロック５にはスタンバイ電流が流
れ、無駄な電力を消費してしまう課題があった。
【０００６】この発明は上記のような課題を解決するた
めになされたもので、使用しない回路ブロックに流れる
スタンバイ電流を遮断し、消費電力の低減化を図ること
ができる半導体集積装置を得ることを目的とする。
めになされたもので、使用しない回路ブロックに流れる
スタンバイ電流を遮断し、消費電力の低減化を図ること
ができる半導体集積装置を得ることを目的とする。
【０００７】
【課題を解決するための手段】請求項１記載の発明に係
る半導体集積装置は、遮断指令が出力されると第１の電
源幹線と第２の電源幹線との接続部分を遮断する電源遮
断手段を設けるとともに、その電源遮断手段の回路構成
を複数のスイッチング素子を並列配置したものと等価構
成にしたものである。
る半導体集積装置は、遮断指令が出力されると第１の電
源幹線と第２の電源幹線との接続部分を遮断する電源遮
断手段を設けるとともに、その電源遮断手段の回路構成
を複数のスイッチング素子を並列配置したものと等価構
成にしたものである。
【０００８】請求項２記載の発明に係る半導体集積装置
は、制御手段から遮断指令が出力されると電源幹線を遮
断する電源遮断手段を設けるとともに、その電源遮断手
段の回路構成を複数のスイッチング素子を並列配置した
ものと等価構成にしたものである。
は、制御手段から遮断指令が出力されると電源幹線を遮
断する電源遮断手段を設けるとともに、その電源遮断手
段の回路構成を複数のスイッチング素子を並列配置した
ものと等価構成にしたものである。
【０００９】請求項３記載の発明に係る半導体集積装置
は、一次側の電源幹線の端部と二次側の電源幹線の端部
をドープされた基板上に配置するとともに、双方の端部
を互いに電気的に非接続の状態で歯合させ、各端部の上
部に遮断指令を入力する電極を配置したものである。
は、一次側の電源幹線の端部と二次側の電源幹線の端部
をドープされた基板上に配置するとともに、双方の端部
を互いに電気的に非接続の状態で歯合させ、各端部の上
部に遮断指令を入力する電極を配置したものである。
【００１０】請求項４記載の発明に係る半導体集積装置
は、電源遮断に係る回路ブロックと並列に抵抗及びコン
デンサを設けたものである。
は、電源遮断に係る回路ブロックと並列に抵抗及びコン
デンサを設けたものである。
【００１１】請求項５記載の発明に係る半導体集積装置
は、電源遮断に係る回路ブロックと接続された電源幹線
にパッドを設けたものである。
は、電源遮断に係る回路ブロックと接続された電源幹線
にパッドを設けたものである。
【００１２】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１による半
導体集積装置を示す回路図であり、図において、１は半
導体集積装置、２はデバイス電源、３はグランド、４，
５は互いに独立して動作する回路ブロック、１１はデバ
イス電源２に接続され、回路ブロック４に電源を供給す
る電源幹線（第１の電源幹線）、１２は電源幹線１１に
接続され、回路ブロック５に電源を供給する電源幹線
（第２の電源幹線）、１３は遮断指令を入力する外部入
力端子、１４は外部入力端子１３に遮断指令が入力さ
れ、回路ブロック４から遮断指令が出力されると、電源
幹線１１と電源幹線１２の接続部分を遮断するスイッチ
（電源遮断手段）である。
説明する。 実施の形態１．図１はこの発明の実施の形態１による半
導体集積装置を示す回路図であり、図において、１は半
導体集積装置、２はデバイス電源、３はグランド、４，
５は互いに独立して動作する回路ブロック、１１はデバ
イス電源２に接続され、回路ブロック４に電源を供給す
る電源幹線（第１の電源幹線）、１２は電源幹線１１に
接続され、回路ブロック５に電源を供給する電源幹線
（第２の電源幹線）、１３は遮断指令を入力する外部入
力端子、１４は外部入力端子１３に遮断指令が入力さ
れ、回路ブロック４から遮断指令が出力されると、電源
幹線１１と電源幹線１２の接続部分を遮断するスイッチ
（電源遮断手段）である。
【００１３】次に動作について説明する。まず、回路ブ
ロック４，５の双方を使用する場合には、スイッチ１４
は閉路され、デバイス電源２から回路ブロック４，５の
双方に電源が供給される。一方、回路ブロック５を使用
しない場合には、外部入力端子１３から遮断指令を入力
し、回路ブロック４から遮断指令を出力させる。そし
て、スイッチ１４は、回路ブロック４から遮断指令が出
力されると開路し、電源幹線１１と電源幹線１２の接続
部分を遮断する。
ロック４，５の双方を使用する場合には、スイッチ１４
は閉路され、デバイス電源２から回路ブロック４，５の
双方に電源が供給される。一方、回路ブロック５を使用
しない場合には、外部入力端子１３から遮断指令を入力
し、回路ブロック４から遮断指令を出力させる。そし
て、スイッチ１４は、回路ブロック４から遮断指令が出
力されると開路し、電源幹線１１と電源幹線１２の接続
部分を遮断する。
【００１４】これにより、回路ブロック５はデバイス電
源２からの電源供給が遮断され、動作を停止する。ま
た、この場合、電源供給が遮断されているので、回路ブ
ロック５にスタンバイ電流が流れることはない。
源２からの電源供給が遮断され、動作を停止する。ま
た、この場合、電源供給が遮断されているので、回路ブ
ロック５にスタンバイ電流が流れることはない。
【００１５】ここで、図２はスイッチ１４の構造を説明
する平面図であり、図において、１１ａはスイッチ１４
に対して一次側の電源幹線である電源幹線１１の端部、
１２ａはスイッチ１４に対して二次側の電源幹線である
電源幹線１２の端部、Ａ１〜Ａ４は端部１２ａの歯合部
Ｂ１〜Ｂ４と互いに電気的に非接続の状態で歯合された
端部１１ａの歯合部、１５は端部１１ａ，１２ａの上部
に設けられた電極である。また、図３はスイッチ１４の
構造を説明する図２のＡ−Ａ断面図であり、図におい
て、１６は半導体集積装置のシリコン基板、１６ａはイ
オン等が注入されてドーピングされたシリコン基板のド
ーピング部である。
する平面図であり、図において、１１ａはスイッチ１４
に対して一次側の電源幹線である電源幹線１１の端部、
１２ａはスイッチ１４に対して二次側の電源幹線である
電源幹線１２の端部、Ａ１〜Ａ４は端部１２ａの歯合部
Ｂ１〜Ｂ４と互いに電気的に非接続の状態で歯合された
端部１１ａの歯合部、１５は端部１１ａ，１２ａの上部
に設けられた電極である。また、図３はスイッチ１４の
構造を説明する図２のＡ−Ａ断面図であり、図におい
て、１６は半導体集積装置のシリコン基板、１６ａはイ
オン等が注入されてドーピングされたシリコン基板のド
ーピング部である。
【００１６】このように、スイッチ１４の構造は図２及
び図３に示す通りであるが、スイッチ１４の構造を図２
及び図３のように構成した場合には、スイッチ１４の回
路構成は、複数のゲート（スイッチング素子）を並列配
置したものと等価構成となる（図４参照）。従って、ス
イッチ１４の閉路時の抵抗分を低減できるので、電源幹
線１１と電源幹線１２の接続部分にスイッチ１４を挿入
しても、回路ブロック５の使用時において、スイッチ１
４で消費される無駄な電力を無視できる程度にまで低減
できる効果を奏する。因みに、スイッチ１４として通常
のトランジスタ等を用いた場合、閉路時の抵抗分が大き
いので、回路ブロック５の使用時には、スイッチ１４で
無駄な電力を消費することになる。
び図３に示す通りであるが、スイッチ１４の構造を図２
及び図３のように構成した場合には、スイッチ１４の回
路構成は、複数のゲート（スイッチング素子）を並列配
置したものと等価構成となる（図４参照）。従って、ス
イッチ１４の閉路時の抵抗分を低減できるので、電源幹
線１１と電源幹線１２の接続部分にスイッチ１４を挿入
しても、回路ブロック５の使用時において、スイッチ１
４で消費される無駄な電力を無視できる程度にまで低減
できる効果を奏する。因みに、スイッチ１４として通常
のトランジスタ等を用いた場合、閉路時の抵抗分が大き
いので、回路ブロック５の使用時には、スイッチ１４で
無駄な電力を消費することになる。
【００１７】なお、スイッチ１４を閉路する場合には、
外部入力端子１３に遮断指令を入力せずに、電極１５に
正の電位（３〜５Ｖの電位）を与えると閉路し、デバイ
ス電源２から電源幹線１１及びドーピング部１６ａを通
じて電源幹線１２に電源が供給される。一方、スイッチ
１４を開路する場合には、外部入力端子１３に遮断指令
を入力し、電極１５にグランド電位を与えると開路し、
電源幹線１１と電源幹線１２は遮断される。
外部入力端子１３に遮断指令を入力せずに、電極１５に
正の電位（３〜５Ｖの電位）を与えると閉路し、デバイ
ス電源２から電源幹線１１及びドーピング部１６ａを通
じて電源幹線１２に電源が供給される。一方、スイッチ
１４を開路する場合には、外部入力端子１３に遮断指令
を入力し、電極１５にグランド電位を与えると開路し、
電源幹線１１と電源幹線１２は遮断される。
【００１８】以上で明らかなように、この実施の形態１
によれば、回路ブロック４から遮断指令が出力されると
スイッチ１４を開路して、電源幹線１１と電源幹線１２
の接続部分を遮断するようにしたので、回路ブロック５
を使用しない場合には、デバイス電源２から供給される
回路ブロック５の電源が遮断されるようになり、その結
果、回路ブロック５の未使用時にスタンバイ電流が流れ
るのを遮断でき、消費電力の低減化を図ることができる
効果を奏する。また、スイッチ１４の回路構成が、ゲー
トを複数個並列配置したものと等価となるようにしたの
で、スイッチ１４の閉路時の抵抗分を低減でき、そのた
め、電源幹線１１と電源幹線１２の接続部分にスイッチ
１４を挿入しても、回路ブロック５の使用時において、
スイッチ１４で消費される無駄な電力を無視できる程度
にまで低減できる効果を奏する。
によれば、回路ブロック４から遮断指令が出力されると
スイッチ１４を開路して、電源幹線１１と電源幹線１２
の接続部分を遮断するようにしたので、回路ブロック５
を使用しない場合には、デバイス電源２から供給される
回路ブロック５の電源が遮断されるようになり、その結
果、回路ブロック５の未使用時にスタンバイ電流が流れ
るのを遮断でき、消費電力の低減化を図ることができる
効果を奏する。また、スイッチ１４の回路構成が、ゲー
トを複数個並列配置したものと等価となるようにしたの
で、スイッチ１４の閉路時の抵抗分を低減でき、そのた
め、電源幹線１１と電源幹線１２の接続部分にスイッチ
１４を挿入しても、回路ブロック５の使用時において、
スイッチ１４で消費される無駄な電力を無視できる程度
にまで低減できる効果を奏する。
【００１９】なお、上記実施の形態１では、外部入力端
子１３を１つ設けたものについて示したが、外部入力端
子１３を複数個設け、回路ブロック４が各外部入力端子
１３の電位等の組み合わせに基づいて遮断指令を出力す
るようにしてもよい。
子１３を１つ設けたものについて示したが、外部入力端
子１３を複数個設け、回路ブロック４が各外部入力端子
１３の電位等の組み合わせに基づいて遮断指令を出力す
るようにしてもよい。
【００２０】実施の形態２．上記実施の形態１では、遮
断指令を回路ブロック４を介してスイッチ１４に出力す
るものについて示したが、図５に示すように、回路ブロ
ック４を介さずに、直接スイッチ１４に出力するように
してもよく、上記実施の形態１と同様の効果を奏する。
断指令を回路ブロック４を介してスイッチ１４に出力す
るものについて示したが、図５に示すように、回路ブロ
ック４を介さずに、直接スイッチ１４に出力するように
してもよく、上記実施の形態１と同様の効果を奏する。
【００２１】実施の形態３．図６はこの発明の実施の形
態３による半導体集積装置を示す回路図であり、図にお
いて、図１のものと同一符号は同一または相当部分を示
すので説明を省略する。２１はデバイス電源２と接続さ
れた電源幹線、２２は電源幹線２１と接続され、回路ブ
ロック４に電源を供給する電源幹線、２３は電源幹線２
１と接続され、回路ブロック５に電源を供給する電源幹
線、２４は必要に応じてスイッチ２５又はスイッチ２６
に遮断指令を出力するセレクタ（制御手段）、２５はセ
レクタ２４から遮断指令が出力されると、電源幹線２２
を遮断するスイッチ（電源遮断手段）であり、図１のス
イッチ１４と同じ構造のスイッチである。２６はセレク
タ２４から遮断指令が出力されると、電源幹線２３を遮
断するスイッチ（電源遮断手段）であり、図１のスイッ
チ１４と同じ構造のスイッチである。
態３による半導体集積装置を示す回路図であり、図にお
いて、図１のものと同一符号は同一または相当部分を示
すので説明を省略する。２１はデバイス電源２と接続さ
れた電源幹線、２２は電源幹線２１と接続され、回路ブ
ロック４に電源を供給する電源幹線、２３は電源幹線２
１と接続され、回路ブロック５に電源を供給する電源幹
線、２４は必要に応じてスイッチ２５又はスイッチ２６
に遮断指令を出力するセレクタ（制御手段）、２５はセ
レクタ２４から遮断指令が出力されると、電源幹線２２
を遮断するスイッチ（電源遮断手段）であり、図１のス
イッチ１４と同じ構造のスイッチである。２６はセレク
タ２４から遮断指令が出力されると、電源幹線２３を遮
断するスイッチ（電源遮断手段）であり、図１のスイッ
チ１４と同じ構造のスイッチである。
【００２２】次に動作について説明する。上記実施の形
態１では、回路ブロック４がスイッチ１４に遮断指令を
出力するものについて示したが、この場合には回路ブロ
ック４が動作していることが前提となるので、回路ブロ
ック４を停止して、回路ブロック５のみを使用すること
はできない。
態１では、回路ブロック４がスイッチ１４に遮断指令を
出力するものについて示したが、この場合には回路ブロ
ック４が動作していることが前提となるので、回路ブロ
ック４を停止して、回路ブロック５のみを使用すること
はできない。
【００２３】そこで、この実施の形態３では、電源幹線
２２，２３のそれぞれにスイッチ２５，２６を挿入し、
必要に応じてセレクタ２４からスイッチ２５又はスイッ
チ２６に遮断指令を出力するようにしたものである。こ
れにより、半導体集積装置１の使用態様に応じて、適
宜、回路ブロック４又は回路ブロック５を停止すること
ができるようになり、その結果、消費電力の低減化を図
ることができる効果を奏する。なお、上記実施の形態３
では、半導体集積装置１が２つの回路ブロックから構成
されたものについて示したが、３つ以上の回路ブロック
から構成されていてもよく、上記実施の形態３と同様の
効果を奏することができる。
２２，２３のそれぞれにスイッチ２５，２６を挿入し、
必要に応じてセレクタ２４からスイッチ２５又はスイッ
チ２６に遮断指令を出力するようにしたものである。こ
れにより、半導体集積装置１の使用態様に応じて、適
宜、回路ブロック４又は回路ブロック５を停止すること
ができるようになり、その結果、消費電力の低減化を図
ることができる効果を奏する。なお、上記実施の形態３
では、半導体集積装置１が２つの回路ブロックから構成
されたものについて示したが、３つ以上の回路ブロック
から構成されていてもよく、上記実施の形態３と同様の
効果を奏することができる。
【００２４】実施の形態４．図７はこの発明の実施の形
態４による半導体集積装置を示す回路図であり、図にお
いて、図１のものと同一符号は同一または相当部分を示
すので説明を省略する。３１は回路ブロック５と並列に
接続された抵抗、３２は回路ブロック５と並列に接続さ
れたコンデンサである。
態４による半導体集積装置を示す回路図であり、図にお
いて、図１のものと同一符号は同一または相当部分を示
すので説明を省略する。３１は回路ブロック５と並列に
接続された抵抗、３２は回路ブロック５と並列に接続さ
れたコンデンサである。
【００２５】次に動作について説明する。抵抗３１及び
コンデンサ３２を設けた点以外は、上記実施の形態１と
同様であるので、主に抵抗３１及びコンデンサ３２の作
用について説明する。
コンデンサ３２を設けた点以外は、上記実施の形態１と
同様であるので、主に抵抗３１及びコンデンサ３２の作
用について説明する。
【００２６】スイッチ１４を開路するとデバイス電源２
から回路ブロック５に供給される電源が遮断される点
は、上記実施の形態１と同様であるが、図７に示すよう
に、回路ブロック５と並列に抵抗３１及びコンデンサ３
２を設けるとともに、抵抗３１及びコンデンサ３２の組
み合わせによる時定数を適宜調整すれば、スイッチ１４
を開路する際に、電源幹線１２の電位がグランド電位に
落ちるまでの速度を適宜制御することができる効果を奏
する。
から回路ブロック５に供給される電源が遮断される点
は、上記実施の形態１と同様であるが、図７に示すよう
に、回路ブロック５と並列に抵抗３１及びコンデンサ３
２を設けるとともに、抵抗３１及びコンデンサ３２の組
み合わせによる時定数を適宜調整すれば、スイッチ１４
を開路する際に、電源幹線１２の電位がグランド電位に
落ちるまでの速度を適宜制御することができる効果を奏
する。
【００２７】実施の形態５．上記実施の形態４では、回
路ブロック５と並列に抵抗３１及びコンデンサ３２を設
けたものについて示したが、回路ブロック４に接続され
た電源幹線２２を遮断できる場合には、図８に示すよう
に、回路ブロック５に限らず、回路ブロック４と並列に
抵抗３１及びコンデンサ３２を設けるようにしてもよ
く、上記実施の形態４と同様の効果を奏することができ
る。
路ブロック５と並列に抵抗３１及びコンデンサ３２を設
けたものについて示したが、回路ブロック４に接続され
た電源幹線２２を遮断できる場合には、図８に示すよう
に、回路ブロック５に限らず、回路ブロック４と並列に
抵抗３１及びコンデンサ３２を設けるようにしてもよ
く、上記実施の形態４と同様の効果を奏することができ
る。
【００２８】実施の形態６．図９はこの発明の実施の形
態６による半導体集積装置を示す回路図であり、図にお
いて、図１のものと同一符号は同一または相当部分を示
すので説明を省略する。４１は電源幹線１２に接続され
たパッド、４２は電源幹線１１と電源幹線１２の接続部
分がスイッチ１４により遮断されたとき、回路ブロック
５の電源電流を測定するＬＳＩテスタである。
態６による半導体集積装置を示す回路図であり、図にお
いて、図１のものと同一符号は同一または相当部分を示
すので説明を省略する。４１は電源幹線１２に接続され
たパッド、４２は電源幹線１１と電源幹線１２の接続部
分がスイッチ１４により遮断されたとき、回路ブロック
５の電源電流を測定するＬＳＩテスタである。
【００２９】次に動作について説明する。図９に示すよ
うに、ＬＳＩテスタ４２を接続できるパッド４１を電源
幹線１２に設けた場合、回路ブロック５の動作試験をす
る際、スイッチ１４により回路ブロック５の電源供給が
遮断されている状態にあれば、直ちにＬＳＩテスタ４２
を用いて回路ブロック５の電源電流を測定することがで
きる効果を奏する。
うに、ＬＳＩテスタ４２を接続できるパッド４１を電源
幹線１２に設けた場合、回路ブロック５の動作試験をす
る際、スイッチ１４により回路ブロック５の電源供給が
遮断されている状態にあれば、直ちにＬＳＩテスタ４２
を用いて回路ブロック５の電源電流を測定することがで
きる効果を奏する。
【００３０】実施の形態７．上記実施の形態６では、電
源幹線１２にパッド４１を設けたものについて示した
が、回路ブロック４に接続された電源幹線２２を遮断で
きる場合には、図１０に示すように、電源幹線２２及び
電源幹線２３の双方にパッド４１を設けるようにしても
よく、上記実施の形態６と同様の効果を奏することがで
きる。
源幹線１２にパッド４１を設けたものについて示した
が、回路ブロック４に接続された電源幹線２２を遮断で
きる場合には、図１０に示すように、電源幹線２２及び
電源幹線２３の双方にパッド４１を設けるようにしても
よく、上記実施の形態６と同様の効果を奏することがで
きる。
【００３１】
【発明の効果】以上のように、請求項１記載の発明によ
れば、遮断指令が出力されると第１の電源幹線と第２の
電源幹線との接続部分を遮断するように構成したので、
第２の電源幹線に接続された回路ブロックを使用しない
場合には、デバイス電源から供給される当該回路ブロッ
クの電源が遮断されるようになり、その結果、当該回路
ブロックの未使用時にスタンバイ電流が流れるのを遮断
でき、消費電力の低減化を図ることができる効果があ
る。また、電源遮断手段の回路構成が、複数のスイッチ
ング素子を並列配置したものと等価となるように構成し
たので、電源遮断手段の閉路時の抵抗分を低減でき、そ
のため、第１の電源幹線と第２の電源幹線の接続部分に
電源遮断手段を挿入しても、第２の電源幹線に接続され
た回路ブロックの使用時において、電源遮断手段で消費
される無駄な電力を無視できる程度にまで低減できる効
果がある。
れば、遮断指令が出力されると第１の電源幹線と第２の
電源幹線との接続部分を遮断するように構成したので、
第２の電源幹線に接続された回路ブロックを使用しない
場合には、デバイス電源から供給される当該回路ブロッ
クの電源が遮断されるようになり、その結果、当該回路
ブロックの未使用時にスタンバイ電流が流れるのを遮断
でき、消費電力の低減化を図ることができる効果があ
る。また、電源遮断手段の回路構成が、複数のスイッチ
ング素子を並列配置したものと等価となるように構成し
たので、電源遮断手段の閉路時の抵抗分を低減でき、そ
のため、第１の電源幹線と第２の電源幹線の接続部分に
電源遮断手段を挿入しても、第２の電源幹線に接続され
た回路ブロックの使用時において、電源遮断手段で消費
される無駄な電力を無視できる程度にまで低減できる効
果がある。
【００３２】請求項２記載の発明によれば、制御手段か
ら遮断指令が出力されると電源幹線を遮断するように構
成したので、当該電源幹線に接続された回路ブロックを
使用しない場合には、デバイス電源から供給される当該
回路ブロックの電源が遮断されるようになり、その結
果、当該回路ブロックの未使用時にスタンバイ電流が流
れるのを遮断でき、消費電力の低減化を図ることができ
る効果がある。また、電源遮断手段の回路構成が、複数
のスイッチング素子を並列配置したものと等価となるよ
うに構成したので、電源遮断手段の閉路時の抵抗分を低
減でき、そのため、電源幹線に電源遮断手段を挿入して
も、その電源幹線に接続された回路ブロックの使用時に
おいて、電源遮断手段で消費される無駄な電力を無視で
きる程度にまで低減できる効果がある。
ら遮断指令が出力されると電源幹線を遮断するように構
成したので、当該電源幹線に接続された回路ブロックを
使用しない場合には、デバイス電源から供給される当該
回路ブロックの電源が遮断されるようになり、その結
果、当該回路ブロックの未使用時にスタンバイ電流が流
れるのを遮断でき、消費電力の低減化を図ることができ
る効果がある。また、電源遮断手段の回路構成が、複数
のスイッチング素子を並列配置したものと等価となるよ
うに構成したので、電源遮断手段の閉路時の抵抗分を低
減でき、そのため、電源幹線に電源遮断手段を挿入して
も、その電源幹線に接続された回路ブロックの使用時に
おいて、電源遮断手段で消費される無駄な電力を無視で
きる程度にまで低減できる効果がある。
【００３３】請求項３記載の発明によれば、一次側の電
源幹線の端部と二次側の電源幹線の端部をドープされた
基板上に配置するとともに、双方の端部を互いに電気的
に非接続の状態で歯合させ、各端部の上部に遮断指令を
入力する電極を配置するように構成したので、電源遮断
手段の回路構成が、複数のスイッチング素子を並列配置
したものと等価となり、その結果、電源遮断手段の閉路
時の抵抗分を低減できる効果がある。
源幹線の端部と二次側の電源幹線の端部をドープされた
基板上に配置するとともに、双方の端部を互いに電気的
に非接続の状態で歯合させ、各端部の上部に遮断指令を
入力する電極を配置するように構成したので、電源遮断
手段の回路構成が、複数のスイッチング素子を並列配置
したものと等価となり、その結果、電源遮断手段の閉路
時の抵抗分を低減できる効果がある。
【００３４】請求項４記載の発明によれば、電源遮断に
係る回路ブロックと並列に抵抗及びコンデンサを設ける
ように構成したので、電源遮断手段を開路する際に、電
源幹線の電位がグランド電位に落ちるまでの速度を適宜
制御することができる効果がある。
係る回路ブロックと並列に抵抗及びコンデンサを設ける
ように構成したので、電源遮断手段を開路する際に、電
源幹線の電位がグランド電位に落ちるまでの速度を適宜
制御することができる効果がある。
【００３５】請求項５記載の発明によれば、電源遮断に
係る回路ブロックと接続された電源幹線にパッドを設け
るように構成したので、電源遮断手段により回路ブロッ
クの電源供給が遮断されている状態にあれば、直ちにＬ
ＳＩテスタを用いて当該回路ブロックの電源電流を測定
することができる効果がある。
係る回路ブロックと接続された電源幹線にパッドを設け
るように構成したので、電源遮断手段により回路ブロッ
クの電源供給が遮断されている状態にあれば、直ちにＬ
ＳＩテスタを用いて当該回路ブロックの電源電流を測定
することができる効果がある。
【図１】 この発明の実施の形態１による半導体集積装
置を示す回路図である。
置を示す回路図である。
【図２】 スイッチの構造を説明する平面図である。
【図３】 スイッチの構造を説明する図２のＡ−Ａ断面
図である。
図である。
【図４】 スイッチの回路構成を示す回路図である。
【図５】 この発明の実施の形態２による半導体集積装
置を示す回路図である。
置を示す回路図である。
【図６】 この発明の実施の形態３による半導体集積装
置を示す回路図である。
置を示す回路図である。
【図７】 この発明の実施の形態４による半導体集積装
置を示す回路図である。
置を示す回路図である。
【図８】 この発明の実施の形態５による半導体集積装
置を示す回路図である。
置を示す回路図である。
【図９】 この発明の実施の形態６による半導体集積装
置を示す回路図である。
置を示す回路図である。
【図１０】 この発明の実施の形態７による半導体集積
装置を示す回路図である。
装置を示す回路図である。
【図１１】 従来の半導体集積装置を示す回路図であ
る。
る。
２ デバイス電源、４，５ 回路ブロック、１１ 電源
幹線（第１の電源幹線）、１１ａ，１２ａ 端部、１２
電源幹線（第２の電源幹線）、１４，２５，２６ ス
イッチ（電源遮断手段）、１５ 電極、２１，２２，２
３ 電源幹線、２４ セレクタ（制御手段）、３１ 抵
抗、３２ コンデンサ、４１ パッド。
幹線（第１の電源幹線）、１１ａ，１２ａ 端部、１２
電源幹線（第２の電源幹線）、１４，２５，２６ ス
イッチ（電源遮断手段）、１５ 電極、２１，２２，２
３ 電源幹線、２４ セレクタ（制御手段）、３１ 抵
抗、３２ コンデンサ、４１ パッド。
Claims (5)
- 【請求項１】 互いに独立して動作する２つの回路ブロ
ックと、デバイス電源と接続され、一方の回路ブロック
に電源を供給する第１の電源幹線と、上記第１の電源幹
線と接続され、他方の回路ブロックに電源を供給する第
２の電源幹線とを備えた半導体集積装置において、上記
第１の電源幹線と第２の電源幹線との接続部分に挿入さ
れ、遮断指令が出力されると当該接続部分を遮断する電
源遮断手段を設けるとともに、上記電源遮断手段の回路
構成を複数のスイッチング素子を並列配置したものと等
価構成にしたことを特徴とする半導体集積装置。 - 【請求項２】 互いに独立して動作する複数の回路ブロ
ックと、デバイス電源と接続され、上記複数の回路ブロ
ックにそれぞれ電源を供給する複数の電源幹線とを備え
た半導体集積装置において、遮断指令を出力する制御手
段と、上記複数の電源幹線にそれぞれ挿入され、上記制
御手段から遮断指令が出力されると当該電源幹線を遮断
する電源遮断手段とを設けるとともに、上記電源遮断手
段の回路構成を複数のスイッチング素子を並列配置した
ものと等価構成にしたことを特徴とする半導体集積装
置。 - 【請求項３】 電源遮断手段は、一次側の電源幹線の端
部と二次側の電源幹線の端部をドープされた基板上に配
置するとともに、双方の端部を互いに電気的に非接続の
状態で歯合させ、各端部の上部に遮断指令を入力する電
極を配置したことを特徴とする請求項１または請求項２
記載の半導体集積装置。 - 【請求項４】 電源遮断に係る回路ブロックと並列に抵
抗及びコンデンサを設けたことを特徴とする請求項１か
ら請求項３のうちのいずれか１項記載の半導体集積装
置。 - 【請求項５】 電源遮断に係る回路ブロックと接続され
た電源幹線にパッドを設けたことを特徴とする請求項１
から請求項４のうちのいずれか１項記載の半導体集積装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9000321A JPH10200050A (ja) | 1997-01-06 | 1997-01-06 | 半導体集積装置 |
| US08/837,940 US5844263A (en) | 1997-01-06 | 1997-04-28 | Semiconductor integrated device having independent circuit blocks and a power breaking means for selectively supplying power to the circuit blocks |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9000321A JPH10200050A (ja) | 1997-01-06 | 1997-01-06 | 半導体集積装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10200050A true JPH10200050A (ja) | 1998-07-31 |
Family
ID=11470654
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9000321A Pending JPH10200050A (ja) | 1997-01-06 | 1997-01-06 | 半導体集積装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5844263A (ja) |
| JP (1) | JPH10200050A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007138711A1 (ja) * | 2006-06-01 | 2007-12-06 | Fujitsu Limited | 多電源集積回路を有する電子機器システム |
| US7652333B2 (en) | 2005-12-27 | 2010-01-26 | Renesas Technology Corp. | Semiconductor integrated circuit |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4420156B2 (ja) * | 2000-06-14 | 2010-02-24 | 日本電気株式会社 | 半導体装置 |
| JP4606567B2 (ja) * | 2000-11-02 | 2011-01-05 | ルネサスエレクトロニクス株式会社 | 半導体集積装置 |
| JP2004282876A (ja) * | 2003-03-14 | 2004-10-07 | Orion Denki Kk | 複合電子機器の電源制御装置 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61190958A (ja) * | 1985-02-20 | 1986-08-25 | Toshiba Corp | 半導体集積回路 |
| DE69133311T2 (de) * | 1990-10-15 | 2004-06-24 | Aptix Corp., San Jose | Verbindungssubstrat mit integrierter Schaltung zur programmierbaren Verbindung und Probenuntersuchung |
| JPH04162659A (ja) * | 1990-10-26 | 1992-06-08 | Nec Corp | 半導体装置 |
| JPH04330716A (ja) * | 1991-05-02 | 1992-11-18 | Fujitsu Ltd | 半導体集積回路装置 |
| JP2681427B2 (ja) * | 1992-01-06 | 1997-11-26 | 三菱電機株式会社 | 半導体装置 |
| JP3052519B2 (ja) * | 1992-01-14 | 2000-06-12 | 日本電気株式会社 | 集積回路の電源配線設計方法 |
| JP2822781B2 (ja) * | 1992-06-11 | 1998-11-11 | 三菱電機株式会社 | マスタスライス方式半導体集積回路装置 |
| US5648661A (en) * | 1992-07-02 | 1997-07-15 | Lsi Logic Corporation | Integrated circuit wafer comprising unsingulated dies, and decoder arrangement for individually testing the dies |
| JPH08125124A (ja) * | 1994-10-28 | 1996-05-17 | Fujitsu Ltd | 半導体集積回路 |
-
1997
- 1997-01-06 JP JP9000321A patent/JPH10200050A/ja active Pending
- 1997-04-28 US US08/837,940 patent/US5844263A/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7652333B2 (en) | 2005-12-27 | 2010-01-26 | Renesas Technology Corp. | Semiconductor integrated circuit |
| WO2007138711A1 (ja) * | 2006-06-01 | 2007-12-06 | Fujitsu Limited | 多電源集積回路を有する電子機器システム |
| US7696815B2 (en) | 2006-06-01 | 2010-04-13 | Fujitsu Limited | Electronic device having multi-power source integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| US5844263A (en) | 1998-12-01 |
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