JP2646954B2 - 発振回路 - Google Patents
発振回路Info
- Publication number
- JP2646954B2 JP2646954B2 JP5040802A JP4080293A JP2646954B2 JP 2646954 B2 JP2646954 B2 JP 2646954B2 JP 5040802 A JP5040802 A JP 5040802A JP 4080293 A JP4080293 A JP 4080293A JP 2646954 B2 JP2646954 B2 JP 2646954B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- drain
- oscillation
- conductivity type
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Oscillators With Electromechanical Resonators (AREA)
Description
【０００１】
【産業上の利用分野】本発明は発振回路に関し、特に広
い電源電圧範囲で発振が可能な低消費電力のマイクロコ
ンピュータ用のクロック発生用の発振回路に関する。
い電源電圧範囲で発振が可能な低消費電力のマイクロコ
ンピュータ用のクロック発生用の発振回路に関する。
【０００２】
【従来の技術】今日、マイクロコンピュータの応用分野
は産業用のみならず、一般消費者向けのパーソナルコン
ピュータ用ＣＰＵや各種の機器の制御用として様々な方
面に広がっている。これらの応用分野のうち、一般に電
源として電池が用いられている携帯機器等では、組込ま
れているマイクロコンピュータに対しても、低電圧動作
が可能であるとともに低消費電力であることが要求され
る。
は産業用のみならず、一般消費者向けのパーソナルコン
ピュータ用ＣＰＵや各種の機器の制御用として様々な方
面に広がっている。これらの応用分野のうち、一般に電
源として電池が用いられている携帯機器等では、組込ま
れているマイクロコンピュータに対しても、低電圧動作
が可能であるとともに低消費電力であることが要求され
る。
【０００３】この種のマイクロコンピュータでは、上記
低電圧動作における最大の制約事項はクロック発生用の
発振回路であり、低電圧で確実に発振しかつ低消費電力
の発振回路を備えることが要求される。
低電圧動作における最大の制約事項はクロック発生用の
発振回路であり、低電圧で確実に発振しかつ低消費電力
の発振回路を備えることが要求される。
【０００４】従来のこの種の発振回路の一例として、特
開昭６１−１１２４０５号公報に記載された図４に示す
回路がある。
開昭６１−１１２４０５号公報に記載された図４に示す
回路がある。
【０００５】従来の発振回路は、図４に示すように、端
子Ｘ１，Ｘ２との間に発振子（図示省略）を接続し電源
電圧ＶＤの高低にそれぞれ対応する２つの発振ブロック
５，６と、電源電圧ＶＤの上記高低を検出する電圧検出
回路７とを備えて構成されていた。
子Ｘ１，Ｘ２との間に発振子（図示省略）を接続し電源
電圧ＶＤの高低にそれぞれ対応する２つの発振ブロック
５，６と、電源電圧ＶＤの上記高低を検出する電圧検出
回路７とを備えて構成されていた。
【０００６】発振ブロック５はＰチャンネルＭＯＳ型の
トランジスタＰ５１，Ｐ５２と、ＮチャンネルＭＯＳ型
のトランジスタＮ５１，Ｎ５２とから成る。また、トラ
ンジスタＰ５２，Ｎ５２は帰還抵抗回路を構成する。発
振ブロック６はトランジスタＰ６１〜Ｐ６３と、トラン
ジスタＮ６１〜Ｎ６３とから成る。また、トランジスタ
Ｐ６３，Ｎ６３は帰還抵抗回路を構成する。
トランジスタＰ５１，Ｐ５２と、ＮチャンネルＭＯＳ型
のトランジスタＮ５１，Ｎ５２とから成る。また、トラ
ンジスタＰ５２，Ｎ５２は帰還抵抗回路を構成する。発
振ブロック６はトランジスタＰ６１〜Ｐ６３と、トラン
ジスタＮ６１〜Ｎ６３とから成る。また、トランジスタ
Ｐ６３，Ｎ６３は帰還抵抗回路を構成する。
【０００７】次に、従来の発振回路の動作について説明
する。
する。
【０００８】まず、電源電圧ＶＤが高い場合には、電圧
検出回路７は出力Ａを低レベル’０’に、出力Ｂを高レ
ベル’１’にそれぞれ設定する。これにより、トランジ
スタＮ６１，Ｎ６３，Ｐ６２，Ｐ６３は遮断するので、
発振ブロック６は動作せず、発振ブロック５のみが動作
する。次に、電源電圧ＶＤが低下すると、電圧検出回路
７は出力Ａを高レベル’１’に、出力Ｂを低レベル’
０’にそれぞれ設定する。これにより、トランジスタＮ
６１，Ｎ６３，Ｐ６２，Ｐ６３は導通するので、発振ブ
ロック５に加えて発振ブロック６も動作する。発振ブロ
ック６の発振用のトランジスタＰ６１，Ｎ６１のゲート
幅を、発振ブロック５の発振用のトランジスタＰ５１，
Ｎ５１のゲート幅の数倍に設定して発振ブロック６の利
得を大きくすることにより所要の低電圧動作を可能にす
るというものであった。
検出回路７は出力Ａを低レベル’０’に、出力Ｂを高レ
ベル’１’にそれぞれ設定する。これにより、トランジ
スタＮ６１，Ｎ６３，Ｐ６２，Ｐ６３は遮断するので、
発振ブロック６は動作せず、発振ブロック５のみが動作
する。次に、電源電圧ＶＤが低下すると、電圧検出回路
７は出力Ａを高レベル’１’に、出力Ｂを低レベル’
０’にそれぞれ設定する。これにより、トランジスタＮ
６１，Ｎ６３，Ｐ６２，Ｐ６３は導通するので、発振ブ
ロック５に加えて発振ブロック６も動作する。発振ブロ
ック６の発振用のトランジスタＰ６１，Ｎ６１のゲート
幅を、発振ブロック５の発振用のトランジスタＰ５１，
Ｎ５１のゲート幅の数倍に設定して発振ブロック６の利
得を大きくすることにより所要の低電圧動作を可能にす
るというものであった。
【０００９】発振ブロック６の発振可能な最低電圧は、
発振用のトランジスタＰ６１，Ｎ６１の各々のしきい値
電圧の和以上である。一般的には上記しきい値電圧の和
は２Ｖ以上となる。一方、電池を電源とする機器の応用
においては、小型化のため、電池の搭載数を例えばマン
ガン乾電池２本以下に低減するという要求が強い。一般
のマンガン乾電池の容量を使い切った状態すなわち放電
終了時の電圧である終止電圧は０．９Ｖであり、上記し
きい値電圧の和の２Ｖ以上を確保するためには上記マン
ガン乾電池を少なくとも３本必要とする。
発振用のトランジスタＰ６１，Ｎ６１の各々のしきい値
電圧の和以上である。一般的には上記しきい値電圧の和
は２Ｖ以上となる。一方、電池を電源とする機器の応用
においては、小型化のため、電池の搭載数を例えばマン
ガン乾電池２本以下に低減するという要求が強い。一般
のマンガン乾電池の容量を使い切った状態すなわち放電
終了時の電圧である終止電圧は０．９Ｖであり、上記し
きい値電圧の和の２Ｖ以上を確保するためには上記マン
ガン乾電池を少なくとも３本必要とする。
【００１０】集積回路化のプロセスにおいて、上記しき
い値電圧の和を１．８Ｖ以下に制御することも可能であ
るが、この場合、リーク電流の増大が避けられない。し
たがって、発振を停止させる低消費電力動作の場合に消
費電力が増加するというものであった。
い値電圧の和を１．８Ｖ以下に制御することも可能であ
るが、この場合、リーク電流の増大が避けられない。し
たがって、発振を停止させる低消費電力動作の場合に消
費電力が増加するというものであった。
【００１１】
【発明が解決しようとする課題】上述した従来の発振回
路は、発振用のトランジスタが縦続接続されたＰおよび
ＮチャンネルＭＯＳトランジスタにより構成されている
ので、発振可能な最低電圧は上記ＰおよびＮチャンネル
ＭＯＳトランジスタの各々のしきい値電圧の和以上とな
り、放電終了時に上記しきい値電圧の和の電圧を確保す
るため、マンガン乾電池電源の機器の応用においては３
本以上の電池を必要とするという欠点があった。また、
集積回路化において、上記電池の要求数を２本以下とす
るため上記しきい値電圧の和の電圧を低減するようなプ
ロセスを適用すると、リーク電流の増大が不可避であ
り、低消費電力動作の場合の消費電力が増加するという
欠点があった。さらに、２つの発振器および電圧検出回
路を必要とするため、チップ上の回路の所要面積が大き
くなりコストアップとなるという欠点があった。
路は、発振用のトランジスタが縦続接続されたＰおよび
ＮチャンネルＭＯＳトランジスタにより構成されている
ので、発振可能な最低電圧は上記ＰおよびＮチャンネル
ＭＯＳトランジスタの各々のしきい値電圧の和以上とな
り、放電終了時に上記しきい値電圧の和の電圧を確保す
るため、マンガン乾電池電源の機器の応用においては３
本以上の電池を必要とするという欠点があった。また、
集積回路化において、上記電池の要求数を２本以下とす
るため上記しきい値電圧の和の電圧を低減するようなプ
ロセスを適用すると、リーク電流の増大が不可避であ
り、低消費電力動作の場合の消費電力が増加するという
欠点があった。さらに、２つの発振器および電圧検出回
路を必要とするため、チップ上の回路の所要面積が大き
くなりコストアップとなるという欠点があった。
【００１２】
【課題を解決するための手段】本発明の発振回路は、第
一の入力端および第一の出力端を発振子の第一および第
二の端子にそれぞれ接続し第一および第二の電源間の電
圧である電源電圧が予め定めた切換電圧より高い場合に
発振動作をする第一の発振回路ブロックと、第二の入力
端および第二の出力端を前記第一および第二の端子にそ
れぞれ接続し前記電源電圧が前記切換電圧より低い場合
に発振動作をする第二の発振回路ブロックと、前記第一
および第二の発振回路ブロックのいずれか一方を選択す
る制御回路とを備える発振回路において、前記第二の発
振回路ブロックが、ゲートを前記第一の端子に接続して
前記第二の入力端としドレインを前記第二の端子に接続
して前記第二の出力端とした第一の導電型のデプリーシ
ョン型の第一のトランジスタを備え、前記制御回路が、
ソースを前記第一の電源に接続しゲートを前記第一の端
子に接続しドレインを前記第一のトランジスタのドレイ
ンに接続した第二の導電型の第二のトランジスタと、切
換信号の供給に応答して前記第一および第二の発振回路
ブロックのいずれか一方を切換選択するとともにこの切
換選択のタイミングに同期して切換選択した発振回路ブ
ロックの出力を所定期間停止する出力禁止制御手段とを
備えて構成されている。
一の入力端および第一の出力端を発振子の第一および第
二の端子にそれぞれ接続し第一および第二の電源間の電
圧である電源電圧が予め定めた切換電圧より高い場合に
発振動作をする第一の発振回路ブロックと、第二の入力
端および第二の出力端を前記第一および第二の端子にそ
れぞれ接続し前記電源電圧が前記切換電圧より低い場合
に発振動作をする第二の発振回路ブロックと、前記第一
および第二の発振回路ブロックのいずれか一方を選択す
る制御回路とを備える発振回路において、前記第二の発
振回路ブロックが、ゲートを前記第一の端子に接続して
前記第二の入力端としドレインを前記第二の端子に接続
して前記第二の出力端とした第一の導電型のデプリーシ
ョン型の第一のトランジスタを備え、前記制御回路が、
ソースを前記第一の電源に接続しゲートを前記第一の端
子に接続しドレインを前記第一のトランジスタのドレイ
ンに接続した第二の導電型の第二のトランジスタと、切
換信号の供給に応答して前記第一および第二の発振回路
ブロックのいずれか一方を切換選択するとともにこの切
換選択のタイミングに同期して切換選択した発振回路ブ
ロックの出力を所定期間停止する出力禁止制御手段とを
備えて構成されている。
【００１３】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の発振回路の第一の実施例を
示す回路図である。
て説明する。図１は本発明の発振回路の第一の実施例を
示す回路図である。
【００１４】本実施例の発振回路は、図１に示すよう
に、端子Ｘ１，Ｘ２との間に発振子（図示省略）を接続
し電源電圧ＶＤの高低にそれぞれ対応する２つの発振ブ
ロック１，２と、電源電圧ＶＤの上記高低により発振ブ
ロック１，２のいずれかを選択して動作させる制御回路
３とを備えて構成されている。
に、端子Ｘ１，Ｘ２との間に発振子（図示省略）を接続
し電源電圧ＶＤの高低にそれぞれ対応する２つの発振ブ
ロック１，２と、電源電圧ＶＤの上記高低により発振ブ
ロック１，２のいずれかを選択して動作させる制御回路
３とを備えて構成されている。
【００１５】発振ブロック１はＮチャンネルＭＯＳ型の
トランジスタＮ１１，Ｎ１２から成る。発振ブロック２
はデプリーション型のＮチャンネルＭＯＳ型のトランジ
スタＮＤ２１とＮチャンネルＭＯＳ型のトランジスタＮ
２２とから成る。なお、トランジスタＮＤ２１以外のト
ランジスタはエンハンスメント型である。制御回路３
は、切換信号Ｃ，停止信号Ｓ，出力制御信号Ｏに対応し
て発振ブロック１，２の切換、発振動作停止およびクロ
ックＣＫの出力停止の制御をする論理回路を構成するＮ
ＯＲ回路Ｒ３１〜Ｎ３３とインバータＩ３１〜Ｉ３３
と、発振ブロック１，２に対する電源ＶＤの供給を制御
するＰチャンネルＭＯＳトランジスタＰ３１，Ｐ３２
と、発振ブロック１，２の帰還抵抗を構成するトランジ
スタＮ３１，Ｐ３３とを備える。
トランジスタＮ１１，Ｎ１２から成る。発振ブロック２
はデプリーション型のＮチャンネルＭＯＳ型のトランジ
スタＮＤ２１とＮチャンネルＭＯＳ型のトランジスタＮ
２２とから成る。なお、トランジスタＮＤ２１以外のト
ランジスタはエンハンスメント型である。制御回路３
は、切換信号Ｃ，停止信号Ｓ，出力制御信号Ｏに対応し
て発振ブロック１，２の切換、発振動作停止およびクロ
ックＣＫの出力停止の制御をする論理回路を構成するＮ
ＯＲ回路Ｒ３１〜Ｎ３３とインバータＩ３１〜Ｉ３３
と、発振ブロック１，２に対する電源ＶＤの供給を制御
するＰチャンネルＭＯＳトランジスタＰ３１，Ｐ３２
と、発振ブロック１，２の帰還抵抗を構成するトランジ
スタＮ３１，Ｐ３３とを備える。
【００１６】次に、本実施例の動作について説明する。
【００１７】周知のように、トランジスタＮＤ２１のよ
うなデプリーション型のＭＯＳトランジスタは、ゲート
電圧がしきい値電圧以下の電圧でオンとなるいわゆるノ
ーマリオン特性を有しているので、ノーマリオフ特性で
あるエンハンスメント型のＭＯＳトランジスタに比較し
て本質的により低電圧動作が可能である。また、電源側
のＰチャンネルＭＯＳトランジスタとこのデプリーショ
ン型のＮチャネルＭＯＳトランジスタとの各々のしきい
値電圧の和の電圧は、両者共エンハンスメント型である
場合に比較して低くすることができる。
うなデプリーション型のＭＯＳトランジスタは、ゲート
電圧がしきい値電圧以下の電圧でオンとなるいわゆるノ
ーマリオン特性を有しているので、ノーマリオフ特性で
あるエンハンスメント型のＭＯＳトランジスタに比較し
て本質的により低電圧動作が可能である。また、電源側
のＰチャンネルＭＯＳトランジスタとこのデプリーショ
ン型のＮチャネルＭＯＳトランジスタとの各々のしきい
値電圧の和の電圧は、両者共エンハンスメント型である
場合に比較して低くすることができる。
【００１８】図２は本実施例の回路の動作を示すタイム
チャートである。
チャートである。
【００１９】まず、初期状態では、切換信号Ｃが低レベ
ル’０’であるので、ＮＯＲ回路Ｒ３２を経由してトラ
ンジスタＮ２１がオンとなり発振ブロック２が動作す
る。このとき、トランジスタＮ１２はオフ状態であるの
で、発振ブロック１は発振しない。電源電圧ＶＤが設定
値より低い場合には、この初期状態のまま発振ブロック
２が発振を継続する。電源電圧が上記設定値より高い場
合には、次の過程により発振ブロック１に発振動作が切
換えられる。まず、時刻Ｔ１で、停止信号Ｓおよび切換
信号Ｃが同時に高レベル’１’となり、帰還抵抗を構成
するトランジスタＰ３３，Ｎ３１がオフとなる。また、
インバータＩ３１を経由した切換信号ＣによりＮＯＲ回
路Ｒ３１の出力レベルが’０’に、また、停止信号Ｓに
よりＮＯＲ回路Ｒ３２の出力レベルも’０’となるの
で、発振ブロック１，２は両方共発振を停止する。次
に、時刻Ｔ２で、停止信号Ｓが’０’となると、ＮＯＲ
回路Ｒ３１の出力レベルが’１’に、ＮＯＲ回路Ｒ３２
の出力レベルが’０’となり、また、帰還抵抗のトラン
ジスタＰ３３，Ｎ３１がオンとなるので、発振ブロック
１が発振を開始し、ＮＯＲゲートＲ３３を経由してクロ
ックＣＫが出力される。
ル’０’であるので、ＮＯＲ回路Ｒ３２を経由してトラ
ンジスタＮ２１がオンとなり発振ブロック２が動作す
る。このとき、トランジスタＮ１２はオフ状態であるの
で、発振ブロック１は発振しない。電源電圧ＶＤが設定
値より低い場合には、この初期状態のまま発振ブロック
２が発振を継続する。電源電圧が上記設定値より高い場
合には、次の過程により発振ブロック１に発振動作が切
換えられる。まず、時刻Ｔ１で、停止信号Ｓおよび切換
信号Ｃが同時に高レベル’１’となり、帰還抵抗を構成
するトランジスタＰ３３，Ｎ３１がオフとなる。また、
インバータＩ３１を経由した切換信号ＣによりＮＯＲ回
路Ｒ３１の出力レベルが’０’に、また、停止信号Ｓに
よりＮＯＲ回路Ｒ３２の出力レベルも’０’となるの
で、発振ブロック１，２は両方共発振を停止する。次
に、時刻Ｔ２で、停止信号Ｓが’０’となると、ＮＯＲ
回路Ｒ３１の出力レベルが’１’に、ＮＯＲ回路Ｒ３２
の出力レベルが’０’となり、また、帰還抵抗のトラン
ジスタＰ３３，Ｎ３１がオンとなるので、発振ブロック
１が発振を開始し、ＮＯＲゲートＲ３３を経由してクロ
ックＣＫが出力される。
【００２０】停止信号Ｓによる制御は、クロックＣＫと
切換信号Ｃとが非同期の場合に、発振ブロック切換によ
る過渡状態によりクロックＣＫ出力が異常となることを
防止するためである。クロックＣＫと切換信号Ｃとが同
期している場合には、停止信号Ｓによる制御は不要であ
り、代りに、出力制御信号ＯによりＮＯＲ回路Ｒ３３を
制御し、切換の過渡状態の期間ＴＴ中のクロックＣＫの
出力を中断する。
切換信号Ｃとが非同期の場合に、発振ブロック切換によ
る過渡状態によりクロックＣＫ出力が異常となることを
防止するためである。クロックＣＫと切換信号Ｃとが同
期している場合には、停止信号Ｓによる制御は不要であ
り、代りに、出力制御信号ＯによりＮＯＲ回路Ｒ３３を
制御し、切換の過渡状態の期間ＴＴ中のクロックＣＫの
出力を中断する。
【００２１】次に、本発明の第二の実施例について説明
する。図３は本発明の発振回路の第一の実施例を示す回
路図である。
する。図３は本発明の発振回路の第一の実施例を示す回
路図である。
【００２２】本実施例の第一の実施例に対する相違点
は、トランジスタＰ３２の代りに停止信号Ｓにより端子
Ｘ１を接地するＮチャンネルＭＯＳトランジスタＮ３２
と、ＮＯＲ回路Ｒ３１，Ｒ３２およびインバータＩ３
１，Ｉ３２の代りに切換信号Ｃの反転信号をトランジス
タＮ２２のゲートに供給するインバータＩ３４とを備え
る制御回路３Ａを備えることである。
は、トランジスタＰ３２の代りに停止信号Ｓにより端子
Ｘ１を接地するＮチャンネルＭＯＳトランジスタＮ３２
と、ＮＯＲ回路Ｒ３１，Ｒ３２およびインバータＩ３
１，Ｉ３２の代りに切換信号Ｃの反転信号をトランジス
タＮ２２のゲートに供給するインバータＩ３４とを備え
る制御回路３Ａを備えることである。
【００２３】動作については第一の実施例と同様であ
る。
る。
【００２４】
【発明の効果】以上説明したように、本発明の発振回路
は、低電圧用の発振器の発振用のトランジスタが縦続接
続されたＰチャネルおよびデプリーション型のＮチャン
ネルＭＯＳトランジスタにより構成されているので、発
振可能な最低電圧は上記ＰチャンネルＭＯＳトランジス
タのしきい値電圧とほぼ同等すなわち従来の約半分まで
低減することができるので、マンガン乾電池電源の機器
の応用においては２本の電池の終止電圧で十分発振動作
が可能となるという効果がある。また、集積回路化にお
いて、上記しきい値電圧の和の電圧を低減するようなプ
ロセスの適用が不要となりリークの増大もなく、したが
って低消費電力動作の場合の消費電力の増加もないとい
う効果がある。さらに、２つの発振器の一部のトランジ
スタを共用とするため、チップ上の回路の所要面積を縮
小できコストダウンが可能となるという効果がある。
は、低電圧用の発振器の発振用のトランジスタが縦続接
続されたＰチャネルおよびデプリーション型のＮチャン
ネルＭＯＳトランジスタにより構成されているので、発
振可能な最低電圧は上記ＰチャンネルＭＯＳトランジス
タのしきい値電圧とほぼ同等すなわち従来の約半分まで
低減することができるので、マンガン乾電池電源の機器
の応用においては２本の電池の終止電圧で十分発振動作
が可能となるという効果がある。また、集積回路化にお
いて、上記しきい値電圧の和の電圧を低減するようなプ
ロセスの適用が不要となりリークの増大もなく、したが
って低消費電力動作の場合の消費電力の増加もないとい
う効果がある。さらに、２つの発振器の一部のトランジ
スタを共用とするため、チップ上の回路の所要面積を縮
小できコストダウンが可能となるという効果がある。
【図１】本発明の発振回路の第一の実施例を示す回路図
である。
である。
【図２】本実施例の発振回路における動作の一例を示す
タイムチャートである。
タイムチャートである。
【図３】本発明の発振回路の第二の実施例を示す回路図
である。
である。
【図４】従来の発振回路の一例を示す回路図である。
１，２，５，６ 発振ブロック ３ 制御回路 ７ 電圧検出回路 Ｎ１１，Ｎ１２，ＮＤ２１，Ｎ２２，Ｎ３１，Ｎ３２，
Ｎ５１，Ｎ５２，Ｎ６１〜Ｎ６３，Ｐ３１〜Ｐ３３，Ｐ
５１，Ｎ５２，Ｐ６１〜Ｐ６３ トランジスタ Ｉ３１〜Ｉ３４ インバータ Ｒ３１〜Ｒ３３ ＮＯＲ回路
Ｎ５１，Ｎ５２，Ｎ６１〜Ｎ６３，Ｐ３１〜Ｐ３３，Ｐ
５１，Ｎ５２，Ｐ６１〜Ｐ６３ トランジスタ Ｉ３１〜Ｉ３４ インバータ Ｒ３１〜Ｒ３３ ＮＯＲ回路
Claims (4)
- 【請求項１】 第一の入力端および第一の出力端を発振
子の第一および第二の端子にそれぞれ接続し第一および
第二の電源間の電圧である電源電圧が予め定めた切換電
圧より高い場合に発振動作をする第一の発振回路ブロッ
クと、第二の入力端および第二の出力端を前記第一およ
び第二の端子にそれぞれ接続し前記電源電圧が前記切換
電圧より低い場合に発振動作をする第二の発振回路ブロ
ックと、前記第一および第二の発振回路ブロックのいず
れか一方を選択する制御回路とを備える発振回路におい
て、 前記第二の発振回路ブロックが、ゲートを前記第一の端
子に接続して前記第二の入力端としドレインを前記第二
の端子に接続して前記第二の出力端とした第一の導電型
のデプリーション型の第一のトランジスタを備え、 前記制御回路が、ソースを前記第一の電源に接続しゲー
トを前記第一の端子に接続しドレインを前記第一のトラ
ンジスタのドレインに接続した第二の導電型の第二のト
ランジスタと、切換信号の供給に応答して前記第一およ
び第二の発振回路ブロックのいずれか一方を切換選択す
るとともにこの切換選択のタイミングに同期して切換選
択した発振回路ブロックの出力を所定期間停止する出力
禁止制御手段とを備えることを特徴とする発振回路。 - 【請求項２】 前記第二の発振回路ブロックが、前記第
一のトランジスタと、ドレインを前記第一のトランジス
タのソースにソースを前記第二の電源にそれぞれ接続し
た第一の導電型の第三のトランジスタとを備え、 前記第一の発振回路ブロックが、ゲートを前記第一の端
子に接続して前記第一の出力端としドレインを前記第二
の端子に接続して前記第一の出力端とした第一の導電型
の第四のトランジスタと、ドレインを前記第四のトラン
ジスタのソースにソースを前記第二の電源にそれぞれ接
続した第一の導電型の第五のトランジスタとを備え、 前記制御回路が、前記出力禁止制御手段として切換信号
およびその反転信号を相補的に前記第三および第五のト
ランジスタのゲートに供給するとともに前記切換信号の
レベル遷移に同期した停止信号の供給に応答して前記所
定時間前記切換信号の供給を禁止する第一の論理回路を
備えることを特徴とする請求項１記載の発振回路。 - 【請求項３】 前記制御回路が、ソースを前記第一の電
源にドレインを前記第二の端子にそれぞれ接続した第二
の導電型の第六のトランジスタと、 ドレインおよびソースをそれぞれ共通接続して成るアナ
ログスイッチである帰還素子を構成する第二の導電型の
第七および第一の導電型の第八のトランジスタと、 前記停止信号およびその反転信号を相補的に前記第六，
第七および第八のトランジスタのゲートに供給する第二
の論理回路とを備えることを特徴とする請求項２記載の
発振回路。 - 【請求項４】 前記制御回路が、ドレインを前記第二の
端子にソースを前記第二の電源にそれぞれ接続した第一
の導電型の第九のトランジスタと、 ドレインおよびソースをそれぞれ共通接続して成るアナ
ログスイッチである帰還素子を構成する第二の導電型の
第七および第一の導電型の第八のトランジスタと、 前記停止信号およびその反転信号を相補的に前記第九，
第七および第八のトランジスタのゲートに供給する第三
の論理回路とを備えることを特徴とする請求項２記載の
発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5040802A JP2646954B2 (ja) | 1993-03-02 | 1993-03-02 | 発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5040802A JP2646954B2 (ja) | 1993-03-02 | 1993-03-02 | 発振回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06252643A JPH06252643A (ja) | 1994-09-09 |
| JP2646954B2 true JP2646954B2 (ja) | 1997-08-27 |
Family
ID=12590770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5040802A Expired - Lifetime JP2646954B2 (ja) | 1993-03-02 | 1993-03-02 | 発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2646954B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5528632A (en) * | 1978-08-22 | 1980-02-29 | Seiko Instr & Electronics Ltd | Crystal oscillator circuit unit |
| JPH01246907A (ja) * | 1988-03-28 | 1989-10-02 | Mitsubishi Electric Corp | 発振回路装置 |
-
1993
- 1993-03-02 JP JP5040802A patent/JP2646954B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06252643A (ja) | 1994-09-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6373285B1 (en) | Level shift circuit | |
| US4948995A (en) | Disenabling circuit for power-on event | |
| JPH11112297A (ja) | ラッチ回路及びこのラッチ回路を有する半導体集積回路 | |
| JP3921456B2 (ja) | 信号経路およびパワーゲート方法ならびにフルサイクルラッチ回路 | |
| KR940027316A (ko) | 저전력 모드 및 클럭 증폭기 회로를 가진 집적 회로 | |
| US7109758B2 (en) | System and method for reducing short circuit current in a buffer | |
| US6566932B2 (en) | On-chip system with voltage level converting device for preventing leakage current due to voltage level difference | |
| US6456110B1 (en) | Voltage level shifter having zero DC current and state retention in drowsy mode | |
| US8018247B2 (en) | Apparatus and method for reducing power consumption using selective power gating | |
| US20020047733A1 (en) | Transistor circuit | |
| US6815940B2 (en) | Diode circuit | |
| JPH0346268A (ja) | 半導体装置のｃｍｏｓ型入力バッファ回路 | |
| JP3737240B2 (ja) | 半導体集積回路装置 | |
| JPH0876976A (ja) | Ｘｏｒ回路と反転セレクタ回路及びこれらを用いた加算回路 | |
| JP2646954B2 (ja) | 発振回路 | |
| US6340907B2 (en) | Schmitt trigger circuit having independent threshold voltage setting to provide hysteresis | |
| JPH0237823A (ja) | レベルシフト回路 | |
| KR100225213B1 (ko) | 반도체 장치 및 이 반도체 장치의 클럭 신호 제어방법(control of clock signal in semiconductor device) | |
| US6604202B1 (en) | Low power processor | |
| JP3214462B2 (ja) | 半導体集積回路 | |
| JPS60167523A (ja) | 低電力ｃｍｏｓ集積回路 | |
| JPS63266921A (ja) | パワ−オンリセツト信号発生回路 | |
| KR100252474B1 (ko) | 파워 검출 회로 | |
| JPH05259880A (ja) | 入出力バッファ回路 | |
| JPH02205110A (ja) | フリップフロップ回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970408 |