JP3214462B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JP3214462B2 JP3214462B2 JP29834798A JP29834798A JP3214462B2 JP 3214462 B2 JP3214462 B2 JP 3214462B2 JP 29834798 A JP29834798 A JP 29834798A JP 29834798 A JP29834798 A JP 29834798A JP 3214462 B2 JP3214462 B2 JP 3214462B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor integrated
- integrated circuit
- signal level
- maintaining means
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Logic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、低電圧動作を行わ
せるために低閾値電圧のＭＯＳＦＥＴで構成した回路群
において、その安定動作と低消費電力化（リーク電流の
低減）を実現する半導体集積回路に関するものである。
せるために低閾値電圧のＭＯＳＦＥＴで構成した回路群
において、その安定動作と低消費電力化（リーク電流の
低減）を実現する半導体集積回路に関するものである。
【０００２】
【従来の技術】低電圧動作を行わせるために低閾値電圧
のＭＯＳＦＥＴで構成した回路群において、その低消費
電力化（リーク電流の低減）を実現するための従来技術
を図５に示す（特開平８−３２１７６３号公報参照）。
のＭＯＳＦＥＴで構成した回路群において、その低消費
電力化（リーク電流の低減）を実現するための従来技術
を図５に示す（特開平８−３２１７６３号公報参照）。
【０００３】図５に示す従来技術では、低閾値電圧のＭ
ＯＳＦＥＴで構成された回路群Ａ，Ｂ，Ｃ，Ｄは、内部
電源端子Ｖｃｃａに外部電源Ｖｃｃが電力制御手段ＳＷ
１を介して接続されている。この電力制御手段ＳＷ１
は、アクティブ時にオンして、外部電源Ｖｃｃと選択さ
れた回路群Ａ，Ｂ，Ｃ，Ｄの内部電源端子Ｖｃｃａとを
接続し、スタンバイ時にオフしてこれらの接続を断つよ
うになっている。
ＯＳＦＥＴで構成された回路群Ａ，Ｂ，Ｃ，Ｄは、内部
電源端子Ｖｃｃａに外部電源Ｖｃｃが電力制御手段ＳＷ
１を介して接続されている。この電力制御手段ＳＷ１
は、アクティブ時にオンして、外部電源Ｖｃｃと選択さ
れた回路群Ａ，Ｂ，Ｃ，Ｄの内部電源端子Ｖｃｃａとを
接続し、スタンバイ時にオフしてこれらの接続を断つよ
うになっている。
【０００４】
【発明が解決しようとする課題】しかしながら、電力制
御手段ＳＷ１がスタンバイ時においては、接続対象の回
路群Ａ，Ｂ，Ｃ又はＤに供給される電圧Ｖｃｃａは、回
路群のリーク電流により、接地電位Ｖｓｓに近いレベル
まで低下する。
御手段ＳＷ１がスタンバイ時においては、接続対象の回
路群Ａ，Ｂ，Ｃ又はＤに供給される電圧Ｖｃｃａは、回
路群のリーク電流により、接地電位Ｖｓｓに近いレベル
まで低下する。
【０００５】このため、回路群Ａ，Ｂ，Ｃ，Ｄの各出力
ａ，ｂ，ｃ，ｄは低レベルとなり、アクティブ動作に入
るときに誤動作を誘発するという問題がある。
ａ，ｂ，ｃ，ｄは低レベルとなり、アクティブ動作に入
るときに誤動作を誘発するという問題がある。
【０００６】すなわち図６に示すように、アクティブ状
態Ｔ１からスタンバイ状態Ｔ２に移行したとき、例えば
回路群Ｃへの入力ａ，ｂが高レベル（Ｈ），低レベル
（Ｌ）であり、これを受けて信号ｃ，ｄがＨ，Ｈになっ
ているとすると、回路群Ａ，Ｂ，Ｃ又はＤに供給される
電圧Ｖｃｃａの低下に伴い、信号ａ，ｃ，ｄは接地電位
に近くなり、論理的にはＬになる（論理レベルが変化す
る）。
態Ｔ１からスタンバイ状態Ｔ２に移行したとき、例えば
回路群Ｃへの入力ａ，ｂが高レベル（Ｈ），低レベル
（Ｌ）であり、これを受けて信号ｃ，ｄがＨ，Ｈになっ
ているとすると、回路群Ａ，Ｂ，Ｃ又はＤに供給される
電圧Ｖｃｃａの低下に伴い、信号ａ，ｃ，ｄは接地電位
に近くなり、論理的にはＬになる（論理レベルが変化す
る）。
【０００７】その後、再度アクティブ状態Ｔ３になった
とき、回路群Ｄが回路群Ｃの出力ｃをラッチする機能を
有しているとすると、回路群Ｃの動作遅れなどにより、
正常な信号（Ｈ）とは異なる信号（Ｌ）を取り込むこと
となり、誤動作を誘発することがある。
とき、回路群Ｄが回路群Ｃの出力ｃをラッチする機能を
有しているとすると、回路群Ｃの動作遅れなどにより、
正常な信号（Ｈ）とは異なる信号（Ｌ）を取り込むこと
となり、誤動作を誘発することがある。
【０００８】これは、スタンバイ時に回路群Ａ，Ｂ，
Ｃ，Ｄの各出力ａ，ｂ，ｃ，ｄが全て低レベルになるた
めである。
Ｃ，Ｄの各出力ａ，ｂ，ｃ，ｄが全て低レベルになるた
めである。
【０００９】本発明の目的は、低電圧動作を行わせるた
めに低閾値電圧のＭＯＳＦＥＴで構成した回路群におい
て、その安定動作と低消費電力化（リーク電流の低減）
を実現する半導体集積回路を提供することにある。
めに低閾値電圧のＭＯＳＦＥＴで構成した回路群におい
て、その安定動作と低消費電力化（リーク電流の低減）
を実現する半導体集積回路を提供することにある。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、本発明による半導体集積回路においては、低電圧動
作を行わせるために低閾値電圧のＭＯＳＦＥＴで構成し
た回路群を有する半導体集積回路であって、信号レベル
維持手段を有し、前記信号レベル維持手段は、電力制御
用として入力する制御信号入力により動作が制御され、
スタンバイ状態からアクティブ動作に入るときの各回路
群の出力がアクティブ動作からスタンバイ状態に入ると
きと同じ論理レベルに維持するものである
め、本発明による半導体集積回路においては、低電圧動
作を行わせるために低閾値電圧のＭＯＳＦＥＴで構成し
た回路群を有する半導体集積回路であって、信号レベル
維持手段を有し、前記信号レベル維持手段は、電力制御
用として入力する制御信号入力により動作が制御され、
スタンバイ状態からアクティブ動作に入るときの各回路
群の出力がアクティブ動作からスタンバイ状態に入ると
きと同じ論理レベルに維持するものである
【００１１】また、スタンバイ状態からアクティブ動作
に移行する際の前記信号レベル維持手段の非活性化は、
外部電源から回路群に供給される電圧がＨレベルと認識
される程度に上昇してから行うものである。
に移行する際の前記信号レベル維持手段の非活性化は、
外部電源から回路群に供給される電圧がＨレベルと認識
される程度に上昇してから行うものである。
【００１２】また、前記信号レベル維持手段は、半導体
集積回路に含まれる一部の回路群に選択的に設けたもの
である。
集積回路に含まれる一部の回路群に選択的に設けたもの
である。
【００１３】また、前記信号レベル維持手段は、半導体
集積回路に含まれる各回路群に設けたものである。
集積回路に含まれる各回路群に設けたものである。
【００１４】また、前記信号レベル維持手段は、ＭＯＳ
ＦＥＴから構成され、該ＭＯＳＦＥＴの閾値を高く設定
したものである。
ＦＥＴから構成され、該ＭＯＳＦＥＴの閾値を高く設定
したものである。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態を図に
より説明する。
より説明する。
【００１６】図１は、本発明の一実施形態に係る半導体
集積回路を示す構成図、図２は、本発明の一実施形態に
係る半導体集積回路の動作を示す波形図、図３は、本発
明の一実施形態に係る半導体集積回路に用いる電力制御
手段を示す構成図、図４は、本発明の一実施形態に係る
半導体集積回路に用いる信号レベル維持手段を示す構成
図である。
集積回路を示す構成図、図２は、本発明の一実施形態に
係る半導体集積回路の動作を示す波形図、図３は、本発
明の一実施形態に係る半導体集積回路に用いる電力制御
手段を示す構成図、図４は、本発明の一実施形態に係る
半導体集積回路に用いる信号レベル維持手段を示す構成
図である。
【００１７】図１は、本発明の一実施形態に係る半導体
集積回路は、低閾値電圧のＭＯＳＦＥＴで構成された回
路群Ａ，Ｂ，Ｃ，Ｄを縦続接続したものであり、回路群
Ａ，Ｂ，Ｃ，Ｄは、内部電源端子Ｖｃｃａが外部電源Ｖ
ｃｃに電力制御手段ＳＷ１を介して並列接続されてい
る。ここで、低閾値電圧のＭＯＳＦＥＴで構成された回
路群Ａ，Ｂ，Ｃ，Ｄは、スタンバイ時の出力レベルがＨ
叉はＬのどちらかに固定されている回路からなる集合体
を意味するものであり、例えば組み合わせ回路ばかりで
なく、フリップフロップやラッチ回路などに代表される
順序回路の含まれるものである。
集積回路は、低閾値電圧のＭＯＳＦＥＴで構成された回
路群Ａ，Ｂ，Ｃ，Ｄを縦続接続したものであり、回路群
Ａ，Ｂ，Ｃ，Ｄは、内部電源端子Ｖｃｃａが外部電源Ｖ
ｃｃに電力制御手段ＳＷ１を介して並列接続されてい
る。ここで、低閾値電圧のＭＯＳＦＥＴで構成された回
路群Ａ，Ｂ，Ｃ，Ｄは、スタンバイ時の出力レベルがＨ
叉はＬのどちらかに固定されている回路からなる集合体
を意味するものであり、例えば組み合わせ回路ばかりで
なく、フリップフロップやラッチ回路などに代表される
順序回路の含まれるものである。
【００１８】電力制御手段ＳＷ１は、アクティブ時にオ
ンして、外部電源Ｖｃｃと選択された回路群Ａ，Ｂ，
Ｃ，Ｄの内部電源端子Ｖｃｃａとを接続し、スタンバイ
時にオフしてこれらの接続を断つようになっている。具
体的には図３に示すように、電力制御手段ＳＷ１は、Ｍ
ＯＳＦＥＴで構成されており、電力制御用としてゲート
に入力される制御信号ＰＤに基づいて動作が制御され、
スタンバイ状態からアクティブ状態に切り替えられる。
ンして、外部電源Ｖｃｃと選択された回路群Ａ，Ｂ，
Ｃ，Ｄの内部電源端子Ｖｃｃａとを接続し、スタンバイ
時にオフしてこれらの接続を断つようになっている。具
体的には図３に示すように、電力制御手段ＳＷ１は、Ｍ
ＯＳＦＥＴで構成されており、電力制御用としてゲート
に入力される制御信号ＰＤに基づいて動作が制御され、
スタンバイ状態からアクティブ状態に切り替えられる。
【００１９】さらに本発明の実施形態では図１に示すよ
うに、スタンバイ状態からアクティブ動作に入るときの
各回路群Ａ，Ｂ，Ｃ，Ｄの出力がアクティブ動作からス
タンバイ状態に入るときと同じ（誤動作を起こさないよ
うな）論理レベルを取るように、各回路群Ａ，Ｂ，Ｃ，
Ｄの出力部に、レベル維持が異なる信号レベル維持手段
Ｓ１，Ｓ２を有するものである。また、スタンバイ状態
からアクティブ動作に移行する際の信号レベル維持手段
Ｓ１，Ｓ２の非活性化は、外部電源Ｖｃｃから回路群
Ａ，Ｂ，Ｃ，Ｄに供給される電圧がＨレベルと認識され
る程度に上昇してから行うようになっている。 また、
信号レベル維持手段Ｓ１，Ｓ２は、半導体集積回路に含
まれる一部の回路群Ａ，Ｂ，Ｃ，Ｄに選択的に設けても
よく、また、信号レベル維持手段Ｓ１，Ｓ２は、半導体
集積回路に含まれる各回路群Ａ，Ｂ，Ｃ，Ｄにそれぞれ
設けてもよいものである。
うに、スタンバイ状態からアクティブ動作に入るときの
各回路群Ａ，Ｂ，Ｃ，Ｄの出力がアクティブ動作からス
タンバイ状態に入るときと同じ（誤動作を起こさないよ
うな）論理レベルを取るように、各回路群Ａ，Ｂ，Ｃ，
Ｄの出力部に、レベル維持が異なる信号レベル維持手段
Ｓ１，Ｓ２を有するものである。また、スタンバイ状態
からアクティブ動作に移行する際の信号レベル維持手段
Ｓ１，Ｓ２の非活性化は、外部電源Ｖｃｃから回路群
Ａ，Ｂ，Ｃ，Ｄに供給される電圧がＨレベルと認識され
る程度に上昇してから行うようになっている。 また、
信号レベル維持手段Ｓ１，Ｓ２は、半導体集積回路に含
まれる一部の回路群Ａ，Ｂ，Ｃ，Ｄに選択的に設けても
よく、また、信号レベル維持手段Ｓ１，Ｓ２は、半導体
集積回路に含まれる各回路群Ａ，Ｂ，Ｃ，Ｄにそれぞれ
設けてもよいものである。
【００２０】信号レベル維持手段Ｓ１は、スタンバイ時
には出力信号レベルをＬに維持するようになっており、
信号レベル維持手段Ｓ１は、回路群Ｂの出力側に接続さ
れている。
には出力信号レベルをＬに維持するようになっており、
信号レベル維持手段Ｓ１は、回路群Ｂの出力側に接続さ
れている。
【００２１】信号レベル維持手段Ｓ２は、スタンバイ時
には出力信号レベルをＨに維持するようになっており、
信号レベル維持手段Ｓ２は、回路群Ａ，Ｃ，Ｄの各出力
側に接続されている。
には出力信号レベルをＨに維持するようになっており、
信号レベル維持手段Ｓ２は、回路群Ａ，Ｃ，Ｄの各出力
側に接続されている。
【００２２】具体的には信号レベル維持手段Ｓ１は、図
４（ａ）に示すように、直列接続した３つのトランジス
タ１，２，３と、出力制御用トランジスタ４とから構成
されている。
４（ａ）に示すように、直列接続した３つのトランジス
タ１，２，３と、出力制御用トランジスタ４とから構成
されている。
【００２３】直列接続した３つのトランジスタ１，２，
３にうち、トランジスタ１のゲートには、制御信号ＰＤ
が入力し、そのドレインに外部電源Ｖｃｃが接続され、
トランジスタ２，３のそれぞれゲートには、回路群Ｂか
らの出力信号ｂが入力されるようになっている。
３にうち、トランジスタ１のゲートには、制御信号ＰＤ
が入力し、そのドレインに外部電源Ｖｃｃが接続され、
トランジスタ２，３のそれぞれゲートには、回路群Ｂか
らの出力信号ｂが入力されるようになっている。
【００２４】出力制御用トランジスタ４は、トランジス
タ２のドレインとトランジスタ３のソースにソースが共
通に接続され、ゲートに制御信号ＰＤが入力されるよう
になっている。
タ２のドレインとトランジスタ３のソースにソースが共
通に接続され、ゲートに制御信号ＰＤが入力されるよう
になっている。
【００２５】また、信号レベル維持手段Ｓ２は、図４
（ｂ）に示すように、直列接続した３つのトランジスタ
５，６，７と、出力制御用トランジスタ８とから構成さ
れている。
（ｂ）に示すように、直列接続した３つのトランジスタ
５，６，７と、出力制御用トランジスタ８とから構成さ
れている。
【００２６】直列接続した３つのトランジスタ５，６，
７のうち、トランジスタ７のゲートには、制御信号ＰＤ
の反転した信号（ＰＤバー）が入力されようになってい
る。また、トランジスタ５，６のソースは外部電源Ｖｃ
ｃが接続され、トランジスタ５，６のそれぞれゲートに
は、回路群Ａ，Ｃ又はＤからの出力信号ａ，ｃ又はｄが
入力されるようになっている。
７のうち、トランジスタ７のゲートには、制御信号ＰＤ
の反転した信号（ＰＤバー）が入力されようになってい
る。また、トランジスタ５，６のソースは外部電源Ｖｃ
ｃが接続され、トランジスタ５，６のそれぞれゲートに
は、回路群Ａ，Ｃ又はＤからの出力信号ａ，ｃ又はｄが
入力されるようになっている。
【００２７】出力制御用トランジスタ８は、トランジス
タ５のドレインとトランジスタ６のソースにドレインが
共通に接続され、ゲートに制御信号ＰＤの反転した信号
（ＰＤバー）が入力されるようになっている。
タ５のドレインとトランジスタ６のソースにドレインが
共通に接続され、ゲートに制御信号ＰＤの反転した信号
（ＰＤバー）が入力されるようになっている。
【００２８】したがって、信号レベル維持手段Ｓ１は図
４（ａ）に示すように、電力制御用として入力する制御
信号ＰＤに基づいて動作が制御され、スタンバイ時にＬ
レベルを維持するようになっている。また、信号レベル
維持手段Ｓ２は図４（ｂ）に示すように、電力制御用と
して入力する制御信号ＰＤの反転信号（ＰＤバー）に基
づいて動作が制御され、スタンバイ時にＨレベルを維持
するようになっている。
４（ａ）に示すように、電力制御用として入力する制御
信号ＰＤに基づいて動作が制御され、スタンバイ時にＬ
レベルを維持するようになっている。また、信号レベル
維持手段Ｓ２は図４（ｂ）に示すように、電力制御用と
して入力する制御信号ＰＤの反転信号（ＰＤバー）に基
づいて動作が制御され、スタンバイ時にＨレベルを維持
するようになっている。
【００２９】ここで、スタンバイ時の出力レベルがＬレ
ベルである回路群（Ａ，Ｂ，Ｃ，Ｄ）には、スタンバイ
時にの出力信号レベルをＬに維持するル信号レベル維持
手段Ｓ１を設け、また、スタンバイ時の出力レベルがＨ
レベルである回路群（Ａ，Ｂ，Ｃ，Ｄ）には、スタンバ
イ時にの出力信号レベルをＨに維持する信号レベル信号
レベル維持手段Ｓ１を設ける。
ベルである回路群（Ａ，Ｂ，Ｃ，Ｄ）には、スタンバイ
時にの出力信号レベルをＬに維持するル信号レベル維持
手段Ｓ１を設け、また、スタンバイ時の出力レベルがＨ
レベルである回路群（Ａ，Ｂ，Ｃ，Ｄ）には、スタンバ
イ時にの出力信号レベルをＨに維持する信号レベル信号
レベル維持手段Ｓ１を設ける。
【００３０】本発明の実施形態における動作について説
明する。図６に示す従来の場合には、アクティブ状態Ｔ
１からスタンバイ状態Ｔ２に移行したとき、例えば回路
群Ｃへの入力ａ，ｂが高レベル（Ｈ），低レベル（Ｌ）
であり、これを受けて信号ｃ，ｄがＨ，Ｈになっている
とすると、回路群Ａ，Ｂ，Ｃ又はＤに供給される電圧Ｖ
ｃｃａの低下に伴い、信号ａ，ｃ，ｄは接地電位に近く
なり、論理的にはＬになる（論理レベルが変化する）。
明する。図６に示す従来の場合には、アクティブ状態Ｔ
１からスタンバイ状態Ｔ２に移行したとき、例えば回路
群Ｃへの入力ａ，ｂが高レベル（Ｈ），低レベル（Ｌ）
であり、これを受けて信号ｃ，ｄがＨ，Ｈになっている
とすると、回路群Ａ，Ｂ，Ｃ又はＤに供給される電圧Ｖ
ｃｃａの低下に伴い、信号ａ，ｃ，ｄは接地電位に近く
なり、論理的にはＬになる（論理レベルが変化する）。
【００３１】その後、再度アクティブ状態Ｔ３になった
とき、回路群Ｄが回路群Ｃの出力ｃをラッチする機能を
有しているとすると、回路群Ｃの動作遅れなどにより、
正常な信号（Ｈ）とは異なる信号（Ｌ）を取り込むこと
となり、誤動作を誘発することがある。
とき、回路群Ｄが回路群Ｃの出力ｃをラッチする機能を
有しているとすると、回路群Ｃの動作遅れなどにより、
正常な信号（Ｈ）とは異なる信号（Ｌ）を取り込むこと
となり、誤動作を誘発することがある。
【００３２】これに対して、本発明の実施形態では、ス
タンバイ状態からアクティブ動作に入るときの各回路群
Ａ，Ｂ，Ｃ，Ｄの出力がアクティブ動作からスタンバイ
状態に入るときと同じ論理レベルを取るように、各回路
群Ａ，Ｂ，Ｃ，Ｄの出力部に、レベル維持が異なる信号
レベル維持手段Ｓ１，Ｓ２をそれぞれ有している。
タンバイ状態からアクティブ動作に入るときの各回路群
Ａ，Ｂ，Ｃ，Ｄの出力がアクティブ動作からスタンバイ
状態に入るときと同じ論理レベルを取るように、各回路
群Ａ，Ｂ，Ｃ，Ｄの出力部に、レベル維持が異なる信号
レベル維持手段Ｓ１，Ｓ２をそれぞれ有している。
【００３３】スタンバイ時Ｔ２に回路群Ａ，Ｂ，Ｃ，Ｄ
に供給される供給電圧Ｖｃｃａは、回路群Ａ，Ｂ，Ｃ，
Ｄのリーク電流により接地電位Ｖｓｓに近いレベルまで
低下するが、本発明の実施形態における信号レベル維持
手段Ｓ１，Ｓ２は、各回路群Ａ，Ｂ，Ｃ，Ｄの出力がア
クティブ動作からスタンバイ状態に移行するときに、回
路群Ａ，Ｂ，Ｃ，Ｄの各出力ａ，ｂ，ｃ，ｄをＨ，Ｌ，
Ｈ，Ｈのレベルに維持する。
に供給される供給電圧Ｖｃｃａは、回路群Ａ，Ｂ，Ｃ，
Ｄのリーク電流により接地電位Ｖｓｓに近いレベルまで
低下するが、本発明の実施形態における信号レベル維持
手段Ｓ１，Ｓ２は、各回路群Ａ，Ｂ，Ｃ，Ｄの出力がア
クティブ動作からスタンバイ状態に移行するときに、回
路群Ａ，Ｂ，Ｃ，Ｄの各出力ａ，ｂ，ｃ，ｄをＨ，Ｌ，
Ｈ，Ｈのレベルに維持する。
【００３４】したがって、通常動作におけるスタンバイ
状態と同じ信号レベルを取ることができ、アクティブ動
作Ｔ３に移行する直前の回路群Ａ，Ｂ，Ｃ，Ｄの各出力
ａ，ｂ，ｃ，ｄはＨ，Ｌ，Ｈ，Ｈとなる。このため、従
来例で示すようなアクティブ動作に入るときの誤動作は
誘発しない。
状態と同じ信号レベルを取ることができ、アクティブ動
作Ｔ３に移行する直前の回路群Ａ，Ｂ，Ｃ，Ｄの各出力
ａ，ｂ，ｃ，ｄはＨ，Ｌ，Ｈ，Ｈとなる。このため、従
来例で示すようなアクティブ動作に入るときの誤動作は
誘発しない。
【００３５】
【発明の効果】以上説明したように本発明によれば、ス
タンバイ状態からアクティブ動作に入るときの各回路群
の出力がアクティブ動作からスタンバイ状態に入るとき
と同じ（誤動作を起こさないような）論理レベルを取る
ことができ、誤動作を生じない安定動作と低消費電力化
（リーク電流の低減）を実現することができる。
タンバイ状態からアクティブ動作に入るときの各回路群
の出力がアクティブ動作からスタンバイ状態に入るとき
と同じ（誤動作を起こさないような）論理レベルを取る
ことができ、誤動作を生じない安定動作と低消費電力化
（リーク電流の低減）を実現することができる。
【００３６】また、スタンバイ状態からアクティブ動作
に移行する際の前記信号レベル維持手段の非活性化（制
御信号ＰＤオフ）は、外部電源から回路群に供給される
電圧がＨレベルと認識される程度に上昇してから行う、
すなわち、非活性化の遅延を行うことにより、誤動作を
防止することができる。
に移行する際の前記信号レベル維持手段の非活性化（制
御信号ＰＤオフ）は、外部電源から回路群に供給される
電圧がＨレベルと認識される程度に上昇してから行う、
すなわち、非活性化の遅延を行うことにより、誤動作を
防止することができる。
【００３７】また、信号レベル維持手段を、半導体集積
回路に含まれる一部の回路群に選択的に設けることによ
り、効果的な適用を実現して回路規模の増大を回避する
ことができる。また、信号レベル維持手段を、半導体集
積回路に含まれる各回路群に設けることにより、回路の
一体化を図り、組み込み及び合成による回路の簡素化を
図ることができる。
回路に含まれる一部の回路群に選択的に設けることによ
り、効果的な適用を実現して回路規模の増大を回避する
ことができる。また、信号レベル維持手段を、半導体集
積回路に含まれる各回路群に設けることにより、回路の
一体化を図り、組み込み及び合成による回路の簡素化を
図ることができる。
【００３８】また、信号レベル維持手段を構成するＭＯ
ＳＦＥＴの閾値を高く設定することにより、スタンバイ
電流をさらに低減することができる。
ＳＦＥＴの閾値を高く設定することにより、スタンバイ
電流をさらに低減することができる。
【図１】本発明の一実施形態に係る半導体集積回路を示
す構成図である。
す構成図である。
【図２】本発明の一実施形態に係る半導体集積回路の動
作を示す波形図である。
作を示す波形図である。
【図３】本発明の一実施形態に係る半導体集積回路に用
いる電力制御手段を示す構成図である。
いる電力制御手段を示す構成図である。
【図４】本発明の一実施形態に係る半導体集積回路に用
いる信号レベル維持手段を示す構成図である。
いる信号レベル維持手段を示す構成図である。
【図５】従来例に係る半導体集積回路を示す構成図であ
る。
る。
【図６】従来例に係る半導体集積回路の動作を示す波形
図である。
図である。
Ａ，Ｂ，Ｃ，Ｄ 回路群 Ｓ１，Ｓ２ 信号レベル維持手段
Claims (5)
- 【請求項１】 低電圧動作を行わせるために低閾値電圧
のＭＯＳＦＥＴで構成した回路群を有する半導体集積回
路であって、 信号レベル維持手段を有し、 前記信号レベル維持手段は、電力制御用として入力する
制御信号入力により動作が制御され、スタンバイ状態か
らアクティブ動作に入るときの各回路群の出力がアクテ
ィブ動作からスタンバイ状態に入るときと同じ論理レベ
ルに維持するものであることを特徴とする半導体集積回
路。 - 【請求項２】 スタンバイ状態からアクティブ動作に移
行する際の前記信号レベル維持手段の非活性化は、外部
電源から回路群に供給される電圧がＨレベルと認識され
る程度に上昇してから行うものであることを特徴とする
請求項１に記載の半導体集積回路。 - 【請求項３】 前記信号レベル維持手段は、半導体集積
回路に含まれる一部の回路群に選択的に設けたものであ
ることを特徴とする請求項１に記載の半導体集積回路。 - 【請求項４】 前記信号レベル維持手段は、半導体集積
回路に含まれる各回路群に設けたものであることを特徴
とする請求項１に記載の半導体集積回路。 - 【請求項５】 前記信号レベル維持手段は、ＭＯＳＦＥ
Ｔから構成され、該ＭＯＳＦＥＴの閾値を高く設定した
ものであることを特徴とする請求項１に記載の半導体集
積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29834798A JP3214462B2 (ja) | 1998-10-20 | 1998-10-20 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29834798A JP3214462B2 (ja) | 1998-10-20 | 1998-10-20 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000124785A JP2000124785A (ja) | 2000-04-28 |
| JP3214462B2 true JP3214462B2 (ja) | 2001-10-02 |
Family
ID=17858511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29834798A Expired - Fee Related JP3214462B2 (ja) | 1998-10-20 | 1998-10-20 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3214462B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4521676B2 (ja) * | 2000-06-16 | 2010-08-11 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
| JP3831270B2 (ja) | 2002-01-31 | 2006-10-11 | 株式会社ルネサステクノロジ | 論理回路及び半導体集積回路 |
| JP4535057B2 (ja) * | 2006-11-10 | 2010-09-01 | ソニー株式会社 | 論理処理回路、半導体デバイス及び論理処理装置 |
| JP2010161438A (ja) * | 2009-01-06 | 2010-07-22 | Epson Toyocom Corp | 圧電発振器 |
-
1998
- 1998-10-20 JP JP29834798A patent/JP3214462B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000124785A (ja) | 2000-04-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3080062B2 (ja) | 半導体集積回路 | |
| KR100310493B1 (ko) | 링 발진기 및 지연 회로 | |
| US5973552A (en) | Power savings technique in solid state integrated circuits | |
| US5670898A (en) | Low-power, compact digital logic topology that facilitates large fan-in and high-speed circuit performance | |
| US6850103B2 (en) | Low leakage single-step latch circuit | |
| KR19980069824A (ko) | 보디전압 제어형 반도체 집적회로 | |
| KR19980081521A (ko) | 낮은 항복 전압을 갖는 출력 버퍼 회로 | |
| JPH11112297A (ja) | ラッチ回路及びこのラッチ回路を有する半導体集積回路 | |
| JP3692176B2 (ja) | 低電力比較器のための方法および装置 | |
| US6310491B1 (en) | Sequential logic circuit with active and sleep modes | |
| JP2000312136A (ja) | フリップフロップ回路 | |
| US20060076987A1 (en) | Multi-threshold CMOS system having short-circuit current prevention circuit | |
| JP3214462B2 (ja) | 半導体集積回路 | |
| JPH10209843A (ja) | 低消費電力型入力バッファー | |
| JP2703890B2 (ja) | 半導体集積回路 | |
| JPH07191065A (ja) | 集積コンパレータ回路 | |
| KR100361901B1 (ko) | 출력드라이버의스위칭으로인한방해를감소시키는회로 | |
| JPH09294062A (ja) | 入力回路 | |
| JPH11312969A (ja) | 半導体回路 | |
| JPH1197984A (ja) | ラッチ回路 | |
| JP2648119B2 (ja) | 半導体集積回路 | |
| JPH05259880A (ja) | 入出力バッファ回路 | |
| JP3192049B2 (ja) | バッファ回路 | |
| JP3292114B2 (ja) | 電圧駆動型トランジスタの駆動装置 | |
| KR100472727B1 (ko) | 저전압용 인버터 체인 회로_ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |