JP3292114B2 - 電圧駆動型トランジスタの駆動装置 - Google Patents
電圧駆動型トランジスタの駆動装置Info
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Description
【０００１】
【発明の属する技術分野】この発明は、電圧駆動型トラ
ンジスタの駆動装置に係り、特に複数のパワートランジ
スタを並列運転するための駆動装置に関する。
ンジスタの駆動装置に係り、特に複数のパワートランジ
スタを並列運転するための駆動装置に関する。
【０００２】
【従来の技術】図４にこの種の従来の駆動装置を示す。
二つのパワーＭＯＳＦＥＴ１及び２が互いに並列接続さ
れ、これらのＭＯＳＦＥＴ１及び２のゲート端子に共通
のゲート駆動回路３が接続されている。ＭＯＳＦＥＴ１
及び２のドレイン端子には負荷４が接続され、さらに負
荷４に電源５が接続されている。ゲート駆動回路３から
スイッチング信号を発して双方のＭＯＳＦＥＴ１及び２
を同時にオン／オフ動作させることにより、一つのＭＯ
ＳＦＥＴのみを用いた場合に比べて２倍の電流をスイッ
チングすることができ、電源５から負荷４に流れる大電
流を制御することが可能となる。
二つのパワーＭＯＳＦＥＴ１及び２が互いに並列接続さ
れ、これらのＭＯＳＦＥＴ１及び２のゲート端子に共通
のゲート駆動回路３が接続されている。ＭＯＳＦＥＴ１
及び２のドレイン端子には負荷４が接続され、さらに負
荷４に電源５が接続されている。ゲート駆動回路３から
スイッチング信号を発して双方のＭＯＳＦＥＴ１及び２
を同時にオン／オフ動作させることにより、一つのＭＯ
ＳＦＥＴのみを用いた場合に比べて２倍の電流をスイッ
チングすることができ、電源５から負荷４に流れる大電
流を制御することが可能となる。
【０００３】
【発明が解決しようとする課題】しかしながら、素子特
性のばらつきにより、ＭＯＳＦＥＴ１及び２の間で、ゲ
ート・ソース間電圧ＶGSのしきい値Ｖthが互いに異なる
と、スイッチングロスが偏り、一方のＭＯＳＦＥＴのチ
ャネル温度のみが高温となるため、各ＭＯＳＦＥＴ１及
び２の特性を十分に発揮させることができなくなる。そ
の結果、二つのＭＯＳＦＥＴ１及び２を並列接続して
も、一つのＭＯＳＦＥＴの場合に比べて単純に２倍の電
流のスイッチングは不可能となる。
性のばらつきにより、ＭＯＳＦＥＴ１及び２の間で、ゲ
ート・ソース間電圧ＶGSのしきい値Ｖthが互いに異なる
と、スイッチングロスが偏り、一方のＭＯＳＦＥＴのチ
ャネル温度のみが高温となるため、各ＭＯＳＦＥＴ１及
び２の特性を十分に発揮させることができなくなる。そ
の結果、二つのＭＯＳＦＥＴ１及び２を並列接続して
も、一つのＭＯＳＦＥＴの場合に比べて単純に２倍の電
流のスイッチングは不可能となる。
【０００４】例えば、ＭＯＳＦＥＴ１のゲート・ソース
間のしきい値電圧Ｖth1が他方のＭＯＳＦＥＴ２のゲー
ト・ソース間のしきい値電圧Ｖth2より高いものとす
る。それぞれオン状態にあって電流Ｉ１及びＩ２が流れ
ているＭＯＳＦＥＴ１及び２をターンオフしようとして
ゲート駆動回路３からのスイッチング信号のレベルを低
下すると、ＭＯＳＦＥＴ１のしきい値Ｖth1がＭＯＳＦ
ＥＴ２のしきい値Ｖth2より高いために、ＭＯＳＦＥＴ
１のゲート・ソース間電圧がそのしきい値Ｖth1を下回
って、図５に示されるように、時刻ｔ１にＭＯＳＦＥＴ
１がＭＯＳＦＥＴ２より先にターンオフしようとする。
このとき、ＭＯＳＦＥＴ１のドレイン端子と接続点Ａと
の間の配線インダクタンスＬ１の存在によりＭＯＳＦＥ
Ｔ１を流れる電流Ｉ１は時刻ｔ２に０となるまで緩やか
に立ち下がり、配線インダクタンスＬ１に蓄積されるエ
ネルギーによってＭＯＳＦＥＴ１のドレイン端子の電位
ＶD1は時刻ｔ１からｔ２にかけて上昇する。
間のしきい値電圧Ｖth1が他方のＭＯＳＦＥＴ２のゲー
ト・ソース間のしきい値電圧Ｖth2より高いものとす
る。それぞれオン状態にあって電流Ｉ１及びＩ２が流れ
ているＭＯＳＦＥＴ１及び２をターンオフしようとして
ゲート駆動回路３からのスイッチング信号のレベルを低
下すると、ＭＯＳＦＥＴ１のしきい値Ｖth1がＭＯＳＦ
ＥＴ２のしきい値Ｖth2より高いために、ＭＯＳＦＥＴ
１のゲート・ソース間電圧がそのしきい値Ｖth1を下回
って、図５に示されるように、時刻ｔ１にＭＯＳＦＥＴ
１がＭＯＳＦＥＴ２より先にターンオフしようとする。
このとき、ＭＯＳＦＥＴ１のドレイン端子と接続点Ａと
の間の配線インダクタンスＬ１の存在によりＭＯＳＦＥ
Ｔ１を流れる電流Ｉ１は時刻ｔ２に０となるまで緩やか
に立ち下がり、配線インダクタンスＬ１に蓄積されるエ
ネルギーによってＭＯＳＦＥＴ１のドレイン端子の電位
ＶD1は時刻ｔ１からｔ２にかけて上昇する。
【０００５】この時点では、他方のＭＯＳＦＥＴ２はま
だターンオフせずにオン状態にあるので、ＭＯＳＦＥＴ
１の電流Ｉ１が立ち下がるにつれて、その分だけ時刻ｔ
１からｔ２にかけてＭＯＳＦＥＴ２を流れる電流Ｉ２が
増加する。
だターンオフせずにオン状態にあるので、ＭＯＳＦＥＴ
１の電流Ｉ１が立ち下がるにつれて、その分だけ時刻ｔ
１からｔ２にかけてＭＯＳＦＥＴ２を流れる電流Ｉ２が
増加する。
【０００６】その後、時刻ｔ３にＭＯＳＦＥＴ２のゲー
ト・ソース間電圧がそのしきい値Ｖth2を下回ってＭＯ
ＳＦＥＴ２がターンオフしようとすると、ＭＯＳＦＥＴ
２のドレイン端子と接続点Ａとの間の配線インダクタン
スＬ２及び接続点Ａから電源５側の配線インダクタンス
Ｌ０の存在により、ＭＯＳＦＥＴ２を流れる電流Ｉ２は
時刻ｔ４に０となるまで緩やかに立ち下がる。また、配
線インダクタンスＬ０及びＬ２に蓄積されるエネルギー
によってＭＯＳＦＥＴ２のドレイン端子の電位ＶD2は時
刻ｔ３からｔ４にかけて大きく上昇し、電流Ｉ２が０に
なると電源５の電位Ｅとなる。このとき、既にオフ状態
となっているＭＯＳＦＥＴ１のドレイン端子の電位ＶD1
は、接続点Ａと同じ電位となり、時刻ｔ３からｔ４にか
けて上昇し、電流Ｉ２が０になると電源５の電位Ｅとな
る。
ト・ソース間電圧がそのしきい値Ｖth2を下回ってＭＯ
ＳＦＥＴ２がターンオフしようとすると、ＭＯＳＦＥＴ
２のドレイン端子と接続点Ａとの間の配線インダクタン
スＬ２及び接続点Ａから電源５側の配線インダクタンス
Ｌ０の存在により、ＭＯＳＦＥＴ２を流れる電流Ｉ２は
時刻ｔ４に０となるまで緩やかに立ち下がる。また、配
線インダクタンスＬ０及びＬ２に蓄積されるエネルギー
によってＭＯＳＦＥＴ２のドレイン端子の電位ＶD2は時
刻ｔ３からｔ４にかけて大きく上昇し、電流Ｉ２が０に
なると電源５の電位Ｅとなる。このとき、既にオフ状態
となっているＭＯＳＦＥＴ１のドレイン端子の電位ＶD1
は、接続点Ａと同じ電位となり、時刻ｔ３からｔ４にか
けて上昇し、電流Ｉ２が０になると電源５の電位Ｅとな
る。
【０００７】このようにターンオフ時には、ＭＯＳＦＥ
Ｔ１は配線インダクタンスＬ１に蓄積されたエネルギー
のみを消費し、ＭＯＳＦＥＴ２は配線インダクタンスＬ
２に蓄積されたエネルギーと配線インダクタンスＬ０に
蓄積されたエネルギーとの双方を消費することとなる。
配線の長さから考えて、一般に配線インダクタンスＬ１
とＬ２は互いにほぼ等しいが、これらに比べて配線イン
ダクタンスＬ０は大きな値を有している。従って、ＭＯ
ＳＦＥＴ１よりもＭＯＳＦＥＴ２の方が消費するエネル
ギーが大きく、すなわちスイッチングロスが大きくなっ
てＭＯＳＦＥＴ２のチャネル温度が一方的に高温となっ
てしまう。その結果、二つのＭＯＳＦＥＴ１及び２の特
性を同時に十分に発揮させることができないという問題
点があった。
Ｔ１は配線インダクタンスＬ１に蓄積されたエネルギー
のみを消費し、ＭＯＳＦＥＴ２は配線インダクタンスＬ
２に蓄積されたエネルギーと配線インダクタンスＬ０に
蓄積されたエネルギーとの双方を消費することとなる。
配線の長さから考えて、一般に配線インダクタンスＬ１
とＬ２は互いにほぼ等しいが、これらに比べて配線イン
ダクタンスＬ０は大きな値を有している。従って、ＭＯ
ＳＦＥＴ１よりもＭＯＳＦＥＴ２の方が消費するエネル
ギーが大きく、すなわちスイッチングロスが大きくなっ
てＭＯＳＦＥＴ２のチャネル温度が一方的に高温となっ
てしまう。その結果、二つのＭＯＳＦＥＴ１及び２の特
性を同時に十分に発揮させることができないという問題
点があった。
【０００８】この発明はこのような問題点を解消するた
めになされたもので、並列運転する複数のトランジスタ
のスイッチングロスの平衡化を図ることにより各トラン
ジスタの性能を十分に発揮することができる電圧駆動型
トランジスタの駆動装置を提供することを目的とする。
めになされたもので、並列運転する複数のトランジスタ
のスイッチングロスの平衡化を図ることにより各トラン
ジスタの性能を十分に発揮することができる電圧駆動型
トランジスタの駆動装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】この発明に係る電圧駆動
型トランジスタの駆動装置は、複数の電圧駆動型トラン
ジスタを並列運転する駆動装置であって、各トランジス
タのゲート端子に共通のスイッチング信号を出力するゲ
ート駆動回路と、各トランジスタのゲート端子と他のト
ランジスタのドレイン端子との間に接続された複数のツ
ェナーダイオードとを備え、各トランジスタのゲート端
子にそれぞれ対応するツェナーダイオードを介して他の
トランジスタのドレイン電位を印加するものである。
型トランジスタの駆動装置は、複数の電圧駆動型トラン
ジスタを並列運転する駆動装置であって、各トランジス
タのゲート端子に共通のスイッチング信号を出力するゲ
ート駆動回路と、各トランジスタのゲート端子と他のト
ランジスタのドレイン端子との間に接続された複数のツ
ェナーダイオードとを備え、各トランジスタのゲート端
子にそれぞれ対応するツェナーダイオードを介して他の
トランジスタのドレイン電位を印加するものである。
【００１０】
【発明の実施の形態】以下、この発明の実施の形態を添
付図面に基づいて説明する。図１にこの発明の実施の形
態に係る電圧駆動型トランジスタの駆動装置を示す。二
つのパワーＭＯＳＦＥＴ１及び２のドレイン端子が互い
に接続点Ａで接続されると共にそれぞれのソース端子が
接地されており、これらのＭＯＳＦＥＴ１及び２のゲー
ト端子に共通のゲート駆動回路３が接続されている。ま
た、ＭＯＳＦＥＴ１のゲート端子とＭＯＳＦＥＴ２のド
レイン端子との間にダイオード６及びツェナーダイオー
ド７が直列に接続され、同様にＭＯＳＦＥＴ２のゲート
端子とＭＯＳＦＥＴ１のドレイン端子との間にダイオー
ド８及びツェナーダイオード９が直列に接続されてい
る。さらに、接続点Ａには負荷４を介して電源５が接続
されている。ツェナーダイオード７及び９は互いにほぼ
等しい作動電圧を有している。
付図面に基づいて説明する。図１にこの発明の実施の形
態に係る電圧駆動型トランジスタの駆動装置を示す。二
つのパワーＭＯＳＦＥＴ１及び２のドレイン端子が互い
に接続点Ａで接続されると共にそれぞれのソース端子が
接地されており、これらのＭＯＳＦＥＴ１及び２のゲー
ト端子に共通のゲート駆動回路３が接続されている。ま
た、ＭＯＳＦＥＴ１のゲート端子とＭＯＳＦＥＴ２のド
レイン端子との間にダイオード６及びツェナーダイオー
ド７が直列に接続され、同様にＭＯＳＦＥＴ２のゲート
端子とＭＯＳＦＥＴ１のドレイン端子との間にダイオー
ド８及びツェナーダイオード９が直列に接続されてい
る。さらに、接続点Ａには負荷４を介して電源５が接続
されている。ツェナーダイオード７及び９は互いにほぼ
等しい作動電圧を有している。
【００１１】なお、ＭＯＳＦＥＴ１及び２のゲート端子
とゲート駆動回路３との間には、それぞれ発振防止用の
抵抗１０及び１１が接続されている。図中、Ｌ０は接続
点Ａから電源５側の配線インダクタンス、Ｌ１はＭＯＳ
ＦＥＴ１のドレイン端子と接続点Ａとの間の配線インダ
クタンス、Ｌ２はＭＯＳＦＥＴ２のドレイン端子と接続
点Ａとの間の配線インダクタンスを示している。
とゲート駆動回路３との間には、それぞれ発振防止用の
抵抗１０及び１１が接続されている。図中、Ｌ０は接続
点Ａから電源５側の配線インダクタンス、Ｌ１はＭＯＳ
ＦＥＴ１のドレイン端子と接続点Ａとの間の配線インダ
クタンス、Ｌ２はＭＯＳＦＥＴ２のドレイン端子と接続
点Ａとの間の配線インダクタンスを示している。
【００１２】次に、この実施の形態に係る駆動装置の動
作について説明する。ここで、ＭＯＳＦＥＴ１のゲート
・ソース間のしきい値電圧Ｖth1が他方のＭＯＳＦＥＴ
２のゲート・ソース間のしきい値電圧Ｖth2よりも高い
ものとする。それぞれオン状態にあって電流Ｉ１及びＩ
２が流れているＭＯＳＦＥＴ１及び２をターンオフしよ
うとしてゲート駆動回路３から各ＭＯＳＦＥＴ１及び２
のゲート端子に印加しているスイッチング信号のレベル
を低下すると、ＭＯＳＦＥＴ１のしきい値電圧Ｖth1が
ＭＯＳＦＥＴ２のしきい値電圧Ｖth2より高いために、
ＭＯＳＦＥＴ１のゲート・ソース間電圧がそのしきい値
Ｖth1を下回って、図２に示されるように、時刻ｔ５に
ＭＯＳＦＥＴ１がＭＯＳＦＥＴ２より先にターンオフし
ようとする。このとき、ＭＯＳＦＥＴ１のドレイン端子
と接続点Ａとの間の配線インダクタンスＬ１の存在によ
りＭＯＳＦＥＴ１を流れる電流Ｉ１は時刻ｔ６に０とな
るまで緩やかに立ち下がり、配線インダクタンスＬ１に
蓄積されるエネルギーによってＭＯＳＦＥＴ１のドレイ
ン端子の電位ＶD1は時刻ｔ５からｔ６にかけて上昇す
る。
作について説明する。ここで、ＭＯＳＦＥＴ１のゲート
・ソース間のしきい値電圧Ｖth1が他方のＭＯＳＦＥＴ
２のゲート・ソース間のしきい値電圧Ｖth2よりも高い
ものとする。それぞれオン状態にあって電流Ｉ１及びＩ
２が流れているＭＯＳＦＥＴ１及び２をターンオフしよ
うとしてゲート駆動回路３から各ＭＯＳＦＥＴ１及び２
のゲート端子に印加しているスイッチング信号のレベル
を低下すると、ＭＯＳＦＥＴ１のしきい値電圧Ｖth1が
ＭＯＳＦＥＴ２のしきい値電圧Ｖth2より高いために、
ＭＯＳＦＥＴ１のゲート・ソース間電圧がそのしきい値
Ｖth1を下回って、図２に示されるように、時刻ｔ５に
ＭＯＳＦＥＴ１がＭＯＳＦＥＴ２より先にターンオフし
ようとする。このとき、ＭＯＳＦＥＴ１のドレイン端子
と接続点Ａとの間の配線インダクタンスＬ１の存在によ
りＭＯＳＦＥＴ１を流れる電流Ｉ１は時刻ｔ６に０とな
るまで緩やかに立ち下がり、配線インダクタンスＬ１に
蓄積されるエネルギーによってＭＯＳＦＥＴ１のドレイ
ン端子の電位ＶD1は時刻ｔ５からｔ６にかけて上昇す
る。
【００１３】この時点では、他方のＭＯＳＦＥＴ２はま
だターンオフせずにオン状態にあるので、ＭＯＳＦＥＴ
１の電流Ｉ１が立ち下がるにつれて、その分だけ時刻ｔ
５からｔ６にかけてＭＯＳＦＥＴ２を流れる電流Ｉ２が
増加する。
だターンオフせずにオン状態にあるので、ＭＯＳＦＥＴ
１の電流Ｉ１が立ち下がるにつれて、その分だけ時刻ｔ
５からｔ６にかけてＭＯＳＦＥＴ２を流れる電流Ｉ２が
増加する。
【００１４】その後、時刻ｔ７にＭＯＳＦＥＴ２のゲー
ト・ソース間電圧がそのしきい値Ｖth2を下回ってＭＯ
ＳＦＥＴ２がターンオフしようとすると、ＭＯＳＦＥＴ
２のドレイン端子と接続点Ａとの間の配線インダクタン
スＬ２及び接続点Ａから電源５側の配線インダクタンス
Ｌ０の存在により、ＭＯＳＦＥＴ２を流れる電流Ｉ２は
緩やかに立ち下がり、配線インダクタンスＬ０及びＬ２
に蓄積されるエネルギーによってＭＯＳＦＥＴ２のドレ
イン端子の電位ＶD2が上昇すると共に接続点Ａと同じ電
位となるＭＯＳＦＥＴ１のドレイン端子の電位ＶD1も上
昇する。
ト・ソース間電圧がそのしきい値Ｖth2を下回ってＭＯ
ＳＦＥＴ２がターンオフしようとすると、ＭＯＳＦＥＴ
２のドレイン端子と接続点Ａとの間の配線インダクタン
スＬ２及び接続点Ａから電源５側の配線インダクタンス
Ｌ０の存在により、ＭＯＳＦＥＴ２を流れる電流Ｉ２は
緩やかに立ち下がり、配線インダクタンスＬ０及びＬ２
に蓄積されるエネルギーによってＭＯＳＦＥＴ２のドレ
イン端子の電位ＶD2が上昇すると共に接続点Ａと同じ電
位となるＭＯＳＦＥＴ１のドレイン端子の電位ＶD1も上
昇する。
【００１５】ここでＭＯＳＦＥＴ２のドレイン端子はツ
ェナーダイオード７及びダイオード６を介してＭＯＳＦ
ＥＴ１のゲート端子に接続されているので、時刻ｔ８に
ＭＯＳＦＥＴ２のドレイン端子の電位ＶD2がＭＯＳＦＥ
Ｔ１のゲート・ソース間のしきい値電圧Ｖth1とツェナ
ーダイオード７の作動電圧Ｖ7との和を上回った値にな
ると、ＭＯＳＦＥＴ１は活性領域に入り、電流Ｉ１が流
れる。
ェナーダイオード７及びダイオード６を介してＭＯＳＦ
ＥＴ１のゲート端子に接続されているので、時刻ｔ８に
ＭＯＳＦＥＴ２のドレイン端子の電位ＶD2がＭＯＳＦＥ
Ｔ１のゲート・ソース間のしきい値電圧Ｖth1とツェナ
ーダイオード７の作動電圧Ｖ7との和を上回った値にな
ると、ＭＯＳＦＥＴ１は活性領域に入り、電流Ｉ１が流
れる。
【００１６】同様に、ＭＯＳＦＥＴ１のドレイン端子は
ツェナーダイオード９及びダイオード８を介してＭＯＳ
ＦＥＴ２のゲート端子に接続されているので、ＭＯＳＦ
ＥＴ１のドレイン端子の電位ＶD1がＭＯＳＦＥＴ２のゲ
ート・ソース間のしきい値電圧Ｖth2とツェナーダイオ
ード９の作動電圧Ｖ9との和を上回った値になると、Ｍ
ＯＳＦＥＴ２も活性領域に入る。すなわち、ＭＯＳＦＥ
Ｔ１及び２が共に活性状態となり、配線インダクタンス
Ｌ０に蓄積されたエネルギーの一部と配線インダクタン
スＬ１に蓄積されたエネルギーがＭＯＳＦＥＴ１で消費
され、配線インダクタンスＬ０に蓄積されたエネルギー
の残部と配線インダクタンスＬ２に蓄積されたエネルギ
ーがＭＯＳＦＥＴ２で消費される。
ツェナーダイオード９及びダイオード８を介してＭＯＳ
ＦＥＴ２のゲート端子に接続されているので、ＭＯＳＦ
ＥＴ１のドレイン端子の電位ＶD1がＭＯＳＦＥＴ２のゲ
ート・ソース間のしきい値電圧Ｖth2とツェナーダイオ
ード９の作動電圧Ｖ9との和を上回った値になると、Ｍ
ＯＳＦＥＴ２も活性領域に入る。すなわち、ＭＯＳＦＥ
Ｔ１及び２が共に活性状態となり、配線インダクタンス
Ｌ０に蓄積されたエネルギーの一部と配線インダクタン
スＬ１に蓄積されたエネルギーがＭＯＳＦＥＴ１で消費
され、配線インダクタンスＬ０に蓄積されたエネルギー
の残部と配線インダクタンスＬ２に蓄積されたエネルギ
ーがＭＯＳＦＥＴ２で消費される。
【００１７】時刻ｔ９に電流Ｉ１及びＩ２が０になる
と、ＭＯＳＦＥＴ１のドレイン端子の電位ＶD1及びＭＯ
ＳＦＥＴ２のドレイン端子の電位ＶD2は共に電源５の電
位Ｅとなる。
と、ＭＯＳＦＥＴ１のドレイン端子の電位ＶD1及びＭＯ
ＳＦＥＴ２のドレイン端子の電位ＶD2は共に電源５の電
位Ｅとなる。
【００１８】このようにターンオフ時において、配線イ
ンダクタンス、特に接続点Ａと電源５との間に存在する
配線インダクタンスＬ０に蓄積された大きなエネルギー
が双方のＭＯＳＦＥＴ１及び２によって同時に消費され
ることとなり、スイッチングロスの平衡化がなされる、
すなわち一方のＭＯＳＦＥＴのスイッチングロスのみが
大きくなってそのチャネル温度が高温になることが防止
される。その結果、二つのＭＯＳＦＥＴ１及び２の特性
を同時に十分に発揮させることができ、より大きな電流
のスイッチングが可能になると共に信頼性が向上する。
また、低定格のトランジスタを用いても大電流のスイッ
チングができるので、コストの低減化を図ることができ
る。
ンダクタンス、特に接続点Ａと電源５との間に存在する
配線インダクタンスＬ０に蓄積された大きなエネルギー
が双方のＭＯＳＦＥＴ１及び２によって同時に消費され
ることとなり、スイッチングロスの平衡化がなされる、
すなわち一方のＭＯＳＦＥＴのスイッチングロスのみが
大きくなってそのチャネル温度が高温になることが防止
される。その結果、二つのＭＯＳＦＥＴ１及び２の特性
を同時に十分に発揮させることができ、より大きな電流
のスイッチングが可能になると共に信頼性が向上する。
また、低定格のトランジスタを用いても大電流のスイッ
チングができるので、コストの低減化を図ることができ
る。
【００１９】なお、この発明は、二つの電圧駆動型トラ
ンジスタの並列運転に限られるものではなく、例えば図
３に示されるように、三つのＭＯＳＦＥＴ１２、１３及
び１４の並列運転に対しても適用することができる。Ｍ
ＯＳＦＥＴ１２のゲート端子は、ダイオード１５及びツ
ェナーダイオード２１を介してＭＯＳＦＥＴ１３のドレ
イン端子に接続され、ダイオード１６及びツェナーダイ
オード２２を介してＭＯＳＦＥＴ１４のドレイン端子に
接続されている。ＭＯＳＦＥＴ１３のゲート端子は、ダ
イオード１７及びツェナーダイオード２３を介してＭＯ
ＳＦＥＴ１４のドレイン端子に接続され、ダイオード１
８及びツェナーダイオード２４を介してＭＯＳＦＥＴ１
２のドレイン端子に接続されている。さらに、ＭＯＳＦ
ＥＴ１４のゲート端子は、ダイオード１９及びツェナー
ダイオード２５を介してＭＯＳＦＥＴ１２のドレイン端
子に接続され、ダイオード２０及びツェナーダイオード
２６を介してＭＯＳＦＥＴ１３のドレイン端子に接続さ
れている。
ンジスタの並列運転に限られるものではなく、例えば図
３に示されるように、三つのＭＯＳＦＥＴ１２、１３及
び１４の並列運転に対しても適用することができる。Ｍ
ＯＳＦＥＴ１２のゲート端子は、ダイオード１５及びツ
ェナーダイオード２１を介してＭＯＳＦＥＴ１３のドレ
イン端子に接続され、ダイオード１６及びツェナーダイ
オード２２を介してＭＯＳＦＥＴ１４のドレイン端子に
接続されている。ＭＯＳＦＥＴ１３のゲート端子は、ダ
イオード１７及びツェナーダイオード２３を介してＭＯ
ＳＦＥＴ１４のドレイン端子に接続され、ダイオード１
８及びツェナーダイオード２４を介してＭＯＳＦＥＴ１
２のドレイン端子に接続されている。さらに、ＭＯＳＦ
ＥＴ１４のゲート端子は、ダイオード１９及びツェナー
ダイオード２５を介してＭＯＳＦＥＴ１２のドレイン端
子に接続され、ダイオード２０及びツェナーダイオード
２６を介してＭＯＳＦＥＴ１３のドレイン端子に接続さ
れている。
【００２０】ターンオフ時には、三つのＭＯＳＦＥＴ１
２、１３及び１４のうち、ゲート・ソース間のしきい値
電圧が低い二つのＭＯＳＦＥＴが同時に活性領域に入っ
てスイッチングロスの平衡化が図られる。
２、１３及び１４のうち、ゲート・ソース間のしきい値
電圧が低い二つのＭＯＳＦＥＴが同時に活性領域に入っ
てスイッチングロスの平衡化が図られる。
【００２１】
【発明の効果】以上説明したように、この発明によれ
ば、各トランジスタのゲート端子にそれぞれ対応するツ
ェナーダイオードを介して他のトランジスタのドレイン
電位を印加することにより、スイッチングロスの平衡化
がなされ、信頼性が向上すると共に低定格のトランジス
タを用いて大電流のスイッチングを行うことが可能とな
る。
ば、各トランジスタのゲート端子にそれぞれ対応するツ
ェナーダイオードを介して他のトランジスタのドレイン
電位を印加することにより、スイッチングロスの平衡化
がなされ、信頼性が向上すると共に低定格のトランジス
タを用いて大電流のスイッチングを行うことが可能とな
る。
【図１】この発明の実施の形態に係る電圧駆動型トラン
ジスタの駆動装置を示す回路図である。
ジスタの駆動装置を示す回路図である。
【図２】実施の形態に係る駆動装置の動作を示すタイミ
ングチャートである。
ングチャートである。
【図３】他の実施の形態に係る駆動装置を示す回路図で
ある。
ある。
【図４】従来の駆動装置を示す回路図である。
【図５】従来の駆動装置の動作を示すタイミングチャー
トである。
トである。
１，２，１２〜１４ ＭＯＳＦＥＴ ３ ゲート駆動回路 ４ 負荷 ５ 電源 ６，８，１５〜２０ ダイオード ７，９，２１〜２６ ツェナーダイオード
Claims (1)
- 【請求項１】 複数の電圧駆動型トランジスタを並列運
転する駆動装置であって、 各トランジスタのゲート端子に共通のスイッチング信号
を出力するゲート駆動回路と、 各トランジスタのゲート端子と他のトランジスタのドレ
イン端子との間に接続された複数のツェナーダイオード
とを備え、各トランジスタのゲート端子にそれぞれ対応
するツェナーダイオードを介して他のトランジスタのド
レイン電位を印加することを特徴とする電圧駆動型トラ
ンジスタの駆動装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28997097A JP3292114B2 (ja) | 1997-10-22 | 1997-10-22 | 電圧駆動型トランジスタの駆動装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28997097A JP3292114B2 (ja) | 1997-10-22 | 1997-10-22 | 電圧駆動型トランジスタの駆動装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11127067A JPH11127067A (ja) | 1999-05-11 |
| JP3292114B2 true JP3292114B2 (ja) | 2002-06-17 |
Family
ID=17750093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28997097A Expired - Fee Related JP3292114B2 (ja) | 1997-10-22 | 1997-10-22 | 電圧駆動型トランジスタの駆動装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3292114B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1040405C (zh) * | 1992-03-10 | 1998-10-28 | 石川岛播磨重工业株式会社 | 检控压延机辊子间隙的装置及方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102005019709A1 (de) * | 2005-04-28 | 2006-11-02 | Robert Bosch Gmbh | Endstufe mit Zenerspannungs-Symmetrierung |
-
1997
- 1997-10-22 JP JP28997097A patent/JP3292114B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1040405C (zh) * | 1992-03-10 | 1998-10-28 | 石川岛播磨重工业株式会社 | 检控压延机辊子间隙的装置及方法 |
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| Publication number | Publication date |
|---|---|
| JPH11127067A (ja) | 1999-05-11 |
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