JP3831270B2 - 論理回路及び半導体集積回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、論理回路及びそれを含む半導体集積回路にかかり、特に低電力動作に適した回路に関する。
【０００２】
【従来の技術】
ＭＯＳトランジスタの微細化が進むに従って、その耐圧が低下するため、その動作電圧を低くせざるを得ない。この場合、ＭＯＳトランジスタの高速性を維持するためには、動作電圧の低下に見合ってＭＯＳトランジスタのしきい値を低下させる必要がある。これは、動作速度が、ＭＯＳトランジスタの実行ゲート電圧、すなわち、動作電圧からＭＯＳトランジスタのしきい値を差し引いた値で支配され、この値が大きいほど高速だからである。しかし、しきい値を０．４Ｖ程度以下にすると、ＭＯＳトランジスタのサブスレッショルド特性（テーリング特性）によって、ＭＯＳトランジスタを完全にオフさせることができなくなり、不所望な直流電流が流れるという現象を生ずる。そのような現象により、多数のＭＯＳトランジスタで構成された半導体集積回路の実質的な直流電流は著しく増大される。特に高温動作時には、ＭＯＳトランジスタのしきい値が低く、テーリング係数が大きくなる関係で、上記サブスレッショルド特性に起因する現象はさらに深刻になる。そのような事情に鑑みて本願出願人は、ＭＯＳトランジスタを微細化しても高速・低電力の半導体集積回路について先に提案している（特開平７−８６９１４）。それによれば、ＭＯＳトランジスタのソースと電源の間に大電流と小電流との電流供給を制御する制御手段を挿入し、用途に応じてこれらの電流を切り換えてＭＯＳトランジスタに供給するようにして、待機時に流れるサブスレッショルド電流（「サブスレッショルドリーク電流」とも称する）を抑えるようにしている。
【０００３】
【発明が解決しようとする課題】
本願出願人が先に提案した半導体集積回路（特開平７−８６９１４）について本願発明者が検討したところ、出力論理を固定するための回路構成において未だ改良の余地があることが見いだされた。
【０００４】
本願出願人が先に提案した上記半導体集積回路では、所定の機能を有する論理回路と、電源（ＶＣＣ，ＶＳＳ）との間に大電流と小電流との電流供給を制御する制御手段を挿入し、この制御手段の制御を大小に切り換えることで論理回路に供給するようにし、この論理回路への電流経路を遮断した場合には論理回路の出力をレベルホールド回路により保持するようにしている。上記レベルホールド回路は、ｐチャネル型ＭＯＳトランジスタとｎチャネル型ＭＯＳトランジスタとが直列接続されて成る二つのインバータがループ状に結合されて成る。上記レベルホールド回路は、上記論理回路への電流経路が遮断された際の出力論理を保持する。上記ホールド回路は、上記のように二つのインバータがループ状に結合されて成るため、４個のＭＯＳトランジスタが必要となる。ＭＯＳトランジスタの微細化が進むに従って、サブスレッショルド電流を抑えるべき回路は半導体集積回路においては多数存在し、それに従って上記ホールド回路の数も多数必要とされるため、上記ホールド回路だけでもＭＯＳトランジスタの数は膨大なものとなる。
【０００５】
本発明の目的は、サブスレッショルド電流を抑え、論理ゲート部の出力論理を固定するための回路の簡素化を図るための技術を提供することにある。
【０００６】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【０００７】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０００８】
すなわち、第２電源供給端子と低電位側電源との間に設けられ、入力された制御信号に応じて上記論理ゲート部への電源供給を遮断可能なｎチャネル型の第１トランジスタと、高電位側電源と論理ゲート部の出力ノードとの間に設けられ、上記第１トランジスタによる上記電源供給の遮断動作に連動して論理ゲート部の出力ノードをハイレベルに固定可能なｐチャネル型の第２トランジスタとを有し、上記第１トランジスタのしきい値は、上記論理ゲート部を構成するトランジスタのしきい値よりも高く設定されて成る。ＭＯＳトランジスタの微細化が進むに従って、その耐圧が低下するため、その動作電圧を低くせざるを得ない。この場合、トランジスタの高速スイッチング動作性を維持するためには、動作電圧の低下に見合ってトランジスタのしきい値を低下させる必要がある。
【０００９】
上記の手段によれば、第１トランジスタは論理ゲート部への電源供給を遮断し、第２トランジスタは、この電源供給の遮断動作に連動して、論理ゲート部の出力ノードをハイレベルに固定する。これにより、サブスレッショルド電流を抑え、論理ゲート部の出力論理を固定するための回路は、上記第１トランジスタと上記第２トランジスタとで構成され、このことが、当該回路の簡素化を達成する。このとき、上記第１トランジスタのしきい値を、上記論理ゲート部を構成するトランジスタのしきい値よりも高く設定することで、上記第１トランジスタでのサブスレッショルド電流の低減を保証する。
【００１０】
上記第２電源供給端子と上記低電位側電源との間に設けられ、入力された制御信号に応じて論理ゲート部への電源供給を遮断可能なｎチャネル型の第１トランジスタと、上記低電位側電源と上記論理ゲート部の出力ノードとの間に設けられ、上記第１トランジスタによる上記電源供給の遮断動作に連動して上記論理ゲート部の出力ノードをローレベルに固定可能なｎチャネル型の第２トランジスタとを有し、上記第１トランジスタのしきい値は、上記論理ゲート部を構成するトランジスタのしきい値よりも高く設定されて成る。
【００１１】
上記の手段によれば、第１トランジスタは論理ゲート部への電源供給を遮断し、この電源供給の遮断動作に連動して、第２トランジスタは、論理ゲート部の出力ノードをローレベルに固定する。これにより、サブスレッショルド電流を抑え、論理ゲート部の出力論理を固定するための回路は、上記第１トランジスタと上記第２トランジスタとで構成され、このことが、当該回路の簡素化を達成する。このとき、上記第１トランジスタのしきい値を、上記論理ゲート部を構成するトランジスタのしきい値よりも高く設定することで、上記第１トランジスタでのサブスレッショルド電流の低減を保証する。
【００１２】
【発明の実施の形態】
図１には、本発明にかかる論理回路の構成例が示される。
【００１３】
図１に示される論理回路は、特に制限されないが、所定の機能を有する論理ゲート部１００、それに結合されたｎチャネル型ＭＯＳトランジスタ１０３、及びｐチャネル型ＭＯＳトランジスタ１０４を含んで成る。
【００１４】
上記論理ゲート部１００は、特に制限されないが、次のように構成される。
【００１５】
高電位側電源ＶＤＤＩが供給される第１電源供給端子１０１と、低電位側電源（グランドＧＮＤ）が供給される第２電源供給端子１０２とを有する。高電位側電源ＶＤＤＩは、外部から供給された高電位側電源ＶＣＣを図示されない降圧回路で降圧することで得られる。
【００１６】
論理ゲート部１００は次のように構成される。
【００１７】
ｐチャネル型ＭＯＳトランジスタ１０５と、ｎチャネル型ＭＯＳトランジスタ１０６とが直列接続されて、入力信号１１４の論理を反転するためのインバータが形成される。ｐチャネル型ＭＯＳトランジスタ１０５のソース電極は高電位側電源ＶＤＤＩに結合され、ｎチャネル型ＭＯＳトランジスタ１０６はのソース電極は第２電源供給端子１０２に結合される。このインバータの出力信号はｐチャネル型ＭＯＳトランジスタ１０８及びｎチャネル型ＭＯＳトランジスタ１０７のゲート電極に伝達される。ｐチャネル型ＭＯＳトランジスタ１０８，１０９及びｎチャネル型ＭＯＳトランジスタ１１０が直列接続される。ｐチャネル型ＭＯＳトランジスタ１０８のソース電極は第１電源供給端子１０１に結合され、ｎチャネル型ＭＯＳトランジスタ１１０のソース電極は第２電源供給端子１０２に結合される。ｐチャネル型ＭＯＳトランジスタ１０９及びｎチャネル型ＭＯＳトランジスタ１１０のゲート電極には制御信号１１３が伝達されるようになっている。ｐチャネル型ＭＯＳトランジスタ１０９と、ｎチャネル型ＭＯＳトランジスタ１１０との直列接続箇所からこの論理ゲート部１００の出力ノード１１５が引き出される。
【００１８】
上記ｎチャネル型ＭＯＳトランジスタ１０３は、上記第２電源供給端子１０２と上記低電位側電源（ＧＮＤ）との間に設けられ、入力された制御信号１１６に応じて上記論理ゲート部１００への電源供給の遮断を可能とする。すなわち、制御信号１１６がハイレベルの場合には、ｎチャネル型ＭＯＳトランジスタ１０３がオンされることで、上記第２電源供給端子１０２がグランドＧＮＤに結合されることで低電位側電源の供給が可能とされる。また、制御信号１１６がローレベルの場合には、ｎチャネル型ＭＯＳトランジスタ１０３がオフされることで、上記論理ゲート部１００への電源供給の遮断される。この電源遮断により論理ゲート部１００は非動作状態（待機状態）となる。また、上記論理ゲート部１００への電源供給が遮断された場合において、上記論理ゲート部１００の出力ノード１１５が論理不定とならないように、上記ｎチャネル型ＭＯＳトランジスタ１０３による電源供給の遮断動作に連動してｐチャネル型ＭＯＳトランジスタ１０４がオンされることで、出力ノード１１５の論理がハイレベルに固定される。
【００１９】
ここで、上記ｐチャネル型ＭＯＳトランジスタ１０４が存在しない場合には、ノード１１５が論理不定又は極めてゆっくりとハイレベルになるため、例えば図４に示されるように、論理ゲート部１００の後段に論理ゲート部１２１が配置される場合において、この論理ゲート部１２１の論理動作に支障を来したり、入力初段を形成するｐチャネル型ＭＯＳトランジスタ１１８とｎチャネル型ＭＯＳトランジスタ１１９との直列回路に貫通電流が流れたりする。図１に示されるｐチャネル型ＭＯＳトランジスタ１０４は、上記論理ゲート部１００への電源供給が遮断された場合において、上記論理ゲート部１００の出力ノード１１５をハイレベルに固定して、当該出力ノードが論理不定とならないように作用する。
【００２０】
上記論理ゲート部１００を構成するＭＯＳトランジスタ１０５，１０６，１０７，１０８，１０９，１１０は、しきい値が低く設定されている。それに対して、ｎチャネル型ＭＯＳトランジスタ１０３やｐチャネル型ＭＯＳトランジスタ１０４は、上記ＭＯＳトランジスタ１０５，１０６，１０７，１０８，１０９，１１０に比べてしきい値が高く設定されるている。ここで、ＭＯＳトランジスタの微細化によりその耐圧が低下するため、ＭＯＳトランジスタの動作電圧を低くせざるを得ない。高速性を維持するには動作電源電圧に見合うようにＭＯＳトランジスタ１０５，１０６，１０７，１０８，１０９，１１０のしきい値を低下させる必要がある。これに対して、論理ゲート部１００を構成するＭＯＳトランジスタのサブスレッショルド電流を低減するための回路の動作は、論理ゲート部１００に比べて遅くても良い。このため、ＭＯＳトランジスタ１０３，１０４は、上記論理ゲート部１００を構成するＭＯＳトランジスタのしきい値よりも大きく設定され、ＭＯＳトランジスタ１０３，１０４でのサブスレッショルド電流の低減を図っている。ＭＯＳトランジスタのしきい値は、特に制限されないが、イオン打ち込みにおいて不純物濃度を変えることで制御される。
【００２１】
このように上記高電位側電源ＶＤＤＩと上記論理ゲート部１００の出力ノード１１５との間にｐチャネル型ＭＯＳトランジスタ１０４を設け、このｐチャネル型ＭＯＳトランジスタ１０４を、ｎチャネル型ＭＯＳトランジスタ１０３による電源供給の遮断動作に連動してオンさせることで、上記論理ゲート部１００の出力ノード１１５の論理をハイレベルに固定することができるので、上記論理ゲート部１００の出力ノード１１５の論理を保持するためのホールド回路を設ける必要がなる。上記ホールド回路は、上記のように二つのインバータがループ状に結合されて成るため、４個のＭＯＳトランジスタが必要となるが、本例ではｐチャネル型ＭＯＳトランジスタが１個で済むので、ＭＯＳトランジスタ数の低減を図ることができる。また、ｎチャネル型ＭＯＳトランジスタ１０３やｐチャネル型ＭＯＳトランジスタ１０４は、上記ＭＯＳトランジスタ１０５，１０６，１０７，１０８，１０９，１１０に比べてしきい値が高く設定されるているため、チャネル型ＭＯＳトランジスタ１０３やｐチャネル型ＭＯＳトランジスタ１０４でのサブスレッショルド電流は極わずかとされる。
【００２２】
次に、上記論理回路の別の構成例について説明する。
【００２３】
図２には、上記論理回路の別の構成例が示される。
【００２４】
図２に示される論理回路が、図１に示されるのと大きく相違するのは、ｐチャネル型ＭＯＳトランジスタ１０４のしきい値が、上記論理ゲート部１００を構成するＭＯＳトランジスタと同様に低く設定されている点である。ｐチャネル型ＭＯＳトランジスタ１０４のオフ時におけるサブスレッショルド電流が許容範囲であれば、ｐチャネル型ＭＯＳトランジスタ１０４のしきい値を低く設定しても特に支障は無い。
【００２５】
また、出力ノード１１５の論理をハイレベルに固定したい場合には、図３に示されるように、論理ゲート部１００の後段に、ｐチャネル型ＭＯＳトランジスタ１１１とｎチャネル型ＭＯＳトランジスタ１１２とが直列接続されて成るインバータを配置し、上記論理ゲート部１００の出力信号を反転してから後段回路へ伝達すれば良い。
【００２６】
図５に示されるように、論理ゲート部１００の出力ノード１１５をローレベルに固定するようにしても良い。図５に示される構成では、ｐチャネル型ＭＯＳトランジスタ１１１とｎチャネル型ＭＯＳトランジスタ１１２とが直列接続されて成るインバータが論理ゲート部１００の最終段回路として設けられる。制御信号１１６によって動作制御されるｐチャネル型ＭＯＳトランジスタ１２９が設けられ、このｐチャネル型ＭＯＳトランジスタ１２９によって、上記ｐチャネル型ＭＯＳトランジスタ１１１とｎチャネル型ＭＯＳトランジスタ１１２との直列接続回路への電源供給が遮断されるようになっている。また、ｎチャネル型ＭＯＳトランジスタ１０３，１３０とを相補的に動作させるために、ｐチャネル型ＭＯＳトランジスタ１２７とｎチャネル型ＭＯＳトランジスタ１２８とが直列接続されて成るインバータが設けられ、制御信号１１６がこのインバータで反転されてからｎチャネル型ＭＯＳトランジスタ１０３のゲート電極に伝達されるようになっている。尚、上記の例の場合と同様の理由により、上記ＭＯＳトランジスタ１０３，１２７，１２８，１２９，１３０のしきい値は、上記論理ゲート部１００を構成するトランジスタのしきい値よりも高く設定されている。
【００２７】
かかる構成においては、制御信号１１６がローレベルの場合に、ｐチャネル型ＭＯＳトランジスタ１２９及びｎチャネル型ＭＯＳトランジスタ１０３がオンされると、回路に動作用電源が供給されることで論理ゲート部１００は動作状態とされる。それに対して、制御信号１１６がハイレベルの場合にｐチャネル型ＭＯＳトランジスタ１２９及びｎチャネル型ＭＯＳトランジスタ１０３がオフされると、回路への電源供給が遮断されることで、論理ゲート部１００は待機状態とされる。
【００２８】
図６に示される構成では、制御信号１１６によって動作制御されるｐチャネル型ＭＯＳトランジスタ１３１及びｎチャネル型ＭＯＳトランジスタ１３２が設けられている。このｐチャネル型ＭＯＳトランジスタ１３１及びｎチャネル型ＭＯＳトランジスタ１３２のしきい値は、上記の例の場合と同様の理由により、上記論理ゲート部１００を構成するトランジスタのしきい値よりも高く設定されている。
【００２９】
上記ｐチャネル型ＭＯＳトランジスタ１３１は、高電位側電源ＶＤＤＩと第１電源供給端子１０１との間に設けられ、制御信号１１６に応じて上記論理ゲート部１００への電源供給の遮断を行う。また、ｎチャネル型ＭＯＳトランジスタ１３２は、論理ゲート部１００の出力ノード１１５とグランドＧＮＤとの間に設けられ、上記論理ゲート部１００への電源供給の遮断に連動して上記出力ノード１１５をローレベルに固定する。
【００３０】
そして、論理ゲート部１００の構成素子数が多い場合には、論理ゲート部１００の内部電源を分け、それに対応して第２電源供給端子を複数設け、それぞれの端子から電源供給を行うことが考えられる。例えば図７に示される場合には、論理ゲート部１００における低電位側電源が、回路ブロック１４１と、それに結合された回路ブロック１４２とに分けられ、それに応じて第２電源供給端子１０２−１，１０２−２を設けられる。そして、この端子１０２−１，１０２−２に対応してｎチャネル型ＭＯＳトランジスタ１０３−１，１０３−２が設けられる。制御信号１１６によってチャネル型ＭＯＳトランジスタ１０３−１，１０３−２が動作制御されることで、回路１４１，１４２への電源供給を遮断することができる。尚、上記の例と同様の理由により、ｎチャネル型ＭＯＳトランジスタ１０３−１，１０３−２のしきい値は、論理ゲート部１００を構成するトランジスタのしきい値よりも高く設定される。
【００３１】
次に、本発明にかかる論理回路の適用例について説明する。
【００３２】
図８には、本発明にかかる論理回路適用されたデコーダが示される。
【００３３】
このデコーダ８００は、特に制限されないが、半導体集積回路の一例とされる半導体記憶装置においてローアドレスやカラムアドレスをデコードする機能を有する。デコーダ８００は、２ビット構成のアドレス信号を取り込むためのバッファを構成するゲート１５５，１５６，１５７，１５８と、取り込まれたアドレス信号をデコードするためのデコード配線群１５９と、このデコード配線群１５９の論理信号に応じたデコード出力を得るための複数のデコード論理１５１，１５２，１５３，１５４を含む。ここでこのデコード論理１５１，１５２，１５３，１５４が本発明における論理ゲート部の一例とされる。
【００３４】
上記デコード論理１５１，１５２，１５３，１５４は、それぞれ同一構成とされる。例えばデコード論理１５１は、ｐチャネル型ＭＯＳトランジスタ１６１，１６２，１６４，１６５，１６７とｎチャネル型ＭＯＳトランジスタ１６３，１６６，１６８が結合されて成る。ＭＯＳトランジスタ１６１，１６２，１６４，１６５のゲート幅（Ｗ）とゲート長（Ｌ）との比Ｗ／Ｌは３／０．１６とされる。ＭＯＳトランジスタ１６３，１６６のＷ／Ｌは２／０．１６とされる。ＭＯＳトランジスタ１６７のＷ／Ｌは２４／０．１６とされ、ＭＯＳトランジスタ１６８のＷ／Ｌは１２／０．１６とされる。高電位側電源ＶＤＤＩが供給される第１電源供給端子１７１と、低電位側電源（ＧＮＤ）が供給される第２電源供給端子１７２，１７３を有する。
【００３５】
上記第２電源供給端子１７２，１７３に対応してｎチャネル型ＭＯＳトランジスタ１７３，１７４が設けられる。ｎチャネル型ＭＯＳトランジスタ１７３，１７４は、チップセレクト信号ＣＳに応じてデコード論理１５１，１５２，１５３，１５４への電源供給の遮断を行う。そして、上記デコード論理１５１，１５２，１５３，１５４の出力ノード１６１，１６２，１６３，１６４には、上記デコード論理１５１，１５２，１５３，１５４への電源供給の遮断動作に連動して上記出力ノード１６１，１６２，１６３，１６４をハイレベルに固定可能なｐチャネル型ＭＯＳトランジスタ１８１，１８２，１８３，１８４が設けられる。このｐチャネル型ＭＯＳトランジスタ１８１，１８２，１８３，１８４のＷ／Ｌは１２／０．１６とさる。
【００３６】
高電位側電源ＶＤＤＩが低くても高速動作が可能なように、デコード論理１５１，１５２，１５３，１５４を構成するＭＯＳトランジスタは、しきい値が低く設定されている。それに対して、上記の例の場合と同様の理由により、ｐチャネル型ＭＯＳトランジスタ１８１，１８２，１８３，１８４やｎチャネル型ＭＯＳトランジスタ１７３，１７４のしきい値は、デコード論理１５１，１５２，１５３，１５４を構成するＭＯＳトランジスタよりも大きく設定されている。
【００３７】
図９には、本発明にかかる論理回路がクロックドライバ回路に適用された場合が示される。
【００３８】
図９に示されるクロックドライバ回路１９０は、特に制限されないが、半導体集積回路において各機能モジュールにクロック信号を分配する機能を有し、複数個の２入力論理ゲート１９１が結合されて成る。入力初段の２入力ゲート１９２の一方の入力端子にはクロック信号ＣＬＫが入力され、他方の入力端子にはチップセレクト信号ＣＳが入力される。また、それの後段に位置する２入力論理ゲートには、前段の２入力論理ゲートの出力信号及びチップセレクト信号が入力される。
【００３９】
上記複数の２入力論理ゲート１９１の一つについての構成が図１０に示される。図１０に示されるように、この２入力論理ゲート１９１は、ｐチャネル型ＭＯＳトランジスタ１９２とｎチャネル型ＭＯＳトランジスタ１９３とが直列接続されて成るインバータを有する。このインバータ１９７の第１電源供給端子１９８は高電位側電源ＶＤＤＩに結合され、第２電源供給端子１９９は、ｎチャネル型ＭＯＳトランジスタ１９４を介してグランドＧＮＤに結合される。ｎチャネル型ＭＯＳトランジスタ１９４は、チップセレクト信号ＣＳに基づいて、上記インバータ１９７への電源供給を遮断することができる。また、インバータ１９７の出力ノード１９６と高電位側電源ＶＤＤＩとの間には、上記インバータ１０７への電源供給の遮断動作に連動して上記出力ノード１９６をハイレベルに固定するためのｐチャネル型ＭＯＳトランジスタ１９５が設けられる。ここで、上記インバータ１９７が本発明における論理ゲート部の一例とされる。そして、上記の例の場合と同様の理由により、このインバータ１９７を構成するＭＯＳトランジスタ１９２，１９３は、しきい値が低く設定され、ＭＯＳトランジスタ１９４，１９５は、それよりもしきい値が高く設定される。尚、ＭＯＳトランジスタ１９２，１９３のＷ／Ｌは２４／０．１６とされ、ＭＯＳトランジスタ１９４のＷ／Ｌは４８／０．１６とされ、ＭＯＳトランジスタ１９５のＷ／Ｌは１／０．１６とされる。
【００４０】
次に、本発明にかかる論理回路が、半導体集積回路の一例とされる半導体記憶装置における出力ドライバに適用された場合について説明する。
【００４１】
図１１には半導体記憶装置における出力ドライバ及び出力バッファを含む出力回路が示される。
【００４２】
出力ドライバ４２は、特に制限されないが、出力ドライバ回路２０１，２０２，２０３と、上記出力ドライバ回路２０１，２０２の出力端子に結合されたダンパー用の抵抗２１１，２１２と、出力バッファ４３から出力される信号波形の立ち上がり立ち下がり特性を切り換えるための切り換え制御回路２０４とを含む。出力ドライバ２０１，２０２，２０３、及び切り換え制御回路２０４は、チップコントローラ４６から伝達されたドライバ活性化信号ＤＯＣによって活性化される。そして、出力ドライバ２０１，２０２，２０３は、ドライバ活性化信号ＤＯＣによって活性化された状態で入力されたデータＤＡＴＡに基づいて出力バッファ４３を駆動する。
【００４３】
上記出力バッファ４３は、特に制限されないが、ｐチャネル型ＭＯＳトランジスタ２３１と、ｎチャネル型ＭＯＳトランジスタ２３２とが直列接続されてなる第１出力ドライバと、ｐチャネル型ＭＯＳトランジスタ２３３と、ｎチャネル型ＭＯＳトランジスタ２３４とが直列接続されてなる第２出力ドライバとを含む。上記ｐチャネル型ＭＯＳトランジスタ２３１，２３３のソース電極は高電位側電源ＶＣＣに結合され、上記ｎチャネル型ＭＯＳトランジスタ２３２，２３４のソース電極はグランドＧＮＤに結合される。
【００４４】
上記出力ドライバ４２と上記出力バッファ４３との間には、静電破壊保護素子２６が配置される。この静電破壊保護素子２６は、特に制限されないが、抵抗２２１，２２２，２２３，２２４を含んで成る。また、信号出力のためのパッド１７の近傍に配置された静電破壊保護素子２７は、出力バッファ４３の出力信号線と高電位側電源ＶＣＣとに結合されたダイオード２７１と、出力バッファ４３の出力信号線とグランドＧＮＤに結合されたダイオード２７２とを含んで成る。
【００４５】
上記出力ドライバ回路２０１，２０２，２０３は、基本的にはそれぞれ図１２に示されるように、ゲート回路２４１，２４２，２４３，２４４と、ｐチャネル型ＭＯＳトランジスタ２４５，２４７と、ｎチャネル型ＭＯＳトランジスタ２４６，２４８とを含んで成る。ゲート回路２４１で入力データＤＡＴＡと、ドライバ活性化信号ＤＯＣとの論理がとられ、その論理出力に従ってｐチャネル型ＭＯＳトランジスタ２４５が駆動される。ゲート回路２４２で入力データＤＡＴＡと、ドライバ活性化信号ＤＯＣとの論理がとられ、その論理出力に従ってｎチャネル型ＭＯＳトランジスタ２４６が駆動される。ゲート回路２４３で入力データＤＡＴＡと、ドライバ活性化信号ＤＯＣとの論理がとられ、その論理出力に従ってｐチャネル型ＭＯＳトランジスタ２４７が駆動される。ゲート回路２４４で入力データＤＡＴＡと、ドライバ活性化信号ＤＯＣとの論理がとられ、その論理出力に従ってｎチャネル型ＭＯＳトランジスタ２４８が駆動される。上記ｐチャネル型ＭＯＳトランジスタ２４５，２４７のソース電極は高電位側電源ＶＣＣに結合され、上記ｎチャネル型ＭＯＳトランジスタ２４６，２４８のソース電極はグランドＧＮＤに結合される。そして、この出力ドライバ回路はＭＯＳトランジスタのオープンドレイン形式で出力バッファ４３を駆動するための第１出力端子２９１と第２出力端子２９２とを有する。すなわち、上記ｐチャネル型ＭＯＳトランジスタ２４５と上記ｎチャネル型ＭＯＳトランジスタ２４６のドレイン電極とが抵抗２４９を介して結合され、上記ｐチャネル型ＭＯＳトランジスタ２４５ドレイン電極と上記抵抗２４９との接続ノードからこの出力ドライバ回路の第１出力端子２９１が引き出される。また、上記ｐチャネル型ＭＯＳトランジスタ２４７のドレイン電極と上記ｎチャネル型ＭＯＳトランジスタ２４８のドレイン電極とが抵抗２５０を介して結合され、上記ｎチャネル型ＭＯＳトランジスタ２４８のドレイン電極と上記抵抗２５０との接続ノードからこの出力ドライバ回路の第２出力端子２９２が引き出される。
【００４６】
上記ｐチャネル型ＭＯＳトランジスタ２４５は、出力バッファ４３におけるｐチャネル型ＭＯＳトランジスタ２３１又は２３３のゲート電極をハイレベルに駆動することによって当該ｐチャネル型ＭＯＳトランジスタをリセットする機能を有し、そのような意味でこのｐチャネル型ＭＯＳトランジスタ２４５を「ｐＭＯＳリセット側回路２８１」と称する。
【００４７】
上記ｎチャネル型ＭＯＳトランジスタ２４６及び抵抗２４９は、出力バッファ４３におけるｐチャネル型ＭＯＳトランジスタ２３１又は２３３のゲート電極をローレベルに駆動することによって当該ｎチャネル型ＭＯＳトランジスタをセットする機能を有し、そのような意味でこのｎチャネル型ＭＯＳトランジスタ２４６及び抵抗２４９を「ｐＭＯＳセット側回路２８２」と称する。
【００４８】
上記ｎチャネル型ＭＯＳトランジスタ２４７及び抵抗２５０は、出力バッファ４３におけるｎチャネル型ＭＯＳトランジスタ２３２又は２３４のゲート電極をハイレベルに駆動することによって当該ｎチャネル型ＭＯＳトランジスタをセットする機能を有し、そのような意味でこのｎチャネル型ＭＯＳトランジスタ２４７及び抵抗２５０を「ｎＭＯＳセット側回路２８３」と称する。
【００４９】
上記ｐチャネル型ＭＯＳトランジスタ２４８は、出力バッファ４３におけるｎチャネル型ＭＯＳトランジスタ２３２又は２３４のゲート電極をローレベルに駆動することによって当該ｎチャネル型ＭＯＳトランジスタをリセットする機能を有し、そのような意味でこのｎチャネル型ＭＯＳトランジスタ２４８を「ｎＭＯＳリセット側回路２８４」と称する。
【００５０】
上記抵抗２４９，２５０は、出力ドライバ４３の駆動を遅延させる働きを有する。従ってそのような抵抗が介在される回路と、それが介在されない回路とを、ドライバ活性化信号ＤＯＣに基づいて使い分けることによって、出力ドライバ４２の駆動能力を切り換えることができる。また、ドライバ活性化信号ＤＯＣに基づいて、出力バッファ４３において出力動作に関与するＭＯＳトランジスタの数を変更することで出力バッファ駆動サイズを変更することができる。例えば、ＬＶ−ＣＭＯＳインタフェースやＬＶ−ＴＴＬインタフェースに対応させるためには、図１３に示されるように、ドライバ活性化信号ＤＯＣに基づいて、出力ドライバ回路２０１，２０２，２０３におけるｐＭＯＳリセット側回路２８１、ｐＭＯＳセット側回路２８２、ｎＭＯＳセット側回路２８３、及びｎＭＯＳリセット側回路２８４を使い分けるようにするとよい。すなわち、ＬＶ−ＣＭＯＳインタフェースに対応させるためには、出力ドライバ回路２０１におけるｐＭＯＳセット側回路２８２及びｎＭＯＳセット側回路２８３と、出力ドライバ回路２０２，２０３における全てのセット側回路及びリセット側回路が使用されることで、出力バッファ４３を高速に駆動する。ＬＶ−ＣＭＯＳインタフェースにおいては、第３９図から明らかなように、ローレベル側のノイズマージン１３１と、ハイレベル側のノイズマージン１３２とが大きいため、出力バッファ４３を高速に駆動することで、出力バッファ４３からの出力信号の波形立ち上がり立ち下がり特性であるｔｒ／ｔｆ値を小さくして、信号伝達時間の短縮を図ることができる。
【００５１】
それに対して、ＬＶ−ＴＴＬインタフェースに対応させるには、出力ドライバ回路２０１におけるｐＭＯＳセット側回路２８２及びｎＭＯＳセット側回路２８３と、出力ドライバ回路２０２におけるｐＭＯＳリセット側回路２８１及びｎＭＯＳリセット側回路２８４とが使用され、その他の回路は出力バッファ４３の駆動に関与されない。このように出力バッファ４３の駆動能力を下げることで、出力バッファ４３からの出力電流を低減することによって、出力波形に含まれるノイズの低減を図る。これは、ＬＶ−ＴＴＬインタフェースにおいては、高電位側電源ＶＣＣのレベルが低いほどローレベル側のノイズマージンが小さくなり、高電位側電源ＶＣＣのレベルが高いほどハイレベル側のノイズマージンが小さくなることから、出力バッファ４３を低速で駆動することにより、出力信号に含まれるノイズを抑える必要があるためである。
【００５２】
図１４乃至図１６には、出力ドライバ４２及び出力バッファ４３のさらに詳細な構成例が示される。
【００５３】
尚、図１４乃至図１６に示されるＭＯＳトランジスタの近傍には、対応するＭＯＳトランジスタのＷ／Ｌが示される。
【００５４】
図１４に示されるように、切り換え制御回路２０４は、第１ＤＯＣドライバ２６２、第２ＤＯＣドライバ２６１、及びデータドライバ２６３を含んで成る。第１ＤＯＣドライバ２６２、第２ＤＯＣドライバ２６１、及びデータドライバ２６３からの出力信号ＤＯＣ＿Ｂ＿Ｃ，ＤＯＣ＿Ｔ＿Ｃ，ＤＯＣ＿Ｂ，ＤＯＣ＿Ｔ，ＤＡＴＡ＿Ｂ，ＤＡＴＡ＿Ｔは、図１５に示される出力ドライバ回路２０１，２０２−１，２０２−２，２０３−１，２０３−２に伝達される。ここで、図１５における出力ドライバ回路２０２−１，２０２−２は、図１１における出力ドライバ回路２０２に対応し、図１５における出力ドライバ回路２０３−１，２０３−２は、図１１における出力ドライバ回路２０３に対応する。この出力ドライバ回路２０１，２０２−１，２０２−２，２０３−１，２０３−２の出力信号は、静電破壊保護素子２６を介して、図１６に示される出力バッファ４３に伝達される。この出力バッファ４３の前段及び後段には、それぞれ静電破壊保護素子２７−１及び２７−２が配置される。この静電破壊保護素子２７−１及び２７−２は、図１１にける静電破壊保護素子２７に対応する。出力バッファ４３に含まれるＭＯＳトランジスタには、外部負荷を駆動する必要があることから、ゲートサイズ比（Ｗ／Ｌ）が１００／０．６、あるいは２００／０．６などのように、他のＭＯＳトランジスタに比べて、ゲートサイズ比の大きなものが採用される。
【００５５】
図１５に示されるように、切り換え制御回路２０４や出力ドライバ回路２０１，２０２−１，２０２−２，２０３−１，２０３−２においては、本発明にかかる論理回路が多数採用されている。
【００５６】
例えば出力ドライバ回路２０３−１においては、論理ゲート部２５１への電源供給を遮断可能なｎチャネル型ＭＯＳトランジスタ２５４と、このｎチャネル型ＭＯＳトランジスタ２５４による電源供給の遮断動作に連動して上記論理ゲート部２５１の出力ノード２５５をローレベルに固定可能なｎチャネル型ＭＯＳトランジスタ２５２と、ｎチャネル型ＭＯＳトランジスタ２５３，２５４を相補的にオンさせるためのインバータ２５３とが設けられる。ここで、上記の例の場合と同様の理由により、論理ゲート部２５１を構成するＭＯＳトランジスタはしきい値が低く設定され、ＭＯＳトランジスタ２５２，２５４や、インバータ２５３を形成するＭＯＳトランジスタなどはしきい値が高く設定される。
【００５７】
図１７には、図１４乃至図１６における出力ドライバ４２及び出力バッファ４３の主要部の真理値表が示される。図１７において、「Ｌ」はローレベル、「Ｈ」はハイレベル、「ＨＺ」は高インピーダンス状態、Ｘは論理不定をそれぞれ示している。
【００５８】
以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００５９】
例えば、図８に示されるデコーダや、図９、図１０に示されるクロックドライバ、図１４乃至図１６に示される出力ドライバなどにおいては、それに限定されるものではなく、図１乃至図３、図５及び図６に示される論理回路と同様に、電源供給を遮断するトランジスタや、出力ノードの論理を固定するトランジスタの導電性やその接続箇所は、適宜に変形して実施することができる。
【００６０】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるデコーダやクロックドライバ回路、出力ドライバに適用した場合について説明したが、本発明はそれに限定されるものはなく、様々な電子回路に適用することができる。
【００６１】
本発明は、少なくとも論理ゲート部を含むことを条件に適用することができる。
【００６２】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００６３】
すなわち、第１トランジスタによって論理ゲート部への電源供給が遮断され、上記電源供給の遮断動作に連動して第２トランジスタにより論理ゲート部の出力ノードがハイレベルに固定されることから、サブスレッショルド電流を抑え、論理ゲート部の出力論理を固定するための回路は、上記第１トランジスタ及び上記第２トランジスタとで構成することができ、それによって当該回路の簡素化を図ることができる。
【００６４】
また、第１トランジスタによって論理ゲート部への電源供給が遮断され、この電源供給の遮断動作に連動して、第２トランジスタによって論理ゲート部の出力ノードがローレベルに固定されることから、サブスレッショルド電流を抑え、論理ゲート部の出力論理を固定するための回路は、上記第１トランジスタ及び上記第２トランジスタとで構成することができ、それによって当該回路の簡素化を図ることができる。
【図面の簡単な説明】
【図１】本発明にかかる論理回路の構成例回路図である。
【図２】上記論理回路の別の構成例回路図である。
【図３】上記論理回路の別の構成例回路図である。
【図４】上記論理回路の比較対象とされる回路の構成例回路図である。
【図５】上記論理回路の別の構成例回路図である。
【図６】上記論理回路の別の構成例回路図である。
【図７】上記論理回路の別の構成例回路図である。
【図８】本発明にかかる論理回路が適用されたデコーダの構成例回路図である。
【図９】本発明にかかる論理回路が適用されたクロックドライバの構成例回路図である。
【図１０】上記クロックドライバにおける主要部の構成例回路図である。
【図１１】本発明にかかる論理回路が適用された出力ドライバ及び出力バッファを含む出力回路の構成例回路図である。
【図１２】上記出力ドライバにおける主要部の詳細な構成例回路図である。
【図１３】上記出力ドライバの動作例説明図である。
【図１４】上記出力ドライバにおける主要部の詳細な構成例回路図である。
【図１５】上記出力ドライバにおける主要部の詳細な構成例回路図である。
【図１６】上記出力バッファ及びその周辺部の詳細な構成例回路である。
【図１７】出力ドライバ及び出力バッファの主要部の動作説明図である。
【符号の説明】
１００ 論理回路
１０１ 第１電源供給端子
１０２ 第２電源供給端子
１０３，１３２，１７３，１７４，１９４，２５２，２５４ ｎチャネル型ＭＯＳトランジスタ
１０４，１２９，１３１，１８１〜１８４，１９５ ｐチャネル型ＭＯＳトランジスタ
１１５ 出力ノード
【発明の属する技術分野】
本発明は、論理回路及びそれを含む半導体集積回路にかかり、特に低電力動作に適した回路に関する。
【０００２】
【従来の技術】
ＭＯＳトランジスタの微細化が進むに従って、その耐圧が低下するため、その動作電圧を低くせざるを得ない。この場合、ＭＯＳトランジスタの高速性を維持するためには、動作電圧の低下に見合ってＭＯＳトランジスタのしきい値を低下させる必要がある。これは、動作速度が、ＭＯＳトランジスタの実行ゲート電圧、すなわち、動作電圧からＭＯＳトランジスタのしきい値を差し引いた値で支配され、この値が大きいほど高速だからである。しかし、しきい値を０．４Ｖ程度以下にすると、ＭＯＳトランジスタのサブスレッショルド特性（テーリング特性）によって、ＭＯＳトランジスタを完全にオフさせることができなくなり、不所望な直流電流が流れるという現象を生ずる。そのような現象により、多数のＭＯＳトランジスタで構成された半導体集積回路の実質的な直流電流は著しく増大される。特に高温動作時には、ＭＯＳトランジスタのしきい値が低く、テーリング係数が大きくなる関係で、上記サブスレッショルド特性に起因する現象はさらに深刻になる。そのような事情に鑑みて本願出願人は、ＭＯＳトランジスタを微細化しても高速・低電力の半導体集積回路について先に提案している（特開平７−８６９１４）。それによれば、ＭＯＳトランジスタのソースと電源の間に大電流と小電流との電流供給を制御する制御手段を挿入し、用途に応じてこれらの電流を切り換えてＭＯＳトランジスタに供給するようにして、待機時に流れるサブスレッショルド電流（「サブスレッショルドリーク電流」とも称する）を抑えるようにしている。
【０００３】
【発明が解決しようとする課題】
本願出願人が先に提案した半導体集積回路（特開平７−８６９１４）について本願発明者が検討したところ、出力論理を固定するための回路構成において未だ改良の余地があることが見いだされた。
【０００４】
本願出願人が先に提案した上記半導体集積回路では、所定の機能を有する論理回路と、電源（ＶＣＣ，ＶＳＳ）との間に大電流と小電流との電流供給を制御する制御手段を挿入し、この制御手段の制御を大小に切り換えることで論理回路に供給するようにし、この論理回路への電流経路を遮断した場合には論理回路の出力をレベルホールド回路により保持するようにしている。上記レベルホールド回路は、ｐチャネル型ＭＯＳトランジスタとｎチャネル型ＭＯＳトランジスタとが直列接続されて成る二つのインバータがループ状に結合されて成る。上記レベルホールド回路は、上記論理回路への電流経路が遮断された際の出力論理を保持する。上記ホールド回路は、上記のように二つのインバータがループ状に結合されて成るため、４個のＭＯＳトランジスタが必要となる。ＭＯＳトランジスタの微細化が進むに従って、サブスレッショルド電流を抑えるべき回路は半導体集積回路においては多数存在し、それに従って上記ホールド回路の数も多数必要とされるため、上記ホールド回路だけでもＭＯＳトランジスタの数は膨大なものとなる。
【０００５】
本発明の目的は、サブスレッショルド電流を抑え、論理ゲート部の出力論理を固定するための回路の簡素化を図るための技術を提供することにある。
【０００６】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【０００７】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０００８】
すなわち、第２電源供給端子と低電位側電源との間に設けられ、入力された制御信号に応じて上記論理ゲート部への電源供給を遮断可能なｎチャネル型の第１トランジスタと、高電位側電源と論理ゲート部の出力ノードとの間に設けられ、上記第１トランジスタによる上記電源供給の遮断動作に連動して論理ゲート部の出力ノードをハイレベルに固定可能なｐチャネル型の第２トランジスタとを有し、上記第１トランジスタのしきい値は、上記論理ゲート部を構成するトランジスタのしきい値よりも高く設定されて成る。ＭＯＳトランジスタの微細化が進むに従って、その耐圧が低下するため、その動作電圧を低くせざるを得ない。この場合、トランジスタの高速スイッチング動作性を維持するためには、動作電圧の低下に見合ってトランジスタのしきい値を低下させる必要がある。
【０００９】
上記の手段によれば、第１トランジスタは論理ゲート部への電源供給を遮断し、第２トランジスタは、この電源供給の遮断動作に連動して、論理ゲート部の出力ノードをハイレベルに固定する。これにより、サブスレッショルド電流を抑え、論理ゲート部の出力論理を固定するための回路は、上記第１トランジスタと上記第２トランジスタとで構成され、このことが、当該回路の簡素化を達成する。このとき、上記第１トランジスタのしきい値を、上記論理ゲート部を構成するトランジスタのしきい値よりも高く設定することで、上記第１トランジスタでのサブスレッショルド電流の低減を保証する。
【００１０】
上記第２電源供給端子と上記低電位側電源との間に設けられ、入力された制御信号に応じて論理ゲート部への電源供給を遮断可能なｎチャネル型の第１トランジスタと、上記低電位側電源と上記論理ゲート部の出力ノードとの間に設けられ、上記第１トランジスタによる上記電源供給の遮断動作に連動して上記論理ゲート部の出力ノードをローレベルに固定可能なｎチャネル型の第２トランジスタとを有し、上記第１トランジスタのしきい値は、上記論理ゲート部を構成するトランジスタのしきい値よりも高く設定されて成る。
【００１１】
上記の手段によれば、第１トランジスタは論理ゲート部への電源供給を遮断し、この電源供給の遮断動作に連動して、第２トランジスタは、論理ゲート部の出力ノードをローレベルに固定する。これにより、サブスレッショルド電流を抑え、論理ゲート部の出力論理を固定するための回路は、上記第１トランジスタと上記第２トランジスタとで構成され、このことが、当該回路の簡素化を達成する。このとき、上記第１トランジスタのしきい値を、上記論理ゲート部を構成するトランジスタのしきい値よりも高く設定することで、上記第１トランジスタでのサブスレッショルド電流の低減を保証する。
【００１２】
【発明の実施の形態】
図１には、本発明にかかる論理回路の構成例が示される。
【００１３】
図１に示される論理回路は、特に制限されないが、所定の機能を有する論理ゲート部１００、それに結合されたｎチャネル型ＭＯＳトランジスタ１０３、及びｐチャネル型ＭＯＳトランジスタ１０４を含んで成る。
【００１４】
上記論理ゲート部１００は、特に制限されないが、次のように構成される。
【００１５】
高電位側電源ＶＤＤＩが供給される第１電源供給端子１０１と、低電位側電源（グランドＧＮＤ）が供給される第２電源供給端子１０２とを有する。高電位側電源ＶＤＤＩは、外部から供給された高電位側電源ＶＣＣを図示されない降圧回路で降圧することで得られる。
【００１６】
論理ゲート部１００は次のように構成される。
【００１７】
ｐチャネル型ＭＯＳトランジスタ１０５と、ｎチャネル型ＭＯＳトランジスタ１０６とが直列接続されて、入力信号１１４の論理を反転するためのインバータが形成される。ｐチャネル型ＭＯＳトランジスタ１０５のソース電極は高電位側電源ＶＤＤＩに結合され、ｎチャネル型ＭＯＳトランジスタ１０６はのソース電極は第２電源供給端子１０２に結合される。このインバータの出力信号はｐチャネル型ＭＯＳトランジスタ１０８及びｎチャネル型ＭＯＳトランジスタ１０７のゲート電極に伝達される。ｐチャネル型ＭＯＳトランジスタ１０８，１０９及びｎチャネル型ＭＯＳトランジスタ１１０が直列接続される。ｐチャネル型ＭＯＳトランジスタ１０８のソース電極は第１電源供給端子１０１に結合され、ｎチャネル型ＭＯＳトランジスタ１１０のソース電極は第２電源供給端子１０２に結合される。ｐチャネル型ＭＯＳトランジスタ１０９及びｎチャネル型ＭＯＳトランジスタ１１０のゲート電極には制御信号１１３が伝達されるようになっている。ｐチャネル型ＭＯＳトランジスタ１０９と、ｎチャネル型ＭＯＳトランジスタ１１０との直列接続箇所からこの論理ゲート部１００の出力ノード１１５が引き出される。
【００１８】
上記ｎチャネル型ＭＯＳトランジスタ１０３は、上記第２電源供給端子１０２と上記低電位側電源（ＧＮＤ）との間に設けられ、入力された制御信号１１６に応じて上記論理ゲート部１００への電源供給の遮断を可能とする。すなわち、制御信号１１６がハイレベルの場合には、ｎチャネル型ＭＯＳトランジスタ１０３がオンされることで、上記第２電源供給端子１０２がグランドＧＮＤに結合されることで低電位側電源の供給が可能とされる。また、制御信号１１６がローレベルの場合には、ｎチャネル型ＭＯＳトランジスタ１０３がオフされることで、上記論理ゲート部１００への電源供給の遮断される。この電源遮断により論理ゲート部１００は非動作状態（待機状態）となる。また、上記論理ゲート部１００への電源供給が遮断された場合において、上記論理ゲート部１００の出力ノード１１５が論理不定とならないように、上記ｎチャネル型ＭＯＳトランジスタ１０３による電源供給の遮断動作に連動してｐチャネル型ＭＯＳトランジスタ１０４がオンされることで、出力ノード１１５の論理がハイレベルに固定される。
【００１９】
ここで、上記ｐチャネル型ＭＯＳトランジスタ１０４が存在しない場合には、ノード１１５が論理不定又は極めてゆっくりとハイレベルになるため、例えば図４に示されるように、論理ゲート部１００の後段に論理ゲート部１２１が配置される場合において、この論理ゲート部１２１の論理動作に支障を来したり、入力初段を形成するｐチャネル型ＭＯＳトランジスタ１１８とｎチャネル型ＭＯＳトランジスタ１１９との直列回路に貫通電流が流れたりする。図１に示されるｐチャネル型ＭＯＳトランジスタ１０４は、上記論理ゲート部１００への電源供給が遮断された場合において、上記論理ゲート部１００の出力ノード１１５をハイレベルに固定して、当該出力ノードが論理不定とならないように作用する。
【００２０】
上記論理ゲート部１００を構成するＭＯＳトランジスタ１０５，１０６，１０７，１０８，１０９，１１０は、しきい値が低く設定されている。それに対して、ｎチャネル型ＭＯＳトランジスタ１０３やｐチャネル型ＭＯＳトランジスタ１０４は、上記ＭＯＳトランジスタ１０５，１０６，１０７，１０８，１０９，１１０に比べてしきい値が高く設定されるている。ここで、ＭＯＳトランジスタの微細化によりその耐圧が低下するため、ＭＯＳトランジスタの動作電圧を低くせざるを得ない。高速性を維持するには動作電源電圧に見合うようにＭＯＳトランジスタ１０５，１０６，１０７，１０８，１０９，１１０のしきい値を低下させる必要がある。これに対して、論理ゲート部１００を構成するＭＯＳトランジスタのサブスレッショルド電流を低減するための回路の動作は、論理ゲート部１００に比べて遅くても良い。このため、ＭＯＳトランジスタ１０３，１０４は、上記論理ゲート部１００を構成するＭＯＳトランジスタのしきい値よりも大きく設定され、ＭＯＳトランジスタ１０３，１０４でのサブスレッショルド電流の低減を図っている。ＭＯＳトランジスタのしきい値は、特に制限されないが、イオン打ち込みにおいて不純物濃度を変えることで制御される。
【００２１】
このように上記高電位側電源ＶＤＤＩと上記論理ゲート部１００の出力ノード１１５との間にｐチャネル型ＭＯＳトランジスタ１０４を設け、このｐチャネル型ＭＯＳトランジスタ１０４を、ｎチャネル型ＭＯＳトランジスタ１０３による電源供給の遮断動作に連動してオンさせることで、上記論理ゲート部１００の出力ノード１１５の論理をハイレベルに固定することができるので、上記論理ゲート部１００の出力ノード１１５の論理を保持するためのホールド回路を設ける必要がなる。上記ホールド回路は、上記のように二つのインバータがループ状に結合されて成るため、４個のＭＯＳトランジスタが必要となるが、本例ではｐチャネル型ＭＯＳトランジスタが１個で済むので、ＭＯＳトランジスタ数の低減を図ることができる。また、ｎチャネル型ＭＯＳトランジスタ１０３やｐチャネル型ＭＯＳトランジスタ１０４は、上記ＭＯＳトランジスタ１０５，１０６，１０７，１０８，１０９，１１０に比べてしきい値が高く設定されるているため、チャネル型ＭＯＳトランジスタ１０３やｐチャネル型ＭＯＳトランジスタ１０４でのサブスレッショルド電流は極わずかとされる。
【００２２】
次に、上記論理回路の別の構成例について説明する。
【００２３】
図２には、上記論理回路の別の構成例が示される。
【００２４】
図２に示される論理回路が、図１に示されるのと大きく相違するのは、ｐチャネル型ＭＯＳトランジスタ１０４のしきい値が、上記論理ゲート部１００を構成するＭＯＳトランジスタと同様に低く設定されている点である。ｐチャネル型ＭＯＳトランジスタ１０４のオフ時におけるサブスレッショルド電流が許容範囲であれば、ｐチャネル型ＭＯＳトランジスタ１０４のしきい値を低く設定しても特に支障は無い。
【００２５】
また、出力ノード１１５の論理をハイレベルに固定したい場合には、図３に示されるように、論理ゲート部１００の後段に、ｐチャネル型ＭＯＳトランジスタ１１１とｎチャネル型ＭＯＳトランジスタ１１２とが直列接続されて成るインバータを配置し、上記論理ゲート部１００の出力信号を反転してから後段回路へ伝達すれば良い。
【００２６】
図５に示されるように、論理ゲート部１００の出力ノード１１５をローレベルに固定するようにしても良い。図５に示される構成では、ｐチャネル型ＭＯＳトランジスタ１１１とｎチャネル型ＭＯＳトランジスタ１１２とが直列接続されて成るインバータが論理ゲート部１００の最終段回路として設けられる。制御信号１１６によって動作制御されるｐチャネル型ＭＯＳトランジスタ１２９が設けられ、このｐチャネル型ＭＯＳトランジスタ１２９によって、上記ｐチャネル型ＭＯＳトランジスタ１１１とｎチャネル型ＭＯＳトランジスタ１１２との直列接続回路への電源供給が遮断されるようになっている。また、ｎチャネル型ＭＯＳトランジスタ１０３，１３０とを相補的に動作させるために、ｐチャネル型ＭＯＳトランジスタ１２７とｎチャネル型ＭＯＳトランジスタ１２８とが直列接続されて成るインバータが設けられ、制御信号１１６がこのインバータで反転されてからｎチャネル型ＭＯＳトランジスタ１０３のゲート電極に伝達されるようになっている。尚、上記の例の場合と同様の理由により、上記ＭＯＳトランジスタ１０３，１２７，１２８，１２９，１３０のしきい値は、上記論理ゲート部１００を構成するトランジスタのしきい値よりも高く設定されている。
【００２７】
かかる構成においては、制御信号１１６がローレベルの場合に、ｐチャネル型ＭＯＳトランジスタ１２９及びｎチャネル型ＭＯＳトランジスタ１０３がオンされると、回路に動作用電源が供給されることで論理ゲート部１００は動作状態とされる。それに対して、制御信号１１６がハイレベルの場合にｐチャネル型ＭＯＳトランジスタ１２９及びｎチャネル型ＭＯＳトランジスタ１０３がオフされると、回路への電源供給が遮断されることで、論理ゲート部１００は待機状態とされる。
【００２８】
図６に示される構成では、制御信号１１６によって動作制御されるｐチャネル型ＭＯＳトランジスタ１３１及びｎチャネル型ＭＯＳトランジスタ１３２が設けられている。このｐチャネル型ＭＯＳトランジスタ１３１及びｎチャネル型ＭＯＳトランジスタ１３２のしきい値は、上記の例の場合と同様の理由により、上記論理ゲート部１００を構成するトランジスタのしきい値よりも高く設定されている。
【００２９】
上記ｐチャネル型ＭＯＳトランジスタ１３１は、高電位側電源ＶＤＤＩと第１電源供給端子１０１との間に設けられ、制御信号１１６に応じて上記論理ゲート部１００への電源供給の遮断を行う。また、ｎチャネル型ＭＯＳトランジスタ１３２は、論理ゲート部１００の出力ノード１１５とグランドＧＮＤとの間に設けられ、上記論理ゲート部１００への電源供給の遮断に連動して上記出力ノード１１５をローレベルに固定する。
【００３０】
そして、論理ゲート部１００の構成素子数が多い場合には、論理ゲート部１００の内部電源を分け、それに対応して第２電源供給端子を複数設け、それぞれの端子から電源供給を行うことが考えられる。例えば図７に示される場合には、論理ゲート部１００における低電位側電源が、回路ブロック１４１と、それに結合された回路ブロック１４２とに分けられ、それに応じて第２電源供給端子１０２−１，１０２−２を設けられる。そして、この端子１０２−１，１０２−２に対応してｎチャネル型ＭＯＳトランジスタ１０３−１，１０３−２が設けられる。制御信号１１６によってチャネル型ＭＯＳトランジスタ１０３−１，１０３−２が動作制御されることで、回路１４１，１４２への電源供給を遮断することができる。尚、上記の例と同様の理由により、ｎチャネル型ＭＯＳトランジスタ１０３−１，１０３−２のしきい値は、論理ゲート部１００を構成するトランジスタのしきい値よりも高く設定される。
【００３１】
次に、本発明にかかる論理回路の適用例について説明する。
【００３２】
図８には、本発明にかかる論理回路適用されたデコーダが示される。
【００３３】
このデコーダ８００は、特に制限されないが、半導体集積回路の一例とされる半導体記憶装置においてローアドレスやカラムアドレスをデコードする機能を有する。デコーダ８００は、２ビット構成のアドレス信号を取り込むためのバッファを構成するゲート１５５，１５６，１５７，１５８と、取り込まれたアドレス信号をデコードするためのデコード配線群１５９と、このデコード配線群１５９の論理信号に応じたデコード出力を得るための複数のデコード論理１５１，１５２，１５３，１５４を含む。ここでこのデコード論理１５１，１５２，１５３，１５４が本発明における論理ゲート部の一例とされる。
【００３４】
上記デコード論理１５１，１５２，１５３，１５４は、それぞれ同一構成とされる。例えばデコード論理１５１は、ｐチャネル型ＭＯＳトランジスタ１６１，１６２，１６４，１６５，１６７とｎチャネル型ＭＯＳトランジスタ１６３，１６６，１６８が結合されて成る。ＭＯＳトランジスタ１６１，１６２，１６４，１６５のゲート幅（Ｗ）とゲート長（Ｌ）との比Ｗ／Ｌは３／０．１６とされる。ＭＯＳトランジスタ１６３，１６６のＷ／Ｌは２／０．１６とされる。ＭＯＳトランジスタ１６７のＷ／Ｌは２４／０．１６とされ、ＭＯＳトランジスタ１６８のＷ／Ｌは１２／０．１６とされる。高電位側電源ＶＤＤＩが供給される第１電源供給端子１７１と、低電位側電源（ＧＮＤ）が供給される第２電源供給端子１７２，１７３を有する。
【００３５】
上記第２電源供給端子１７２，１７３に対応してｎチャネル型ＭＯＳトランジスタ１７３，１７４が設けられる。ｎチャネル型ＭＯＳトランジスタ１７３，１７４は、チップセレクト信号ＣＳに応じてデコード論理１５１，１５２，１５３，１５４への電源供給の遮断を行う。そして、上記デコード論理１５１，１５２，１５３，１５４の出力ノード１６１，１６２，１６３，１６４には、上記デコード論理１５１，１５２，１５３，１５４への電源供給の遮断動作に連動して上記出力ノード１６１，１６２，１６３，１６４をハイレベルに固定可能なｐチャネル型ＭＯＳトランジスタ１８１，１８２，１８３，１８４が設けられる。このｐチャネル型ＭＯＳトランジスタ１８１，１８２，１８３，１８４のＷ／Ｌは１２／０．１６とさる。
【００３６】
高電位側電源ＶＤＤＩが低くても高速動作が可能なように、デコード論理１５１，１５２，１５３，１５４を構成するＭＯＳトランジスタは、しきい値が低く設定されている。それに対して、上記の例の場合と同様の理由により、ｐチャネル型ＭＯＳトランジスタ１８１，１８２，１８３，１８４やｎチャネル型ＭＯＳトランジスタ１７３，１７４のしきい値は、デコード論理１５１，１５２，１５３，１５４を構成するＭＯＳトランジスタよりも大きく設定されている。
【００３７】
図９には、本発明にかかる論理回路がクロックドライバ回路に適用された場合が示される。
【００３８】
図９に示されるクロックドライバ回路１９０は、特に制限されないが、半導体集積回路において各機能モジュールにクロック信号を分配する機能を有し、複数個の２入力論理ゲート１９１が結合されて成る。入力初段の２入力ゲート１９２の一方の入力端子にはクロック信号ＣＬＫが入力され、他方の入力端子にはチップセレクト信号ＣＳが入力される。また、それの後段に位置する２入力論理ゲートには、前段の２入力論理ゲートの出力信号及びチップセレクト信号が入力される。
【００３９】
上記複数の２入力論理ゲート１９１の一つについての構成が図１０に示される。図１０に示されるように、この２入力論理ゲート１９１は、ｐチャネル型ＭＯＳトランジスタ１９２とｎチャネル型ＭＯＳトランジスタ１９３とが直列接続されて成るインバータを有する。このインバータ１９７の第１電源供給端子１９８は高電位側電源ＶＤＤＩに結合され、第２電源供給端子１９９は、ｎチャネル型ＭＯＳトランジスタ１９４を介してグランドＧＮＤに結合される。ｎチャネル型ＭＯＳトランジスタ１９４は、チップセレクト信号ＣＳに基づいて、上記インバータ１９７への電源供給を遮断することができる。また、インバータ１９７の出力ノード１９６と高電位側電源ＶＤＤＩとの間には、上記インバータ１０７への電源供給の遮断動作に連動して上記出力ノード１９６をハイレベルに固定するためのｐチャネル型ＭＯＳトランジスタ１９５が設けられる。ここで、上記インバータ１９７が本発明における論理ゲート部の一例とされる。そして、上記の例の場合と同様の理由により、このインバータ１９７を構成するＭＯＳトランジスタ１９２，１９３は、しきい値が低く設定され、ＭＯＳトランジスタ１９４，１９５は、それよりもしきい値が高く設定される。尚、ＭＯＳトランジスタ１９２，１９３のＷ／Ｌは２４／０．１６とされ、ＭＯＳトランジスタ１９４のＷ／Ｌは４８／０．１６とされ、ＭＯＳトランジスタ１９５のＷ／Ｌは１／０．１６とされる。
【００４０】
次に、本発明にかかる論理回路が、半導体集積回路の一例とされる半導体記憶装置における出力ドライバに適用された場合について説明する。
【００４１】
図１１には半導体記憶装置における出力ドライバ及び出力バッファを含む出力回路が示される。
【００４２】
出力ドライバ４２は、特に制限されないが、出力ドライバ回路２０１，２０２，２０３と、上記出力ドライバ回路２０１，２０２の出力端子に結合されたダンパー用の抵抗２１１，２１２と、出力バッファ４３から出力される信号波形の立ち上がり立ち下がり特性を切り換えるための切り換え制御回路２０４とを含む。出力ドライバ２０１，２０２，２０３、及び切り換え制御回路２０４は、チップコントローラ４６から伝達されたドライバ活性化信号ＤＯＣによって活性化される。そして、出力ドライバ２０１，２０２，２０３は、ドライバ活性化信号ＤＯＣによって活性化された状態で入力されたデータＤＡＴＡに基づいて出力バッファ４３を駆動する。
【００４３】
上記出力バッファ４３は、特に制限されないが、ｐチャネル型ＭＯＳトランジスタ２３１と、ｎチャネル型ＭＯＳトランジスタ２３２とが直列接続されてなる第１出力ドライバと、ｐチャネル型ＭＯＳトランジスタ２３３と、ｎチャネル型ＭＯＳトランジスタ２３４とが直列接続されてなる第２出力ドライバとを含む。上記ｐチャネル型ＭＯＳトランジスタ２３１，２３３のソース電極は高電位側電源ＶＣＣに結合され、上記ｎチャネル型ＭＯＳトランジスタ２３２，２３４のソース電極はグランドＧＮＤに結合される。
【００４４】
上記出力ドライバ４２と上記出力バッファ４３との間には、静電破壊保護素子２６が配置される。この静電破壊保護素子２６は、特に制限されないが、抵抗２２１，２２２，２２３，２２４を含んで成る。また、信号出力のためのパッド１７の近傍に配置された静電破壊保護素子２７は、出力バッファ４３の出力信号線と高電位側電源ＶＣＣとに結合されたダイオード２７１と、出力バッファ４３の出力信号線とグランドＧＮＤに結合されたダイオード２７２とを含んで成る。
【００４５】
上記出力ドライバ回路２０１，２０２，２０３は、基本的にはそれぞれ図１２に示されるように、ゲート回路２４１，２４２，２４３，２４４と、ｐチャネル型ＭＯＳトランジスタ２４５，２４７と、ｎチャネル型ＭＯＳトランジスタ２４６，２４８とを含んで成る。ゲート回路２４１で入力データＤＡＴＡと、ドライバ活性化信号ＤＯＣとの論理がとられ、その論理出力に従ってｐチャネル型ＭＯＳトランジスタ２４５が駆動される。ゲート回路２４２で入力データＤＡＴＡと、ドライバ活性化信号ＤＯＣとの論理がとられ、その論理出力に従ってｎチャネル型ＭＯＳトランジスタ２４６が駆動される。ゲート回路２４３で入力データＤＡＴＡと、ドライバ活性化信号ＤＯＣとの論理がとられ、その論理出力に従ってｐチャネル型ＭＯＳトランジスタ２４７が駆動される。ゲート回路２４４で入力データＤＡＴＡと、ドライバ活性化信号ＤＯＣとの論理がとられ、その論理出力に従ってｎチャネル型ＭＯＳトランジスタ２４８が駆動される。上記ｐチャネル型ＭＯＳトランジスタ２４５，２４７のソース電極は高電位側電源ＶＣＣに結合され、上記ｎチャネル型ＭＯＳトランジスタ２４６，２４８のソース電極はグランドＧＮＤに結合される。そして、この出力ドライバ回路はＭＯＳトランジスタのオープンドレイン形式で出力バッファ４３を駆動するための第１出力端子２９１と第２出力端子２９２とを有する。すなわち、上記ｐチャネル型ＭＯＳトランジスタ２４５と上記ｎチャネル型ＭＯＳトランジスタ２４６のドレイン電極とが抵抗２４９を介して結合され、上記ｐチャネル型ＭＯＳトランジスタ２４５ドレイン電極と上記抵抗２４９との接続ノードからこの出力ドライバ回路の第１出力端子２９１が引き出される。また、上記ｐチャネル型ＭＯＳトランジスタ２４７のドレイン電極と上記ｎチャネル型ＭＯＳトランジスタ２４８のドレイン電極とが抵抗２５０を介して結合され、上記ｎチャネル型ＭＯＳトランジスタ２４８のドレイン電極と上記抵抗２５０との接続ノードからこの出力ドライバ回路の第２出力端子２９２が引き出される。
【００４６】
上記ｐチャネル型ＭＯＳトランジスタ２４５は、出力バッファ４３におけるｐチャネル型ＭＯＳトランジスタ２３１又は２３３のゲート電極をハイレベルに駆動することによって当該ｐチャネル型ＭＯＳトランジスタをリセットする機能を有し、そのような意味でこのｐチャネル型ＭＯＳトランジスタ２４５を「ｐＭＯＳリセット側回路２８１」と称する。
【００４７】
上記ｎチャネル型ＭＯＳトランジスタ２４６及び抵抗２４９は、出力バッファ４３におけるｐチャネル型ＭＯＳトランジスタ２３１又は２３３のゲート電極をローレベルに駆動することによって当該ｎチャネル型ＭＯＳトランジスタをセットする機能を有し、そのような意味でこのｎチャネル型ＭＯＳトランジスタ２４６及び抵抗２４９を「ｐＭＯＳセット側回路２８２」と称する。
【００４８】
上記ｎチャネル型ＭＯＳトランジスタ２４７及び抵抗２５０は、出力バッファ４３におけるｎチャネル型ＭＯＳトランジスタ２３２又は２３４のゲート電極をハイレベルに駆動することによって当該ｎチャネル型ＭＯＳトランジスタをセットする機能を有し、そのような意味でこのｎチャネル型ＭＯＳトランジスタ２４７及び抵抗２５０を「ｎＭＯＳセット側回路２８３」と称する。
【００４９】
上記ｐチャネル型ＭＯＳトランジスタ２４８は、出力バッファ４３におけるｎチャネル型ＭＯＳトランジスタ２３２又は２３４のゲート電極をローレベルに駆動することによって当該ｎチャネル型ＭＯＳトランジスタをリセットする機能を有し、そのような意味でこのｎチャネル型ＭＯＳトランジスタ２４８を「ｎＭＯＳリセット側回路２８４」と称する。
【００５０】
上記抵抗２４９，２５０は、出力ドライバ４３の駆動を遅延させる働きを有する。従ってそのような抵抗が介在される回路と、それが介在されない回路とを、ドライバ活性化信号ＤＯＣに基づいて使い分けることによって、出力ドライバ４２の駆動能力を切り換えることができる。また、ドライバ活性化信号ＤＯＣに基づいて、出力バッファ４３において出力動作に関与するＭＯＳトランジスタの数を変更することで出力バッファ駆動サイズを変更することができる。例えば、ＬＶ−ＣＭＯＳインタフェースやＬＶ−ＴＴＬインタフェースに対応させるためには、図１３に示されるように、ドライバ活性化信号ＤＯＣに基づいて、出力ドライバ回路２０１，２０２，２０３におけるｐＭＯＳリセット側回路２８１、ｐＭＯＳセット側回路２８２、ｎＭＯＳセット側回路２８３、及びｎＭＯＳリセット側回路２８４を使い分けるようにするとよい。すなわち、ＬＶ−ＣＭＯＳインタフェースに対応させるためには、出力ドライバ回路２０１におけるｐＭＯＳセット側回路２８２及びｎＭＯＳセット側回路２８３と、出力ドライバ回路２０２，２０３における全てのセット側回路及びリセット側回路が使用されることで、出力バッファ４３を高速に駆動する。ＬＶ−ＣＭＯＳインタフェースにおいては、第３９図から明らかなように、ローレベル側のノイズマージン１３１と、ハイレベル側のノイズマージン１３２とが大きいため、出力バッファ４３を高速に駆動することで、出力バッファ４３からの出力信号の波形立ち上がり立ち下がり特性であるｔｒ／ｔｆ値を小さくして、信号伝達時間の短縮を図ることができる。
【００５１】
それに対して、ＬＶ−ＴＴＬインタフェースに対応させるには、出力ドライバ回路２０１におけるｐＭＯＳセット側回路２８２及びｎＭＯＳセット側回路２８３と、出力ドライバ回路２０２におけるｐＭＯＳリセット側回路２８１及びｎＭＯＳリセット側回路２８４とが使用され、その他の回路は出力バッファ４３の駆動に関与されない。このように出力バッファ４３の駆動能力を下げることで、出力バッファ４３からの出力電流を低減することによって、出力波形に含まれるノイズの低減を図る。これは、ＬＶ−ＴＴＬインタフェースにおいては、高電位側電源ＶＣＣのレベルが低いほどローレベル側のノイズマージンが小さくなり、高電位側電源ＶＣＣのレベルが高いほどハイレベル側のノイズマージンが小さくなることから、出力バッファ４３を低速で駆動することにより、出力信号に含まれるノイズを抑える必要があるためである。
【００５２】
図１４乃至図１６には、出力ドライバ４２及び出力バッファ４３のさらに詳細な構成例が示される。
【００５３】
尚、図１４乃至図１６に示されるＭＯＳトランジスタの近傍には、対応するＭＯＳトランジスタのＷ／Ｌが示される。
【００５４】
図１４に示されるように、切り換え制御回路２０４は、第１ＤＯＣドライバ２６２、第２ＤＯＣドライバ２６１、及びデータドライバ２６３を含んで成る。第１ＤＯＣドライバ２６２、第２ＤＯＣドライバ２６１、及びデータドライバ２６３からの出力信号ＤＯＣ＿Ｂ＿Ｃ，ＤＯＣ＿Ｔ＿Ｃ，ＤＯＣ＿Ｂ，ＤＯＣ＿Ｔ，ＤＡＴＡ＿Ｂ，ＤＡＴＡ＿Ｔは、図１５に示される出力ドライバ回路２０１，２０２−１，２０２−２，２０３−１，２０３−２に伝達される。ここで、図１５における出力ドライバ回路２０２−１，２０２−２は、図１１における出力ドライバ回路２０２に対応し、図１５における出力ドライバ回路２０３−１，２０３−２は、図１１における出力ドライバ回路２０３に対応する。この出力ドライバ回路２０１，２０２−１，２０２−２，２０３−１，２０３−２の出力信号は、静電破壊保護素子２６を介して、図１６に示される出力バッファ４３に伝達される。この出力バッファ４３の前段及び後段には、それぞれ静電破壊保護素子２７−１及び２７−２が配置される。この静電破壊保護素子２７−１及び２７−２は、図１１にける静電破壊保護素子２７に対応する。出力バッファ４３に含まれるＭＯＳトランジスタには、外部負荷を駆動する必要があることから、ゲートサイズ比（Ｗ／Ｌ）が１００／０．６、あるいは２００／０．６などのように、他のＭＯＳトランジスタに比べて、ゲートサイズ比の大きなものが採用される。
【００５５】
図１５に示されるように、切り換え制御回路２０４や出力ドライバ回路２０１，２０２−１，２０２−２，２０３−１，２０３−２においては、本発明にかかる論理回路が多数採用されている。
【００５６】
例えば出力ドライバ回路２０３−１においては、論理ゲート部２５１への電源供給を遮断可能なｎチャネル型ＭＯＳトランジスタ２５４と、このｎチャネル型ＭＯＳトランジスタ２５４による電源供給の遮断動作に連動して上記論理ゲート部２５１の出力ノード２５５をローレベルに固定可能なｎチャネル型ＭＯＳトランジスタ２５２と、ｎチャネル型ＭＯＳトランジスタ２５３，２５４を相補的にオンさせるためのインバータ２５３とが設けられる。ここで、上記の例の場合と同様の理由により、論理ゲート部２５１を構成するＭＯＳトランジスタはしきい値が低く設定され、ＭＯＳトランジスタ２５２，２５４や、インバータ２５３を形成するＭＯＳトランジスタなどはしきい値が高く設定される。
【００５７】
図１７には、図１４乃至図１６における出力ドライバ４２及び出力バッファ４３の主要部の真理値表が示される。図１７において、「Ｌ」はローレベル、「Ｈ」はハイレベル、「ＨＺ」は高インピーダンス状態、Ｘは論理不定をそれぞれ示している。
【００５８】
以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００５９】
例えば、図８に示されるデコーダや、図９、図１０に示されるクロックドライバ、図１４乃至図１６に示される出力ドライバなどにおいては、それに限定されるものではなく、図１乃至図３、図５及び図６に示される論理回路と同様に、電源供給を遮断するトランジスタや、出力ノードの論理を固定するトランジスタの導電性やその接続箇所は、適宜に変形して実施することができる。
【００６０】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるデコーダやクロックドライバ回路、出力ドライバに適用した場合について説明したが、本発明はそれに限定されるものはなく、様々な電子回路に適用することができる。
【００６１】
本発明は、少なくとも論理ゲート部を含むことを条件に適用することができる。
【００６２】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００６３】
すなわち、第１トランジスタによって論理ゲート部への電源供給が遮断され、上記電源供給の遮断動作に連動して第２トランジスタにより論理ゲート部の出力ノードがハイレベルに固定されることから、サブスレッショルド電流を抑え、論理ゲート部の出力論理を固定するための回路は、上記第１トランジスタ及び上記第２トランジスタとで構成することができ、それによって当該回路の簡素化を図ることができる。
【００６４】
また、第１トランジスタによって論理ゲート部への電源供給が遮断され、この電源供給の遮断動作に連動して、第２トランジスタによって論理ゲート部の出力ノードがローレベルに固定されることから、サブスレッショルド電流を抑え、論理ゲート部の出力論理を固定するための回路は、上記第１トランジスタ及び上記第２トランジスタとで構成することができ、それによって当該回路の簡素化を図ることができる。
【図面の簡単な説明】
【図１】本発明にかかる論理回路の構成例回路図である。
【図２】上記論理回路の別の構成例回路図である。
【図３】上記論理回路の別の構成例回路図である。
【図４】上記論理回路の比較対象とされる回路の構成例回路図である。
【図５】上記論理回路の別の構成例回路図である。
【図６】上記論理回路の別の構成例回路図である。
【図７】上記論理回路の別の構成例回路図である。
【図８】本発明にかかる論理回路が適用されたデコーダの構成例回路図である。
【図９】本発明にかかる論理回路が適用されたクロックドライバの構成例回路図である。
【図１０】上記クロックドライバにおける主要部の構成例回路図である。
【図１１】本発明にかかる論理回路が適用された出力ドライバ及び出力バッファを含む出力回路の構成例回路図である。
【図１２】上記出力ドライバにおける主要部の詳細な構成例回路図である。
【図１３】上記出力ドライバの動作例説明図である。
【図１４】上記出力ドライバにおける主要部の詳細な構成例回路図である。
【図１５】上記出力ドライバにおける主要部の詳細な構成例回路図である。
【図１６】上記出力バッファ及びその周辺部の詳細な構成例回路である。
【図１７】出力ドライバ及び出力バッファの主要部の動作説明図である。
【符号の説明】
１００ 論理回路
１０１ 第１電源供給端子
１０２ 第２電源供給端子
１０３，１３２，１７３，１７４，１９４，２５２，２５４ ｎチャネル型ＭＯＳトランジスタ
１０４，１２９，１３１，１８１〜１８４，１９５ ｐチャネル型ＭＯＳトランジスタ
１１５ 出力ノード
Claims (11)
- 高電位側電源が供給される第１電源供給端子と、低電位側電源が供給される第２電源供給端子とを有し、上記第１電源供給端子及び上記第２電源供給端子からの電源供給により動作可能なトランジスタを含む論理ゲート部と、
上記第２電源供給端子と上記低電位側電源との間に設けられ、入力された制御信号を受けて上記論理ゲート部への電源供給を遮断するｎチャネル型の第１トランジスタと、
上記高電位側電源と上記論理ゲート部の出力ノードとの間に設けられ、上記入力された制御信号を受けて上記論理ゲート部の出力ノードをハイレベルに固定するｐチャネル型の第２トランジスタと、を有し、
上記第１トランジスタのしきい値は、上記論理ゲート部を構成するトランジスタのしきい値よりも高く設定されて成ることを特徴とする論理回路。 - 高電位側電源が供給される第１電源供給端子と、低電位側電源が供給される第２電源供給端子とを有し、上記第１電源供給端子及び上記第２電源供給端子からの電源供給により動作可能なトランジスタを含む論理ゲート部と、
上記第２電源供給端子と上記低電位側電源との間に設けられ、入力された制御信号を受けて上記論理ゲート部への電源供給を遮断するｎチャネル型の第１トランジスタと、
上記低電位側電源と上記論理ゲート部の出力ノードとの間に設けられ、上記入力された制御信号を受けて上記論理ゲート部の出力ノードをローレベルに固定するｎチャネル型の第２トランジスタと、を有し、
上記第１トランジスタのしきい値は、上記論理ゲート部を構成するトランジスタのしきい値よりも高く設定されて成ることを特徴とする論理回路。 - 上記論理ゲート部における第２電源供給端子は、上記論理ゲート部の内部構成に応じて互いに独立された複数の端子を含み、上記第１トランジスタは、上記複数の端子に対応して配置された複数のトランジスタを含む請求項１又は２記載の論理回路。
- 高電位側電源が供給される第１電源供給端子と、低電位側電源が供給される第２電源供給端子とを有し、上記第１電源供給端子及び上記第２電源供給端子からの電源供給により動作可能なトランジスタを含む論理ゲート部と、
上記第１電源供給端子と上記高電位側電源との間に設けられ、入力された制御信号を受けて上記論理ゲート部への電源供給を遮断するｐチャネル型の第１トランジスタと、
上記低電位側電源と上記論理ゲート部の出力ノードとの間に設けられ、上記入力された制御信号を受けて上記論理ゲート部の出力ノードをローレベルに固定するｎチャネル型の第２トランジスタと、を有し、
上記第１トランジスタのしきい値は、上記論理ゲート部を構成するトランジスタのしきい値よりも高く設定されて成ることを特徴とする論理回路。 - 上記第２トランジスタのしきい値は、上記論理ゲート部を構成するトランジスタのしきい値よりも高く設定されて成ることを特徴とする請求項１乃至４の何れか１項記載の論理回路。
- 入力されたアドレス信号をデコードするためのデコード配線群と、上記デコード配線群の論理信号に応じたデコード出力を得るための複数のデコード論理とを含むデコーダを備えた半導体集積回路であって、
上記複数のデコード論理は、それぞれ請求項１乃至５の何れか１項記載の論理回路を含んで成ることを特徴とする半導体集積回路。 - クロック信号を取り込むためのクロック入力端子と、選択信号を取り込むための取り込むための選択信号入力端子とを含むクロックドライバが複数個結合されて成るクロックドライバ回路であって、
上記複数のクロックドライバは、それぞれ請求項１乃至５の何れか１項記載の論理回路を含み、上記クロック入力端子を介して入力されたクロック信号が上記論理ゲート部に入力され、上記選択信号入力端子を介して入力された選択信号が上記制御信号として上記第１トランジスタに伝達されることを特徴とするクロックドライバ回路。 - 信号出力のための出力バッファと、入力データに応じて上記出力バッファを駆動するための出力ドライバとを備えた半導体集積回路であって、
上記出力ドライバは、請求項１乃至５の何れか１項記載の論理回路を含んで成ることを特徴とする半導体集積回路。 - 信号出力のための出力バッファと、入力データに応じて上記出力バッファを駆動するための出力ドライバとを備えた半導体集積回路であって、
上記出力ドライバは、複数の出力ドライバ回路と、上記出力ドライバ回路を制御することにより上記出力バッファから出力される信号波形の立ち上がり立ち下がり特性を切り換えるための切り換え制御回路とを含み、
上記出力ドライバ回路及び上記切り換え制御回路は、請求項１乃至５の何れか１項記載の論理回路を含んで成ることを特徴とする半導体集積回路。 - 信号出力のための出力バッファと、入力データに応じて上記出力バッファを駆動するための出力ドライバとを備えた半導体集積回路であって、
上記出力ドライバは、複数の出力ドライバ回路と、
上記出力ドライバ回路を制御することにより上記出力バッファから出力される信号波形の立ち上がり立ち下がり特性を切り換えるための切り換え制御回路と、を含み、
上記切り換え制御回路又は上記出力ドライバは、高電位側電源が供給される第１電源供給端子と、低電位側電源が供給される第２電源供給端子とを有し、上記第１電源供給端子及び上記第２電源供給端子からの電源供給により動作可能なトランジスタを含む論理ゲート部と、
上記第２電源供給端子と上記低電位側電源との間に設けられ、入力された制御信号を受けて上記論理ゲート部への電源供給を遮断するｎチャネル型の第１トランジスタと、
上記高電位側電源と上記論理ゲート部の出力ノードとの間に設けられ、上記入力された制御信号を受けて上記論理ゲート部の出力ノードをハイレベルに固定するｐチャネル型の第２トランジスタと、を有し、
上記第１トランジスタのしきい値は、上記論理ゲート部を構成するトランジスタのしきい値よりも高く設定されて成ることを特徴とする半導体集積回路。 - 上記入力データは、ＬＶ−ＴＴＬインタフェース又はＬＶ−ＣＭＯＳインタフェースに基く信号レベルを有することを特徴とする請求項１０記載の半導体集積回路。
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