JP3548487B2 - 論理回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、論理回路に関し、特に、ワードデコーダ回路を構成するのに好適な論理回路に関する。
【０００２】
【従来の技術】
〈従来の構成と動作、製法と手順等〉
図１３〜図１５に従来のこの種の論理回路を示している。
図１３の従来例は、最も一般的な回路で、Ａ２，Ｂ２，Ｃ２の３入力のＮＡＮＤゲートと、その出力を入力とする２段のインバータＩＮＶ１１，ＩＮＶ１２が接続され、Ｄ２として出力される。ＮＡＮＤゲートは、Ａ２，Ｂ２，Ｃ２全てがハイのときにＮ１２〜Ｎ１４がオンとなり、出力がロウとなる。それ以外はハイ出力であり、デコーダ回路では、ロウ出力の場合が選択状態となる。ＩＮＶ１１及び１２はＮＡＮＤ出力を示談回路に伝達するために駆動能力を高めるためのバッファ回路として使用している。
すなわち、図１３に示すものにおいて、Ｎ１２，Ｎ１３およびＮ１４は縦積構成され三つの論理入力（Ａ２，Ｂ２，Ｃ２）を備えたＮＭＯＳーＦＥＴとからなる論理入力段である。Ｐ６，Ｐ７およびＰ８は前記三つの論理入力（Ａ２，Ｂ２，Ｃ２）にゲートが接続され、ドレインが電源ラインに、ソースが前記論理入力段の最上段のＦＥＴ（Ｎ１２）のドレインに接続された三つのＰＭＯＳーＦＥＴである。前記論理入力段の最下段のＦＥＴ（Ｎ１２）のソースは基準電源に接続されている。
この論理回路では、入力部のゲート容量が大きく、入力波形がなまる欠点がある。
また、このものは、出力ドライバーがＰＭＯＳ，ＮＭＯＳ構成であり、マスク設計の観点から素子分離領域が必要となり面積が大となる。
また、ＰＮ構成のため出力がフル振幅となること、また、ＰＭＯＳは同一サイズのＮＭＯＳに比べて電流能力が低いため、次段のドライバーのしきい値に達するのに時間がかかることになる。
【０００３】
図１４の従来例は、図１３の従来例の入力信号に接続されていたＰＭＯＳをＮＡＮＤ論理の負荷回路として、ノーマルオン状態で１つにまとめたものである。選択時は、Ａ３，Ｂ３，Ｃ３の全てがハイ状態で、Ｎ１５〜Ｎ１７がオンして出力をロウにする。このとき、ＰＭＯＳ負荷Ｐ９のインピーダンスよりＮＭＯＳ側のインピーダンスを十分に低くすることで論理動作が成り立つ。入力のどれかがロウとなると、ＮＭＯＳは直列なのでオフとなり、Ｐ９の能力で出力はハイに切り替わる。このものは、入力容量が小さい個のが利点であるが、ＮＡＮＤのロウ出力を確実に出すためには、ＰＭＯＳ負荷のインピーダンスを低くしづらいので、ハイ出力の速度が遅れる欠点がある。
すなわち、図１４に示すものにおいて、Ｎ１５，Ｎ１６およびＮ１７は縦積構成され三つの論理入力（Ａ３，Ｂ３，Ｃ３）を備えたＮＭＯＳーＦＥＴとからなる論理入力段である。Ｐ９はドレインが電源ラインに、ソースが前記論理入力段の最上段のＦＥＴ（Ｎ１２）のドレインに、ゲートが基準電源ラインに接続されたＰＭＯＳーＦＥＴである。前記論理入力段の最下段のＦＥＴ（Ｎ１２）のソースは基準電源に接続されている。
この論理回路においても図１３のものと同様に、入力部のゲート容量が大きく、入力波形がなまる欠点がある。
また、従来例は、出力ドライバーがＰＭＯＳ，ＮＭＯＳ構成であり、マスク設計の観点から素子分離領域が必要となり面積が大となる。
また、ＰＮ構成のため出力がフル振幅となること、また、ＰＭＯＳは同一サイズのＮＭＯＳに比べて電流能力が低いため、次段のドライバーのしきい値に達するのに時間がかかることになる。
さらにこの従来例では、通常ＯＮの負荷ＰＭＯＳトランジスタ（Ｐ９）のインピーダンスで速度がリミットする。これは負荷インピーダンスが固定となっている事に起因する。
【０００４】
図１５の従来例は、図１４の一番下の入力をソース端子に入力した回路で、Ａ４，Ｂ４がハイでＣ４がロウの場合のみ出力がロウとなる。それ以外は、図１４と同じである。
図１５に示すものにおいて、Ｎ１８およびＮ１９は縦積構成された三つの論理入力（Ａ４，Ｂ４，Ｃ４）を備えたＮＭＯＳーＦＥＴとからなる論理入力段である。Ｐ１０はドレインが電源ラインに、ソースが前記論理入力段の最上段のＦＥＴ（Ｎ１２）のドレインに、ゲートが基準電源ラインに接続されたＰＭＯＳーＦＥＴである。前記論理入力段の最下段のＦＥＴ（Ｎ１９）のソースは論理入力（Ｃ４）に接続されている。
この従来例は、出力ドライバーがＰＭＯＳ，ＮＭＯＳ構成であり、マスク設計の観点から素子分離領域が必要となり面積が大となる。
また、ＰＮ構成のため出力がフル振幅となること、また、ＰＭＯＳは同一サイズのＮＭＯＳに比べて電流能力が低いため、次段のドライバーのしきい値に達するのに時間がかかることになる。
また、この従来例では、通常ＯＮの負荷ＰＭＯＳトランジスタ（Ｐ１０）のインピーダンスで速度がリミットする。これは、負荷インピーダンスが固定となっている事に起因する。
【０００５】
【発明が解決しようとする課題】
本発明は、前記従来例の問題を解消することを目的として発明されたものであって、デーコーダ回路のクリティカルパスの入出力を低振幅化すること、また、ＰＭＯＳ負荷（Ｐ２）のインピーダンスのアクティブなコントロールにより論理バッファのＴＰＤ（遅延時間）を高速化すること、及び、入出力が低振幅という同一のインターフェイスで使用可能とすることを目的とし、したがって、本デコーダ回路を多段化する事で、論理バッファのＴＰＤの高速化において著しい効果を発揮する論理回路を提供することを目的とする。
そして、このことは、入力部にソースドライブ、出力部をＮＭＯＳ−ＮＭＯＳ構成（以下、「ＮＮ構成」と略記。）とし、かつ、その出力をフィードバックしてＰＭＯＳ負荷のインピーダンスをアクティブに変化させる構造とすることにより達成される。
【０００６】
【課題を解決するための手段】
前記目的を達成するために、本発明は、入力部にソースドライブ、出力部をＮＭＯＳ-ＮＭＯＳ構成（以下、「ＮＮ構成」と略記。）とし、かつ、その出力をフィードバックしてＰＭＯＳ負荷のインピーダンスをアクティブに変化させる構造としたことを特徴とする。
これにより、論理回路のクリティカルパスの入出力を低振幅化する事が可能となり、また、ＰＭＯＳ負荷のインピーダンスのアクティブなコントロールにより論理バッファのＴＰＤ（遅延時間）を高速化することが可能となる。
個の論理回路を多段化する事で、論理バッファのＴＰＤの高速化において著しい効果を発揮するさせることが可能となる。
そして、本発明は、論理回路の構成を次のとおりとすることにより前記目的を達成できる。
１：一方の極性のＭＯＳ−ＦＥＴの縦積構成されてなり、複数の論理入力を備えた論理入力段と、
一方の極性のＭＯＳ−ＦＥＴの縦積構成された論理出力段と、
前記論理入力段の最上段のＦＥＴのドレインと電源ラインとの間に接続された他方の極性のＭＯＳ−ＦＥＴで構成されたのアクティブ負荷と、
前記論理入力段の最上段のＦＥＴのドレインと前記論理出力段の最上段のＦＥＴのゲートとの間に接続された第１のインバータと、
前記第１のインバータの出力を入力とする第２のインバータと、
前記第１のインバータの出力と前記論理出力段の最下段のＦＥＴのゲートとの間の接続構成と、
前記第２のインバータの出力と前記論理出力段の最上段のＦＥＴのゲートとの間の接続構成と、
前記論理出力段と前記アクティブ負荷である他方の極性のＭＯＳ−ＦＥＴのゲートとの間のフィードバック接続構成と、からなり、
前記論理入力段の最下段のＦＥＴのソースに論理入力信号の内の１つの入力(C1)を接続した。
２：前記論理入力段の最下段のＦＥＴに、さらに、一方の極性のＭＯＳ−ＦＥＴを縦積構成し、この一方の極性のＭＯＳ−ＦＥＴのゲートに前記論理入力信号の内の１つの入力を接続した。
３：前記他方の極性のＭＯＳ−ＦＥＴで構成されたアクティブ負荷と並列にゲートが基準電源に接続された他方の極性のＭＯＳ−ＦＥＴを接続した。
４：前記論理出力段と前記アクティブ負荷である他方の極性のＭＯＳ−ＦＥＴのゲートとの間のフィードバック接続構成中に、ゲートが電源ラインに接続された一方の極性のＭＯＳ−ＦＥＴを接続した。
５：一方の極性のＭＯＳ−ＦＥＴの縦積構成されてなり、複数の論理入力を備えた論理入力段と、
一方の極性のＭＯＳ−ＦＥＴの縦積構成された論理出力段と、
前記論理入力段の最上段のＦＥＴのドレインと電源ラインとの間に接続された他方の極性のＭＯＳ−ＦＥＴで構成されたのアクティブ負荷と、
前記論理入力段の最上段のＦＥＴのドレインと前記論理出力段の最上段のＦＥＴのゲートとの間に接続された第１のインバータと、
前記第１のインバータの出力側と前記論理出力段の最下段のＦＥＴのゲートとの間の接続された第２のインバータと、
前記第２のインバータの出力側と前記アクティブ負荷である他方の極性のＭＯＳ−ＦＥＴのゲートとの間接続された一方の極性のＭＯＳ−ＦＥＴからなるフィードバック接続構成と、からなり、
前記論理入力段の最下段のＦＥＴのソースに論理入力信号の内の１つの入力を接続した。
６：一方の極性のＭＯＳ−ＦＥＴの縦積構成されてなり、複数の論理入力を備えた論理入力段と、
一方の極性のＭＯＳ−ＦＥＴの縦積構成された論理出力段と、前記論理入力段の最上段のＦＥＴのドレインと電源ラインとの間に接続された他方の極性のＭＯＳ−ＦＥＴで構成されたのアクティブ負荷と、前記論理入力段の最上段のＦＥＴのドレインと前記論理出力段の最上段のＦＥＴのゲートとの間に接続されたインバータと、
前記インバータの出力側と前記論理出力段の最上段のＦＥＴのゲートとの間の接続構成と、
前記論理入力段の最上段のＦＥＴのドレインと前記論理出力段の最下段のＦＥＴ(N32)のゲートとの間の接続構成と、
前記論理出力段の出力端と前記アクティブ負荷である他方の極性のＭＯＳ−ＦＥＴのゲートとの間のフィードバック接続構成と、からなり、
前記論理入力段の最下段のＦＥＴのソースに論理入力信号の内の１つの入力を接続した。
７：前記論理出力段と前記アクティブ負荷である他方の極性のＭＯＳ−ＦＥＴのゲートとの間のフィードバック接続構成中に、挿入された一方の極性のＭＯＳ−ＦＥＴの縦積構成されたドライバであって、そのドライバは、
前記ドライバの最上段のＦＥＴのゲートは前記論理入力段の最上段のＦＥＴのドレインに接続され、
前記ドライバの最下段のＦＥＴのゲートは前記論理出力段の出力側に接続され、
前記ドライバの出力側は、前記前記アクティブ負荷である他方の極性のＭＯＳ−ＦＥＴのゲートに接続されている。
８：前記ドライバの最上段のＦＥＴのゲートと前記論理入力段の最上段のＦＥＴのドレインとの接続構成中に抵抗が挿入されている。
９：一方の極性のＭＯＳ−ＦＥＴを少なくとも１つ有し、複数の論理入力を備えた論理入力段と、一方の極性のＭＯＳ−ＦＥＴの縦積構成された論理出力段と、前記論理入力段と電源ラインとの間に接続された他方の極性のＭＯＳ−ＦＥＴで構成されたアクティブ負荷と、
前記論理入力段の出力により前記論理出力段の出力を決定する手段とを有し、
前記アクティブ負荷のインピーダンスは前記論理出力段の出力レベルが第１のレベルのとき高インピーダンスとなり、前記論理出力段の出力レベルが第２のレベルのとき低インピーダンスとなり、前記論理入力段の最下段のＦＥＴのソースには前記複数の論理入力の内の１つの入力を接続した。
１０：前記一方の極性のＭＯＳーＦＥＴはＮＭＯＳ−ＦＥＴであり、前記他方の極性のＭＯＳーＦＥＴはＰＭＯＳ−ＦＥＴである、ことを特徴とする請求項１〜９のいずれかに記載の論理回路。
１１：前記一方の極性のＭＯＳーＦＥＴはＰＭＯＳ−ＦＥＴであり、前記他方の極性のＭＯＳーＦＥＴはＮＭＯＳ−ＦＥＴである。
１２：前記論理回路を複数個縦続接続した。
１３：前記縦続接続された論理回路のうち、後段の論理回路の論理入力段の最下段のＦＥＴのソース入力に、前段の論理回路の論理出力段を次々と接続することにより多段構成とした。
１４：前記論理回路の論理出力段の出力側にインバータを接続した。
【０００７】
【発明の実施の形態】
＜発明の実施例＞〉
図２は、本発明に係る実施例を示す。
３入力のメインワード・デコーダ回路を例に説明する。
入力部は、ＮＭＯＳトランジスタＮ２，Ｎ３のゲート及びＮＭＯＳトランジスタＮ３のソースから成り、出力部はＮＭＯＳトランジスタＮ４，Ｎ５のＮＮ構成とし、かつ、その出力Ｄ１をフィードバックしてＰＭＯＳトランジスタ負荷Ｐ２のインピーダンスをアクティブに変化させる構造からなる。
図１は、本発明回路を適用する回路ブロックの一例を示しており、メインワードデコーダ部（Ｘ）及びサブワードデコーダ部（Ｙ）から成る。
本発明の論理回路（図２）は、デコーダ回路ブロック図１のメインワードデコーダ部（Ｘ）に適用されるものとする。
【０００８】
〈実施例の動作〉
図１のメインワードデコーダ部（Ｘ）に図２の論理回路を適用した回路をもとに説明する。
メインワードデコーダ部（Ｘ）の３入力の内、クリティカルなパスＣにトランジスタのソースドライブを当て（図２のＣ１）、その他の２入力（図２のＡ１，Ｂ１）は、フル振幅の信号が入力されるても良いが、タイミング的にはソースドライブの入力（Ｃ１）より充分早く選択されるものとする。
図２の論理回路において選択時には、デコーダ入力（Ａ１，Ｂ１，Ｃ１）の全てが（〔Ｈ〕，〔Ｈ〕，〔Ｌ〕）の組み合わせとなり、非選択時には、デコーダの３入力（Ａ１，Ｂ１，Ｃ１）のうちいずれかが（〔Ｌ〕，〔Ｌ〕，〔Ｈ〕）となるものとする。
【０００９】
まず、非選択から選択への切り替えに関して説明する。
非選択時には、メインデコーダ出力Ｄ１の電圧レベルは、最高電源電位（ＶＣＣ）のレベルからＮＭＯＳトランジスタＮ４のスレッショルド電圧（Ｖｔ）分下がったＶＣＣーＶｔのレベルとなっている。
このレベルがフィードバックされてＰＭＯＳトランジスタＰ２のゲートに入り、ＰＭＯＳトランジスタＰ２は完全にＯＦＦせず高インピーダンス状態となっている。
これにより、ＰＭＯＳトランジスタＰ２のドレインの接点Ｖは、フローティングにならず〔Ｈ〕レベルに保持される事になる。
デコーダ入力の非選択から選択の変化を受け、接点Ｖは〔Ｈ〕から〔Ｌ〕に向かい、ＮＭＯＳトランジスタＮ４，Ｎ５は、各々ＯＦＦ、ＯＮとなり、メインワードデコーダの出力Ｄ１も〔Ｈ〕→〔Ｌ〕に変化する。これにより、トランジスタＰ２は、ＯＮして低インピーダンス状態となる。
ただし、このときＰＭＯＳ（Ｐ２）よりＮＭＯＳ（Ｎ２，Ｎ３）側の方が低インピーダンスであり、接点Ｖのレベルは、インバータ（ＩＮＶ３）が〔Ｌ〕を感知できるレベルとする。
【００１０】
一方、選択から非選択への切り替え時には、デコーダ入力（Ａ１，Ｂ１，Ｃ１のいずれか）が、選択から非選択に変化する事により、接点ＶはＰＭＯＳトランジスタＰ２がＯＮしているため〔Ｈ〕に向かい、ＮＭＯＳトランジスタＮ４，Ｎ５は、各々ＯＮ、ＯＦＦとなりメインワードデコーダ出力Ｄ１も〔Ｌ〕→〔Ｈ〕に変化する。これにより、ＰＭＯＳトランジスタＰ２は高インピーダンス状態になる。
【００１１】
＜効果の説明＞
図２に示す本発明に係る実施例は次のとおりの効果を奏する。
（Ａ）、メインワードデコーダ部
図２の入力信号のうちクリティカルなパス（タイミング的に遅いパス）にＮＭＯＳトランジスタＮ３のソースを接続することで図１３に示す従来例の様なＰＭＯＳ，ＮＭＯＳのゲート受け（Ｃ２）、あるいは、図１４に示す従来例の様なＮＭＯＳのゲートのみ（Ｃ３）に入っている場合に比べ、入力容量が小さく、高速動作可能となる。
（Ｂ）、デコーダ出力部がＰＭＯＳ−ＮＭＯＳ構成（図１３〜１５の従来例）では、選択・非選択切り替え時に出力（図１３のＤ２，図１４のＤ３および図１５のＤ４）がフル振幅することになる（図４のＷ１）。
一方、本デコーダ回路の出力部はＮＮ（図２のＮ４，Ｎ５）構成であり、〔Ｈ〕のレベルがＮｃｈのＶｔ分低くなり低振幅となる。
これにより、出力部に接続される配線等の負荷の充放電電流が減少することで出力の高速化及び低消費電力化できる。
また、ＮＮ出力の次段にインバータが接続されている場合、ＮＮ構成により出力の〔Ｈ〕レベルがＮｃｈのＶｔ分低くなる（図６のＷ２）ため、出力〔Ｈ〕→〔Ｌ〕変化時に次段のドライバ（図１のＮ１）のしきい値に達するのが速くなる。
また、同一サイズのＰＭＯＳと比較してＮＭＯＳの方が、トランジスタの電流能力が大きいため、出力〔Ｌ〕→〔Ｈ〕変化を速くする事が可能となる（図４のΔｔ１）（メインワードデコーダ回路部の出力を１０％程度高速化可能。）。
（Ｃ）、図１４〜１５の従来例の通常導通状態のＰＭＯＳトランジスタＰ９、１０を使用する場合と比較して、非選択から選択切り替え時には、ＰＭＯＳ負荷（図２のＰ２）のインピーダンスが、高いため選択が速く、選択から非選択切り替え時は、ＰＭＯＳ負荷Ｐ２のインピーダンスが低いため非選択が速くなる。
つまり、ＮＮ（図２のＮ４，Ｎ５）構成で低振幅になった出力Ｄ１をフィードバックし、選択・非選択の切り替え時にＰＭＯＳ負荷Ｐ２のインピーダンスをアクティブに制御することで、出力の高速化が可能となった。
なお、ＰＭＯＳ負荷Ｐ２のゲート容量は、出力端子にぶら下がる配線及び次段のドライバ等の容量に比べ非常に小さく無視できる為、フィードバックに伴う出力の遅れはないと言える（メインワードデコーダ回路部の出力を１５％程度高速化可能。）。
また、非選択状態（デコーダ出力〔Ｈ〕）では、ＰＭＯＳトランジスタＰ２のゲートには、ＶＣＣ−Ｖｔｎのレベルがかかり、ＰＭＯＳドレイン側接点Ｖのフローティング防止の役目も担っている。
【００１２】
＜他の実施例１＞
図３には、図２の回路を３段接続した構成からなる多段化構成の一例である。一段目の出力Ｈ１を次段のＮＭＯＳトランジスタＮ２０のソース入力に接続、また、２段目の出力Ｑ１を次段のＮＭＯＳトランジスタＮ２２のソース入力に接続する構成からなる。
【００１３】
〈他の実施例１の動作〉
各段の３入力の内、クリティカルなパスにトランジスタのソースドライブ（図３のＧ１，Ｈ１，Ｑ１）を当て、その他の２入力（図３の＜Ｅ１，Ｆ１＞、＜Ｊ１，Ｋ１＞、＜Ｌ１，Ｍ１＞）は、フル振幅の信号が入力されるとしても、タイミング的にはソースドライブの入力より充分速く選択される事とする。
【００１４】
まず、非選択から選択時の動作を説明する。
各段の動作は、基本的には、前述の図２の実施例の動作項と同じである。
一段目の出力Ｈ１が〔Ｈ〕→〔Ｌ〕に変化する以前に二段目の入力Ｊ１，Ｋ１は〔Ｈ〕となっており、一段目の出力Ｈ１の変化を受けて２段目の出力Ｑ１が〔Ｈ〕→〔Ｌ〕に変化する事になる。ここで、３段目のＬ１，Ｍ１の入力は、Ｑ１の変化以前に〔Ｈ〕となっているものとする。
したがって、３段目もソースドライブ入力Ｑ１の変化を受けて出力Ｒ１が〔Ｈ〕→〔Ｌ〕に変化する。
【００１５】
次に、選択から非選択時の動作を説明する。
選択のタイミングと同様に非選択動作のための入力変化が起きるとすると、三段目のＬ１，Ｍ１のいずれかが〔Ｈ〕→〔Ｌ〕に変化することで出力Ｒ１は、〔Ｌ〕→〔Ｈ〕に変化する。
【００１６】
＜他の実施例１の効果の説明＞
ソースドライブ（図３のＧ１，Ｈ１，Ｑ１）は低振幅入力で動作可能であり、入力容量もゲート受けに比べ小さく、かつ本デコーダでは、出力（Ｎ６，Ｎ７，Ｎ８，Ｎ９，Ｎ１０，Ｎ１１）がＮＮで構成されて低振幅出力であること、つまり、入出力が低振幅という同一のインターフェイスであるため、本デコーダ回路を多段化する事 で、本回路ブロックのＴＰＤを２０％程度高速化できる。
【００１７】
＜他の実施例２＞
図５は、図２の回路の３入力のうちソースドライブ入力Ｃ１をＮＭＯＳ（Ｎ２２）で置き換えた構成から成る。
【００１８】
〈他の実施例２の動作〉
図２は、選択時にはＣ１が〔Ｌ〕であるが、図５の場合、選択時には、入力Ｃ５は〔Ｈ〕となる。
【００１９】
＜他の実施例２の効果の説明＞
入力が図２のソースドライブ入力Ｃ１から、図５のゲート入力Ｃ５に変わることによって入力容量が増大するため高速化の点で不利であるが、本デコーダ回路は、フル振幅の入力を低振に変換するインターフェイスとして有効である。
高速化において、前記図２の実施例とは、同様の回路構成のため、この実施例と同様の効果を得られる。
【００２０】
＜他の実施例３＞
＜他の実施例３の構成＞
図６は、図２の回路に対し、ＰＭＯＳ（Ｐ２）の代わりに通常ＯＮのＰＭＯＳ（Ｐ１２）とデコーダ回路内部のインバータ（ＩＮＶ１９）の出力により制御されるＰＭＯＳ（Ｐ１３）に置き換えた構成から成る。
【００２１】
＜実施例３の動作＞
選択時、３入力（Ａ６，Ｂ６，Ｃ６）は（〔Ｌ〕→〔Ｈ〕，〔Ｌ〕→〔Ｈ〕，〔Ｈ〕→〔Ｌ〕）に変化しそれに伴い、ＩＮＶ１９の出力は〔Ｌ〕→〔Ｈ〕に変化しＰ１３はＯＮ→ＯＦＦに向かう。デコーダ出力Ｄ６は、〔Ｈ〕→〔Ｌ〕に変化する。
【００２２】
＜効果の説明＞
図６におけるデコーダ出力はＮＮ構成であり、〔Ｈ〕のレベルがＮｃｈのＶｔ分低くなり低振幅となる。
これにより、出力部に接続される配線等の負荷の充放電電流が減少することで出力の高速化及び低消費電力化できる。
また、選択期間中に、ＰＭＯＳ（Ｐ１３）がＯＦＦすることにより、ＶＣＣからソースドライブ入力Ｃ６に抜ける貫通電流を低減することが可能となる。
なお、通常ＯＮのＰＭＯＳ（Ｐ１２）は、インバータ（ＩＮＶ１９）の入力接点（Ｖ１）のフローティング防止のためで能力は充分小さいもので良い。
【００２３】
＜実施例４＞
＜実施例４の構成＞
図７は、図２の回路におけるＰＭＯＳ（Ｐ２、図７ではＰ１７）の制御をＮＮ構成の前段のインバータ（ＩＮＶ２６）の出力を通常ＯＮのＮＭＯＳ（Ｎ４４）を介して行う構成から成る。
【００２４】
＜実施例４の動作＞
図７のデコーダ回路において選択時には、デコーダ入力（Ａ１０，Ｂ１０，Ｃ１０）の全てが（〔Ｈ〕，〔Ｈ〕，〔Ｌ〕）の組み合わせとなり、非選択時には、デコーダの３入力（Ａ１０，Ｂ１０，Ｃ１０）のうちいずれかが（〔Ｌ〕，〔Ｌ〕，〔Ｈ〕）となるものとする。
【００２５】
まず、非選択から選択への切り替えに関して説明する。
非選択時には、インバータ（ＩＮＶ２６）の出力の電圧レベルは、〔Ｈ〕であり通常ＯＮのＮＭＯＳ（Ｎ４４）を介して、ＰＭＯＳ（Ｐ１７）のゲート入力部の電圧レベルは、最高電源電位（ＶＣＣ）のレベルからＮＭＯＳトランジスタ（Ｎ４４）のスレッショルド電圧（Ｖｔ）分下がったＶＣＣ−Ｖｔとなっている。
これにより、ＰＭＯＳトランジスタ（Ｐ１７）は完全にＯＦＦせず高インピーダンス状態となっている。これにより、ＰＭＯＳトランジスタ（Ｐ１７）のドレイン側の接点Ｖ２は、フローティングにならず〔Ｈ〕レベルに保持される事になる。
デコーダ入力の非選択から選択の変化を受け、ＰＭＯＳ（Ｐ１７）のドレイン側接点Ｖ２は、〔Ｈ〕から〔Ｌ〕に向かい、インバータ（ＩＮＶ２６）出力は〔Ｈ〕→〔Ｌ〕に変化する。これにより、ＰＭＯＳ（Ｐ１７）は、ＯＮして低インピーダンス状態となる。
【００２６】
一方、選択から非選択への切り替え時には、デコーダ入力（Ａ１０，Ｂ１０，Ｃ１０のいずれか）が、選択から非選択に変化する事により、Ｐ１７のドレイン側接点Ｖ２はＰＭＯＳトランジスタＰ１７がＯＮしているため〔Ｈ〕に向かい、インバータ（ＩＮＶ２）出力も〔Ｌ〕→〔Ｈ〕に変化する。
これにより、ＰＭＯＳトランジスタ（Ｐ１７）のゲート入力部は、ＶＣＣ−Ｖｔのレベルがかかり、ＰＭＯＳトランジスタ（Ｐ１７）は高インピーダンス状態になる。
【００２７】
＜実施例４の効果の説明＞
ＰＭＯＳの制御をデコーダ出力＜図２のＤ１＞で行うかインバータ出力＜図７のＩＮＶ２６の出力＞で行うかの違いで、図２と同様の効果が得られる。
つまり、ＰＭＯＳアクティブ制御による高速化とデコーダ出力ＮＮ構成による出力の低振幅化による高速化、低消費電力化は同様に享受される。
図２のデコーダ出力（Ｄ１）の負荷が重く、デコーダ出力のフィードバックが遅くなり、選択・非選択切り換え時にＰＭＯＳ（Ｐ１）のゲートにかかる電圧レベルが安定していないと、フィードバックによる高速化の効果が充分得られない可能性がある。
この時、図７に示す様にＮＮ構成の前段のインバータ（ＩＮＶ２６）出力を利用して、ＰＭＯＳ（Ｐ１７，図２のＰ２）の制御するタイミングを早くすることで改善が可能である。
【００２８】
〈実施例５〉
図８は、図２のインバータ（ＩＮＶ３）を削除した構成から成る。
【００２９】
＜実施例５の動作＞
これにより、選択・非選択時の出力のフィードバックによるＰＭＯＳの制御が図２の実施例と逆になる。
【００３０】
＜効果の説明＞
本実施例５は、図２及び図５〜７の実施例２〜４と異なり選択時の出力信号が〔Ｈ〕であるので、例えば図２のサブデコーダにおいて、ＮＭＯＳ（Ｎ１）のソースドライブ入力部に、図２及び図５〜７の様な選択時に〔Ｌ〕出力のデコーダ回路の出力を接続し、ＮＭＯＳ（Ｎ１）のゲートに本デコーダの出力を接続することで、サブデコーダ回路部の入力全てを低振幅化することが可能となる。
本デコーダ出力はＮＮ構成であり、〔Ｈ〕のレベルがＮｃｈのＶｔ分低くなり低振幅となる。
これにより、出力部に接続される配線等の負荷の充放電電流が減少することで出力の高速化及び低消費電力化できる。
非選択から選択へ変化する際（Ａ７，Ｂ７，Ｃ７＝〔Ｌ〕→〔Ｈ〕，〔Ｌ〕→〔Ｈ〕，〔Ｈ〕→〔Ｌ〕）、デコーダ出力（Ｄ７）は、〔Ｌ〕→〔Ｈ〕になり、ＰＭＯＳ（Ｐ１４）がＯＦＦし、選択期間中の貫通電流（ＶＣＣ→Ｐ１４→Ｎ２９→Ｎ３０→Ｃ７の経路に流れる電流）の低減に効果がある。
【００３１】
〈実施例６〉
図９は、図２のインバータ（ＩＮＶ３）を削除した構成から成る。
〈実施例６の構成〉
図９は、図２のインバータ（ＩＮＶ３）を削除し、かつそのデコーダ出力（Ｄ１）とＰＭＯＳ（Ｐ２）の間にＮＮ構成のドライバを挿入した構成から成る。
【００３２】
＜実施例６の動作＞
図９のデコーダ回路において選択時には、デコーダ入力（Ａ８，Ｂ８，Ｃ８）の全てが（〔Ｈ〕，〔Ｈ〕，〔Ｌ〕）の組み合わせとなり、非選択時には、デコーダの３入力（Ａ８，Ｂ８，Ｃ８）のうちいずれかが（〔Ｌ〕，〔Ｌ〕，〔Ｈ〕）となるものとする。
【００３３】
まず、非選択から選択への切り替えに関して説明する。
非選択時には、メインデコーダ出力Ｄ８の電圧レベルは、〔Ｌ〕でありＮＭＯＳ（Ｎ３４）はＯＦＦし、インバータ（ＩＮＶ２２）の入力部の接点Ｖ３は〔Ｈ〕でＮＭＯＳ（Ｎ３３）はＯＮしており、ＰＭＯＳ（Ｐ１５）のゲート入力部には、最高電源電位（ＶＣＣ）のレベルからＮＭＯＳトランジスタ（Ｎ３３）のスレッショルド電圧（Ｖｔ）分下がったＶＣＣーＶｔのレベルとなっている。
これにより、ＰＭＯＳトランジスタ（Ｐ１５）は完全にＯＦＦせず高インピーダンス状態となっている。
これにより、ＰＭＯＳトランジスタＰ１５のドレイン側の接点Ｖ３は、フローティングにならず〔Ｈ〕レベルに保持される事になる。
デコーダ入力の非選択から選択の変化を受け、ＰＭＯＳ（Ｐ１５）のドレイン側接点Ｖ３は、〔Ｈ〕から〔Ｌ〕に向かい、ＮＭＯＳ（Ｎ３３）はＯＦＦ、ＮＭＯＳトランジスタＮ３７，Ｎ３８は、各々ＯＮ、ＯＦＦに向かい、メインワードデコーダの出力Ｄ８も〔Ｌ〕→〔Ｈ〕に変化する。
これにより、ＮＭＯＳ（Ｎ３４）がＯＮに向かい、ＰＭＯＳ（Ｐ１５）は、ＯＮして低インピーダンス状態となる。
【００３４】
一方、選択から非選択への切り替え時には、デコーダ入力（Ａ８，Ｂ８，Ｃ８のいずれか）が、選択から非選択に変化する事により、Ｐ１５のドレイン側接点Ｖ３はＰＭＯＳトランジスタＰ１５がＯＮしているため〔Ｈ〕に向かい、ＮＭＯＳ（Ｎ３３）がＯＮに向かい、ＮＭＯＳトランジスタＮ３７，Ｎ３８は、各々ＯＦＦ、ＯＮとなり、メインワードデコーダ出力Ｄ１も〔Ｈ〕→〔Ｌ〕に変化する。
これにより、ＮＭＯＳＮ３４もＯＦＦし、ＰＭＯＳトランジスタＰ１５は高インピーダンス状態になる。
【００３５】
＜効果の説明＞
本実施例６は、図２及び図５〜７の実施例２〜４と異なり、選択時の出力信号が〔Ｈ〕であるので、例えば図１のサブデコーダにおいて、ＮＭＯＳ（Ｎ１）のソースドライブ入力部に、図２及び図５〜７の様な選択時に〔Ｌ〕出力のデコーダ回路の出力を接続し、ＮＭＯＳ（Ｎ１）のゲートに本デコーダの出力を接続することで、サブデコーダ回路部の入力全てを低振幅化することが可能となる。
図２のデコーダと比較して、デコーダの出力論理が異なるだけで、ＰＭＯＳの制御による高速化の効果及び出力の低振幅化による高速化、低消費電力化は同様に享受される。
選択から非選択切り替え時にＮ３３，Ｎ３４が同時にＯＮする期間が生じ貫通電流が生じる可能性があるが、これを防ぐためには図９の様にＮＭＯＳ（Ｎ３３）のゲートポリ配線を引き伸ばし抵抗Ｒ３を付けるなどしてＯＮを遅らせる事で防ぐ事が可能である。
【００３６】
＜実施例７＞
図１０は、図２のインバータ（ＩＮＶ３）を削除した構成から成る。
〈実施例７の構成〉
図１０は、図２のインバータ（ＩＮＶ３）を削除し、かつそのデコーダ出力（Ｄ１）とＰＭＯＳ（Ｐ２）の間にＮＮ構成のドライバを挿入した構成から成る。＜実施例８の構成＞
図１１は、図７の回路においてデコーダ出力部のＮＮドライバの入力を入れ替えた構成から成る。
【００３７】
＜実施例８の動作＞
図１１のデコーダ回路において選択時には、デコーダ入力（Ａ９，Ｂ９，Ｃ９）の全てが（〔Ｈ〕，〔Ｈ〕，〔Ｌ〕）の組み合わせとなり、非選択時には、デコーダの３入力（Ａ９，Ｂ９，Ｃ９）のうちいずれかが（〔Ｌ〕，〔Ｌ〕，〔Ｈ〕）となるものとする。
【００３８】
まず、非選択から選択への切り替えに関して説明する。
非選択時には、インバータ出力（ＩＮＶ２４）の電圧レベルは、〔Ｈ〕であり通常ＯＮのＮＭＯＳ（Ｎ３９）を介して、ＰＭＯＳ（Ｐ１６）のゲート入力部には、最高電源電位（ＶＣＣ）のレベルからＮＭＯＳトランジスタ（Ｎ３９）のスレッショルド電圧（Ｖｔ）分下がったＶＣＣ−Ｖｔのレベルとなっている。
これにより、ＰＭＯＳトランジスタ（Ｐ１６）は完全にＯＦＦせず高インピーダンス状態となっている。
これにより、ＰＭＯＳトランジスタＰ１６のドレイン側の接点Ｖ４は、フローティングにならず〔Ｈ〕レベルに保持される事になる。
デコーダ入力の非選択から選択の変化を受け、ＰＭＯＳ（Ｐ１６）のドレイン側接点Ｖ４は、〔Ｈ〕から〔Ｌ〕に向かい、インバータ（ＩＮＶ２４））出力は〔Ｈ〕→〔Ｌ〕に変化する。これにより、ＰＭＯＳ（Ｐ１６）は、ＯＮして低インピーダンス状態となる。
【００３９】
一方、選択から非選択への切り替え時には、デコーダ入力（Ａ９，Ｂ９，Ｃ９のいずれか）が、選択から非選択に変化する事により、Ｐ１６のドレイン側接点Ｖ４はＰＭＯＳトランジスタＰ１６がＯＮしているため〔Ｈ〕に向かい、インバータ（ＩＮＶ２４）出力も〔Ｌ〕→〔Ｈ〕に変化する。これにより、ＰＭＯＳトランジスタＰ１６は高インピーダンス状態になる。
【００４０】
〈実施例８の効果の説明〉
本実施例８は、図２及び図５〜７の実施例１，２〜４と異なり選択時の出力信号が〔Ｈ〕であるので、例えば図１のサブデコーダにおいて、ＮＭＯＳ（Ｎ１）のソースドライブ入力部に、図２及び図５〜７の様な選択時に〔Ｌ〕出力のデコーダ回路の出力を接続し、ＮＭＯＳ（Ｎ１）のゲートに本デコーダ出力を接続することで、サブデコーダ回路部の入力全てを低振幅化することが可能となる。
ＰＭＯＳ（Ｐ１６）のアクティブ制御による高速化の効果は、図７の場合と同様に得られる。
また、図２と同様ＮＮ構成のため出力の低振幅化による高速化、低消費電力化は同様に享受される。
【００４１】
＜実施例９＞
〈実施例９の構成〉
図１２は、図２のインバータ（ＩＮＶ３）を削除した構成から成る。
〈実施例９の構成〉
図１２は、図２のインバータ（ＩＮＶ３）を削除し、かつそのデコーダ出力（Ｄ１）とＰＭＯＳ（Ｐ２）の間にＮＮ構成のドライバを挿入した構成から成る。＜実施例９の構成＞
図１２は、図７の回路においてデコーダ出力部のＮＮドライバの入力を入れ替えた構成から成る。
＜実施例９の構成＞
図１２は、図１においてサブデコーダ部（Ｙ）のゲート入力に図８，９，１１の様なＮＮ構成のデコーダの〔Ｈ〕出力を接続する構成からなり、このときソースドライブ入力に入るメインデコーダ部は、図１ｂのインバータ（ＩＮＶ４）をＮＮ構成に置き換えた形状から成る。つまり、ドライバー出力のＮＮ構成（Ｎ５３，Ｎ５４）の前段にＮＮ構成（Ｎ５１，Ｎ５２）を接続したＮＮドライバー２段構成からなる。
【００４２】
＜実施例の動作＞
図１２のデコーダ回路において選択時には、デコーダ入力（Ａ１１，Ｂ１１，Ｃ１１）の全てが（〔Ｈ〕，〔Ｈ〕，〔Ｌ〕）の組み合わせとなり、非選択時には、デコーダの３入力（Ａ１１，Ｂ１１，Ｃ１１）のうちいずれかが（〔Ｌ〕，〔Ｌ〕，〔Ｈ〕）となるものとする。
【００４３】
まず、非選択から選択への切り替えに関して説明する。
非選択時には、ＮＮドライバー（Ｎ５１，Ｎ５２）出力の電圧レベルは、ＮＭＯＳ（Ｎ５１）のスレッショルド電圧（Ｖｔ）分下がったＶＣＣ−Ｖｔのレベルの〔Ｈ〕である。
これにより、ＰＭＯＳ（Ｐ１８）のゲート入力部には、ＶＣＣ−Ｖｔのレベルがであり、ＰＭＯＳ（Ｐ１８）完全にＯＦＦせず高インピーダンス状態となっている。
これにより、ＰＭＯＳトランジスタＰ１８のドレイン側の接点Ｖ５は、フローティングにならず〔Ｈ〕レベルに保持される事になる。
デコーダ入力の非選択から選択の変化を受け、ＰＭＯＳ（Ｐ１８）のドレイン側接点Ｖ５は、〔Ｈ〕から〔Ｌ〕に向かい、ＮＮドライバー（Ｎ５１，Ｎ５２）の出力は〔Ｈ〕→〔Ｌ〕に変化する。
これにより、ＰＭＯＳ（Ｐ１８）は、ＯＮして低インピーダンス状態となる。また、デコーダ出力Ｄ１１は、インバータ出力（ＩＮＶ２７）の出力変化（〔Ｌ〕→〔Ｈ〕）を受けて、ＮＭＯＳ（Ｎ５４）がＯＮし、ＮＮドライバー（Ｎ５１，Ｎ５２）の出力変化（〔Ｈ〕→〔Ｌ〕）を受けてＮＭＯＳ（Ｎ５３）がＯＦＦして、〔Ｌ〕出力となる。
【００４４】
一方、選択から非選択への切り替え時には、デコーダ入力（Ａ１１，Ｂ１１，Ｃ１１のいずれか）が、選択から非選択に変化する事により、Ｐ１８のドレイン側接点Ｖ５はＰＭＯＳトランジスタＰ１８がＯＮしているため〔Ｈ〕に向かい、ＮＮドライバー（Ｎ５１，Ｎ５２）の出力も〔Ｌ〕→〔Ｈ〕に変化する。これにより、ＰＭＯＳトランジスタＰ１８は高インピーダンス状態になる。
また、デコーダ出力Ｄ１１は、インバータ出力（ＩＮＶ２７）の出力変化（〔Ｈ〕→〔Ｌ〕）を受けて、ＮＭＯＳ（Ｎ５４）がＯＦＦし、ＮＮドライバー（Ｎ５１，Ｎ５２）の出力変化（〔Ｌ〕→〔Ｈ〕）を受けてＮＭＯＳ（Ｎ５３）がＯＮして、〔Ｈ〕出力となる。
このときのデコーダー出力（Ｄ１１）の〔Ｈ〕のレベルは、前段のＮＮ（Ｎ５１，Ｎ５２）ドライバーの出力がＶＣＣ−Ｖｔであるため、ＶＣＣー２Ｖｔのレベルとなる。
サブデコーダ部のゲート入力部の〔Ｈ〕レベルは、ＶＣＣ−Ｖｔのレベルが入ってくるため、メインデコーダ出力（Ｄ１１）のレベルは、ＶＣＣ−２Ｖｔまで引き下げても、サブデコーダ入力をＯＦＦ可能である。
【００４５】
以上、本発明について、入力部のソースドライブ、出力部をＮＭＯＳ−ＮＭＯＳ構成（以下、「ＮＮ構成」と略記。）とし、かつ、その出力をフィードバックしてＰＭＯＳ負荷のインピーダンスをアクティブに変化させる構造とした例について説明したが、入力部のソースドライブ、出力部をＰＭＯＳ−ＰＭＯＳ構成（以下、「ＰＰ構成」と略記。）とし、かつ、その出力をフィードバックしてＮＭＯＳ負荷のインピーダンスをアクティブに変化させる構造としても、原理上可能であることは明らかである。
その場合は、信号受ける論理側もＰＭＯＳのソースもしくはゲート入力となる。つまり、ＰとＮの関係、ＶＤＤとＧＮＤ側の電位関係を逆にしたケースとなり、容易に構成できる。
ただし、実際の製品回路構成を考えた場合、ＮＭＯＳのほうが高い効果が期待できる。
ＮＭＯＳは移動度がＰＭＯＳの約２倍あり、原理的に単位ゲートは場当たりの電流能力が有利である。したがって、信号を受けるトランジスタ及び駆動バッファをＮＭＯＳで構成し、論理回路内部の負荷素子としてＰＭＯＳを用いるほうが理にかなっている。
【００４６】
＜本発明の特徴＞
以上本発明に係る実施例，他の実施例１〜９を説明したが、以下にその特徴とする点をかかげる。
・論理入力段をＮチャネルＦＥＴ（Ｎ２，Ｎ３）の縦積構成とし、その最上段のＮｃｈＦＥＴ（Ｎ２）のドレインと電源ラインとの間にＰｃｈＦＥＴ（Ｐ２）をアクティブ負荷として接続し、その最下段のＮｃｈＦＥＴ（ん３）のソースには論理入力信号の内の１つの入力（Ｃ１）を接続し、出力段もＮチャネルＦＥＴのインバータ（ＩＮＶ３，ＩＮＶ４）で構成し、その出力を前記のアクティブ負荷ＰチャネルＦＥＴ（Ｐ２）のゲートにフィードバックするように基本論理回路を構成した（図２）。
・また、その基本論理回路構成について、最下段のソース入力に前段の論理回路出力を次々に接続する構成とした（図３）。
・論理段をＮｃｈＦＥＴのみで構成したこと。
・最下段のＮｃｈＦＥＴのソースに論理入力信号の１つを接続するようにしたこと。
・ソース入力に前段の論理出力を次次と接続するように構成すること。
【００４７】
【発明の効果】
上記、＜実施例の構成及び動作＞の項で述べた様に、サブデコーダのゲート入力部の〔Ｈ〕レベルを低振幅化（ＶＣＣ−Ｖｔ）することで、メインデコーダ部出力部の〔Ｈ〕のレベルをＶＣＣ−２Ｖｔと他の実施例に比べ、更に低振幅かする事が可能となり、更なる高速化と低消費電力化を享受できる。
以下に、本発明に係る論理回路の特徴点を列挙する。
・出力部にＮＮ構成を適用し、出力を低振幅化したデコーダ回路。
・前記デコーダ回路の入力部にソースドライブを適用し、入出力を低振幅化したデコーダ回路。
・前記デコーダ回路の入力部にゲート入力を適用し、入力がフル振幅で出力を低振幅化したデコーダ回路。
・前記デコーダ回路の出力の高速化のため、その出力により制御されるＰＭＯＳ負荷の構造を有する。
・前記デコーダ回路のデコーダ回路内部のインバータ出力を利用し選択時の貫通電流を低減したデコーダ回路。
・前記デコーダ回路の出力の高速化のため、デコーダ回路内部のインバータ出力により制御されるＰＭＯＳ負荷の構造を有する。
・前記デコーダ回路の選択時の貫通電流低減のため、そのデコーダ出力により制御されるＰＭＯＳ負荷の構造を有する。
・前記デコーダ回路の出力の高速化のため、その出力及びデコーダ内部信号により制御されるＮＮ構成のドライバーを有し、その出力で制御するＰＭＯＳ負荷の構造を有する。
・前記デコーダ回路に関し、デコーダ回路内部のインバータ出力を通常ＯＮのＮＭＯＳを介して、その出力により制御されるＰＭＯＳ負荷の構造を有する。
・多段化が可能。
【図面の簡単な説明】
【図１】メインワードデコーダ部とサブワードデコーダ部とからなるデコーダ回路の構成図。
【図２】メインワードデコーダ部を構成する論理回路の本発明の実施例の構成図。
【図３】論理回路を縦続接続した本発明の他の実施例１の構成図。
【図４】論理回路の動作図。
【図５】本発明の実施例２の構成図。
【図６】本発明の実施例３の構成図。
【図７】本発明の実施例４の構成図。
【図８】本発明の実施例５の構成図。
【図９】本発明の実施例６の構成図。
【図１０】本発明の実施例７の構成図。
【図１１】本発明の実施例８の構成図。
【図１２】本発明の実施例９の構成図。
【図１３】論理回路の従来例１の構成図。
【図１４】論理回路の従来例２の構成図。
【図１５】論理回路の従来例３の構成図。
【発明の属する技術分野】
本発明は、論理回路に関し、特に、ワードデコーダ回路を構成するのに好適な論理回路に関する。
【０００２】
【従来の技術】
〈従来の構成と動作、製法と手順等〉
図１３〜図１５に従来のこの種の論理回路を示している。
図１３の従来例は、最も一般的な回路で、Ａ２，Ｂ２，Ｃ２の３入力のＮＡＮＤゲートと、その出力を入力とする２段のインバータＩＮＶ１１，ＩＮＶ１２が接続され、Ｄ２として出力される。ＮＡＮＤゲートは、Ａ２，Ｂ２，Ｃ２全てがハイのときにＮ１２〜Ｎ１４がオンとなり、出力がロウとなる。それ以外はハイ出力であり、デコーダ回路では、ロウ出力の場合が選択状態となる。ＩＮＶ１１及び１２はＮＡＮＤ出力を示談回路に伝達するために駆動能力を高めるためのバッファ回路として使用している。
すなわち、図１３に示すものにおいて、Ｎ１２，Ｎ１３およびＮ１４は縦積構成され三つの論理入力（Ａ２，Ｂ２，Ｃ２）を備えたＮＭＯＳーＦＥＴとからなる論理入力段である。Ｐ６，Ｐ７およびＰ８は前記三つの論理入力（Ａ２，Ｂ２，Ｃ２）にゲートが接続され、ドレインが電源ラインに、ソースが前記論理入力段の最上段のＦＥＴ（Ｎ１２）のドレインに接続された三つのＰＭＯＳーＦＥＴである。前記論理入力段の最下段のＦＥＴ（Ｎ１２）のソースは基準電源に接続されている。
この論理回路では、入力部のゲート容量が大きく、入力波形がなまる欠点がある。
また、このものは、出力ドライバーがＰＭＯＳ，ＮＭＯＳ構成であり、マスク設計の観点から素子分離領域が必要となり面積が大となる。
また、ＰＮ構成のため出力がフル振幅となること、また、ＰＭＯＳは同一サイズのＮＭＯＳに比べて電流能力が低いため、次段のドライバーのしきい値に達するのに時間がかかることになる。
【０００３】
図１４の従来例は、図１３の従来例の入力信号に接続されていたＰＭＯＳをＮＡＮＤ論理の負荷回路として、ノーマルオン状態で１つにまとめたものである。選択時は、Ａ３，Ｂ３，Ｃ３の全てがハイ状態で、Ｎ１５〜Ｎ１７がオンして出力をロウにする。このとき、ＰＭＯＳ負荷Ｐ９のインピーダンスよりＮＭＯＳ側のインピーダンスを十分に低くすることで論理動作が成り立つ。入力のどれかがロウとなると、ＮＭＯＳは直列なのでオフとなり、Ｐ９の能力で出力はハイに切り替わる。このものは、入力容量が小さい個のが利点であるが、ＮＡＮＤのロウ出力を確実に出すためには、ＰＭＯＳ負荷のインピーダンスを低くしづらいので、ハイ出力の速度が遅れる欠点がある。
すなわち、図１４に示すものにおいて、Ｎ１５，Ｎ１６およびＮ１７は縦積構成され三つの論理入力（Ａ３，Ｂ３，Ｃ３）を備えたＮＭＯＳーＦＥＴとからなる論理入力段である。Ｐ９はドレインが電源ラインに、ソースが前記論理入力段の最上段のＦＥＴ（Ｎ１２）のドレインに、ゲートが基準電源ラインに接続されたＰＭＯＳーＦＥＴである。前記論理入力段の最下段のＦＥＴ（Ｎ１２）のソースは基準電源に接続されている。
この論理回路においても図１３のものと同様に、入力部のゲート容量が大きく、入力波形がなまる欠点がある。
また、従来例は、出力ドライバーがＰＭＯＳ，ＮＭＯＳ構成であり、マスク設計の観点から素子分離領域が必要となり面積が大となる。
また、ＰＮ構成のため出力がフル振幅となること、また、ＰＭＯＳは同一サイズのＮＭＯＳに比べて電流能力が低いため、次段のドライバーのしきい値に達するのに時間がかかることになる。
さらにこの従来例では、通常ＯＮの負荷ＰＭＯＳトランジスタ（Ｐ９）のインピーダンスで速度がリミットする。これは負荷インピーダンスが固定となっている事に起因する。
【０００４】
図１５の従来例は、図１４の一番下の入力をソース端子に入力した回路で、Ａ４，Ｂ４がハイでＣ４がロウの場合のみ出力がロウとなる。それ以外は、図１４と同じである。
図１５に示すものにおいて、Ｎ１８およびＮ１９は縦積構成された三つの論理入力（Ａ４，Ｂ４，Ｃ４）を備えたＮＭＯＳーＦＥＴとからなる論理入力段である。Ｐ１０はドレインが電源ラインに、ソースが前記論理入力段の最上段のＦＥＴ（Ｎ１２）のドレインに、ゲートが基準電源ラインに接続されたＰＭＯＳーＦＥＴである。前記論理入力段の最下段のＦＥＴ（Ｎ１９）のソースは論理入力（Ｃ４）に接続されている。
この従来例は、出力ドライバーがＰＭＯＳ，ＮＭＯＳ構成であり、マスク設計の観点から素子分離領域が必要となり面積が大となる。
また、ＰＮ構成のため出力がフル振幅となること、また、ＰＭＯＳは同一サイズのＮＭＯＳに比べて電流能力が低いため、次段のドライバーのしきい値に達するのに時間がかかることになる。
また、この従来例では、通常ＯＮの負荷ＰＭＯＳトランジスタ（Ｐ１０）のインピーダンスで速度がリミットする。これは、負荷インピーダンスが固定となっている事に起因する。
【０００５】
【発明が解決しようとする課題】
本発明は、前記従来例の問題を解消することを目的として発明されたものであって、デーコーダ回路のクリティカルパスの入出力を低振幅化すること、また、ＰＭＯＳ負荷（Ｐ２）のインピーダンスのアクティブなコントロールにより論理バッファのＴＰＤ（遅延時間）を高速化すること、及び、入出力が低振幅という同一のインターフェイスで使用可能とすることを目的とし、したがって、本デコーダ回路を多段化する事で、論理バッファのＴＰＤの高速化において著しい効果を発揮する論理回路を提供することを目的とする。
そして、このことは、入力部にソースドライブ、出力部をＮＭＯＳ−ＮＭＯＳ構成（以下、「ＮＮ構成」と略記。）とし、かつ、その出力をフィードバックしてＰＭＯＳ負荷のインピーダンスをアクティブに変化させる構造とすることにより達成される。
【０００６】
【課題を解決するための手段】
前記目的を達成するために、本発明は、入力部にソースドライブ、出力部をＮＭＯＳ-ＮＭＯＳ構成（以下、「ＮＮ構成」と略記。）とし、かつ、その出力をフィードバックしてＰＭＯＳ負荷のインピーダンスをアクティブに変化させる構造としたことを特徴とする。
これにより、論理回路のクリティカルパスの入出力を低振幅化する事が可能となり、また、ＰＭＯＳ負荷のインピーダンスのアクティブなコントロールにより論理バッファのＴＰＤ（遅延時間）を高速化することが可能となる。
個の論理回路を多段化する事で、論理バッファのＴＰＤの高速化において著しい効果を発揮するさせることが可能となる。
そして、本発明は、論理回路の構成を次のとおりとすることにより前記目的を達成できる。
１：一方の極性のＭＯＳ−ＦＥＴの縦積構成されてなり、複数の論理入力を備えた論理入力段と、
一方の極性のＭＯＳ−ＦＥＴの縦積構成された論理出力段と、
前記論理入力段の最上段のＦＥＴのドレインと電源ラインとの間に接続された他方の極性のＭＯＳ−ＦＥＴで構成されたのアクティブ負荷と、
前記論理入力段の最上段のＦＥＴのドレインと前記論理出力段の最上段のＦＥＴのゲートとの間に接続された第１のインバータと、
前記第１のインバータの出力を入力とする第２のインバータと、
前記第１のインバータの出力と前記論理出力段の最下段のＦＥＴのゲートとの間の接続構成と、
前記第２のインバータの出力と前記論理出力段の最上段のＦＥＴのゲートとの間の接続構成と、
前記論理出力段と前記アクティブ負荷である他方の極性のＭＯＳ−ＦＥＴのゲートとの間のフィードバック接続構成と、からなり、
前記論理入力段の最下段のＦＥＴのソースに論理入力信号の内の１つの入力(C1)を接続した。
２：前記論理入力段の最下段のＦＥＴに、さらに、一方の極性のＭＯＳ−ＦＥＴを縦積構成し、この一方の極性のＭＯＳ−ＦＥＴのゲートに前記論理入力信号の内の１つの入力を接続した。
３：前記他方の極性のＭＯＳ−ＦＥＴで構成されたアクティブ負荷と並列にゲートが基準電源に接続された他方の極性のＭＯＳ−ＦＥＴを接続した。
４：前記論理出力段と前記アクティブ負荷である他方の極性のＭＯＳ−ＦＥＴのゲートとの間のフィードバック接続構成中に、ゲートが電源ラインに接続された一方の極性のＭＯＳ−ＦＥＴを接続した。
５：一方の極性のＭＯＳ−ＦＥＴの縦積構成されてなり、複数の論理入力を備えた論理入力段と、
一方の極性のＭＯＳ−ＦＥＴの縦積構成された論理出力段と、
前記論理入力段の最上段のＦＥＴのドレインと電源ラインとの間に接続された他方の極性のＭＯＳ−ＦＥＴで構成されたのアクティブ負荷と、
前記論理入力段の最上段のＦＥＴのドレインと前記論理出力段の最上段のＦＥＴのゲートとの間に接続された第１のインバータと、
前記第１のインバータの出力側と前記論理出力段の最下段のＦＥＴのゲートとの間の接続された第２のインバータと、
前記第２のインバータの出力側と前記アクティブ負荷である他方の極性のＭＯＳ−ＦＥＴのゲートとの間接続された一方の極性のＭＯＳ−ＦＥＴからなるフィードバック接続構成と、からなり、
前記論理入力段の最下段のＦＥＴのソースに論理入力信号の内の１つの入力を接続した。
６：一方の極性のＭＯＳ−ＦＥＴの縦積構成されてなり、複数の論理入力を備えた論理入力段と、
一方の極性のＭＯＳ−ＦＥＴの縦積構成された論理出力段と、前記論理入力段の最上段のＦＥＴのドレインと電源ラインとの間に接続された他方の極性のＭＯＳ−ＦＥＴで構成されたのアクティブ負荷と、前記論理入力段の最上段のＦＥＴのドレインと前記論理出力段の最上段のＦＥＴのゲートとの間に接続されたインバータと、
前記インバータの出力側と前記論理出力段の最上段のＦＥＴのゲートとの間の接続構成と、
前記論理入力段の最上段のＦＥＴのドレインと前記論理出力段の最下段のＦＥＴ(N32)のゲートとの間の接続構成と、
前記論理出力段の出力端と前記アクティブ負荷である他方の極性のＭＯＳ−ＦＥＴのゲートとの間のフィードバック接続構成と、からなり、
前記論理入力段の最下段のＦＥＴのソースに論理入力信号の内の１つの入力を接続した。
７：前記論理出力段と前記アクティブ負荷である他方の極性のＭＯＳ−ＦＥＴのゲートとの間のフィードバック接続構成中に、挿入された一方の極性のＭＯＳ−ＦＥＴの縦積構成されたドライバであって、そのドライバは、
前記ドライバの最上段のＦＥＴのゲートは前記論理入力段の最上段のＦＥＴのドレインに接続され、
前記ドライバの最下段のＦＥＴのゲートは前記論理出力段の出力側に接続され、
前記ドライバの出力側は、前記前記アクティブ負荷である他方の極性のＭＯＳ−ＦＥＴのゲートに接続されている。
８：前記ドライバの最上段のＦＥＴのゲートと前記論理入力段の最上段のＦＥＴのドレインとの接続構成中に抵抗が挿入されている。
９：一方の極性のＭＯＳ−ＦＥＴを少なくとも１つ有し、複数の論理入力を備えた論理入力段と、一方の極性のＭＯＳ−ＦＥＴの縦積構成された論理出力段と、前記論理入力段と電源ラインとの間に接続された他方の極性のＭＯＳ−ＦＥＴで構成されたアクティブ負荷と、
前記論理入力段の出力により前記論理出力段の出力を決定する手段とを有し、
前記アクティブ負荷のインピーダンスは前記論理出力段の出力レベルが第１のレベルのとき高インピーダンスとなり、前記論理出力段の出力レベルが第２のレベルのとき低インピーダンスとなり、前記論理入力段の最下段のＦＥＴのソースには前記複数の論理入力の内の１つの入力を接続した。
１０：前記一方の極性のＭＯＳーＦＥＴはＮＭＯＳ−ＦＥＴであり、前記他方の極性のＭＯＳーＦＥＴはＰＭＯＳ−ＦＥＴである、ことを特徴とする請求項１〜９のいずれかに記載の論理回路。
１１：前記一方の極性のＭＯＳーＦＥＴはＰＭＯＳ−ＦＥＴであり、前記他方の極性のＭＯＳーＦＥＴはＮＭＯＳ−ＦＥＴである。
１２：前記論理回路を複数個縦続接続した。
１３：前記縦続接続された論理回路のうち、後段の論理回路の論理入力段の最下段のＦＥＴのソース入力に、前段の論理回路の論理出力段を次々と接続することにより多段構成とした。
１４：前記論理回路の論理出力段の出力側にインバータを接続した。
【０００７】
【発明の実施の形態】
＜発明の実施例＞〉
図２は、本発明に係る実施例を示す。
３入力のメインワード・デコーダ回路を例に説明する。
入力部は、ＮＭＯＳトランジスタＮ２，Ｎ３のゲート及びＮＭＯＳトランジスタＮ３のソースから成り、出力部はＮＭＯＳトランジスタＮ４，Ｎ５のＮＮ構成とし、かつ、その出力Ｄ１をフィードバックしてＰＭＯＳトランジスタ負荷Ｐ２のインピーダンスをアクティブに変化させる構造からなる。
図１は、本発明回路を適用する回路ブロックの一例を示しており、メインワードデコーダ部（Ｘ）及びサブワードデコーダ部（Ｙ）から成る。
本発明の論理回路（図２）は、デコーダ回路ブロック図１のメインワードデコーダ部（Ｘ）に適用されるものとする。
【０００８】
〈実施例の動作〉
図１のメインワードデコーダ部（Ｘ）に図２の論理回路を適用した回路をもとに説明する。
メインワードデコーダ部（Ｘ）の３入力の内、クリティカルなパスＣにトランジスタのソースドライブを当て（図２のＣ１）、その他の２入力（図２のＡ１，Ｂ１）は、フル振幅の信号が入力されるても良いが、タイミング的にはソースドライブの入力（Ｃ１）より充分早く選択されるものとする。
図２の論理回路において選択時には、デコーダ入力（Ａ１，Ｂ１，Ｃ１）の全てが（〔Ｈ〕，〔Ｈ〕，〔Ｌ〕）の組み合わせとなり、非選択時には、デコーダの３入力（Ａ１，Ｂ１，Ｃ１）のうちいずれかが（〔Ｌ〕，〔Ｌ〕，〔Ｈ〕）となるものとする。
【０００９】
まず、非選択から選択への切り替えに関して説明する。
非選択時には、メインデコーダ出力Ｄ１の電圧レベルは、最高電源電位（ＶＣＣ）のレベルからＮＭＯＳトランジスタＮ４のスレッショルド電圧（Ｖｔ）分下がったＶＣＣーＶｔのレベルとなっている。
このレベルがフィードバックされてＰＭＯＳトランジスタＰ２のゲートに入り、ＰＭＯＳトランジスタＰ２は完全にＯＦＦせず高インピーダンス状態となっている。
これにより、ＰＭＯＳトランジスタＰ２のドレインの接点Ｖは、フローティングにならず〔Ｈ〕レベルに保持される事になる。
デコーダ入力の非選択から選択の変化を受け、接点Ｖは〔Ｈ〕から〔Ｌ〕に向かい、ＮＭＯＳトランジスタＮ４，Ｎ５は、各々ＯＦＦ、ＯＮとなり、メインワードデコーダの出力Ｄ１も〔Ｈ〕→〔Ｌ〕に変化する。これにより、トランジスタＰ２は、ＯＮして低インピーダンス状態となる。
ただし、このときＰＭＯＳ（Ｐ２）よりＮＭＯＳ（Ｎ２，Ｎ３）側の方が低インピーダンスであり、接点Ｖのレベルは、インバータ（ＩＮＶ３）が〔Ｌ〕を感知できるレベルとする。
【００１０】
一方、選択から非選択への切り替え時には、デコーダ入力（Ａ１，Ｂ１，Ｃ１のいずれか）が、選択から非選択に変化する事により、接点ＶはＰＭＯＳトランジスタＰ２がＯＮしているため〔Ｈ〕に向かい、ＮＭＯＳトランジスタＮ４，Ｎ５は、各々ＯＮ、ＯＦＦとなりメインワードデコーダ出力Ｄ１も〔Ｌ〕→〔Ｈ〕に変化する。これにより、ＰＭＯＳトランジスタＰ２は高インピーダンス状態になる。
【００１１】
＜効果の説明＞
図２に示す本発明に係る実施例は次のとおりの効果を奏する。
（Ａ）、メインワードデコーダ部
図２の入力信号のうちクリティカルなパス（タイミング的に遅いパス）にＮＭＯＳトランジスタＮ３のソースを接続することで図１３に示す従来例の様なＰＭＯＳ，ＮＭＯＳのゲート受け（Ｃ２）、あるいは、図１４に示す従来例の様なＮＭＯＳのゲートのみ（Ｃ３）に入っている場合に比べ、入力容量が小さく、高速動作可能となる。
（Ｂ）、デコーダ出力部がＰＭＯＳ−ＮＭＯＳ構成（図１３〜１５の従来例）では、選択・非選択切り替え時に出力（図１３のＤ２，図１４のＤ３および図１５のＤ４）がフル振幅することになる（図４のＷ１）。
一方、本デコーダ回路の出力部はＮＮ（図２のＮ４，Ｎ５）構成であり、〔Ｈ〕のレベルがＮｃｈのＶｔ分低くなり低振幅となる。
これにより、出力部に接続される配線等の負荷の充放電電流が減少することで出力の高速化及び低消費電力化できる。
また、ＮＮ出力の次段にインバータが接続されている場合、ＮＮ構成により出力の〔Ｈ〕レベルがＮｃｈのＶｔ分低くなる（図６のＷ２）ため、出力〔Ｈ〕→〔Ｌ〕変化時に次段のドライバ（図１のＮ１）のしきい値に達するのが速くなる。
また、同一サイズのＰＭＯＳと比較してＮＭＯＳの方が、トランジスタの電流能力が大きいため、出力〔Ｌ〕→〔Ｈ〕変化を速くする事が可能となる（図４のΔｔ１）（メインワードデコーダ回路部の出力を１０％程度高速化可能。）。
（Ｃ）、図１４〜１５の従来例の通常導通状態のＰＭＯＳトランジスタＰ９、１０を使用する場合と比較して、非選択から選択切り替え時には、ＰＭＯＳ負荷（図２のＰ２）のインピーダンスが、高いため選択が速く、選択から非選択切り替え時は、ＰＭＯＳ負荷Ｐ２のインピーダンスが低いため非選択が速くなる。
つまり、ＮＮ（図２のＮ４，Ｎ５）構成で低振幅になった出力Ｄ１をフィードバックし、選択・非選択の切り替え時にＰＭＯＳ負荷Ｐ２のインピーダンスをアクティブに制御することで、出力の高速化が可能となった。
なお、ＰＭＯＳ負荷Ｐ２のゲート容量は、出力端子にぶら下がる配線及び次段のドライバ等の容量に比べ非常に小さく無視できる為、フィードバックに伴う出力の遅れはないと言える（メインワードデコーダ回路部の出力を１５％程度高速化可能。）。
また、非選択状態（デコーダ出力〔Ｈ〕）では、ＰＭＯＳトランジスタＰ２のゲートには、ＶＣＣ−Ｖｔｎのレベルがかかり、ＰＭＯＳドレイン側接点Ｖのフローティング防止の役目も担っている。
【００１２】
＜他の実施例１＞
図３には、図２の回路を３段接続した構成からなる多段化構成の一例である。一段目の出力Ｈ１を次段のＮＭＯＳトランジスタＮ２０のソース入力に接続、また、２段目の出力Ｑ１を次段のＮＭＯＳトランジスタＮ２２のソース入力に接続する構成からなる。
【００１３】
〈他の実施例１の動作〉
各段の３入力の内、クリティカルなパスにトランジスタのソースドライブ（図３のＧ１，Ｈ１，Ｑ１）を当て、その他の２入力（図３の＜Ｅ１，Ｆ１＞、＜Ｊ１，Ｋ１＞、＜Ｌ１，Ｍ１＞）は、フル振幅の信号が入力されるとしても、タイミング的にはソースドライブの入力より充分速く選択される事とする。
【００１４】
まず、非選択から選択時の動作を説明する。
各段の動作は、基本的には、前述の図２の実施例の動作項と同じである。
一段目の出力Ｈ１が〔Ｈ〕→〔Ｌ〕に変化する以前に二段目の入力Ｊ１，Ｋ１は〔Ｈ〕となっており、一段目の出力Ｈ１の変化を受けて２段目の出力Ｑ１が〔Ｈ〕→〔Ｌ〕に変化する事になる。ここで、３段目のＬ１，Ｍ１の入力は、Ｑ１の変化以前に〔Ｈ〕となっているものとする。
したがって、３段目もソースドライブ入力Ｑ１の変化を受けて出力Ｒ１が〔Ｈ〕→〔Ｌ〕に変化する。
【００１５】
次に、選択から非選択時の動作を説明する。
選択のタイミングと同様に非選択動作のための入力変化が起きるとすると、三段目のＬ１，Ｍ１のいずれかが〔Ｈ〕→〔Ｌ〕に変化することで出力Ｒ１は、〔Ｌ〕→〔Ｈ〕に変化する。
【００１６】
＜他の実施例１の効果の説明＞
ソースドライブ（図３のＧ１，Ｈ１，Ｑ１）は低振幅入力で動作可能であり、入力容量もゲート受けに比べ小さく、かつ本デコーダでは、出力（Ｎ６，Ｎ７，Ｎ８，Ｎ９，Ｎ１０，Ｎ１１）がＮＮで構成されて低振幅出力であること、つまり、入出力が低振幅という同一のインターフェイスであるため、本デコーダ回路を多段化する事 で、本回路ブロックのＴＰＤを２０％程度高速化できる。
【００１７】
＜他の実施例２＞
図５は、図２の回路の３入力のうちソースドライブ入力Ｃ１をＮＭＯＳ（Ｎ２２）で置き換えた構成から成る。
【００１８】
〈他の実施例２の動作〉
図２は、選択時にはＣ１が〔Ｌ〕であるが、図５の場合、選択時には、入力Ｃ５は〔Ｈ〕となる。
【００１９】
＜他の実施例２の効果の説明＞
入力が図２のソースドライブ入力Ｃ１から、図５のゲート入力Ｃ５に変わることによって入力容量が増大するため高速化の点で不利であるが、本デコーダ回路は、フル振幅の入力を低振に変換するインターフェイスとして有効である。
高速化において、前記図２の実施例とは、同様の回路構成のため、この実施例と同様の効果を得られる。
【００２０】
＜他の実施例３＞
＜他の実施例３の構成＞
図６は、図２の回路に対し、ＰＭＯＳ（Ｐ２）の代わりに通常ＯＮのＰＭＯＳ（Ｐ１２）とデコーダ回路内部のインバータ（ＩＮＶ１９）の出力により制御されるＰＭＯＳ（Ｐ１３）に置き換えた構成から成る。
【００２１】
＜実施例３の動作＞
選択時、３入力（Ａ６，Ｂ６，Ｃ６）は（〔Ｌ〕→〔Ｈ〕，〔Ｌ〕→〔Ｈ〕，〔Ｈ〕→〔Ｌ〕）に変化しそれに伴い、ＩＮＶ１９の出力は〔Ｌ〕→〔Ｈ〕に変化しＰ１３はＯＮ→ＯＦＦに向かう。デコーダ出力Ｄ６は、〔Ｈ〕→〔Ｌ〕に変化する。
【００２２】
＜効果の説明＞
図６におけるデコーダ出力はＮＮ構成であり、〔Ｈ〕のレベルがＮｃｈのＶｔ分低くなり低振幅となる。
これにより、出力部に接続される配線等の負荷の充放電電流が減少することで出力の高速化及び低消費電力化できる。
また、選択期間中に、ＰＭＯＳ（Ｐ１３）がＯＦＦすることにより、ＶＣＣからソースドライブ入力Ｃ６に抜ける貫通電流を低減することが可能となる。
なお、通常ＯＮのＰＭＯＳ（Ｐ１２）は、インバータ（ＩＮＶ１９）の入力接点（Ｖ１）のフローティング防止のためで能力は充分小さいもので良い。
【００２３】
＜実施例４＞
＜実施例４の構成＞
図７は、図２の回路におけるＰＭＯＳ（Ｐ２、図７ではＰ１７）の制御をＮＮ構成の前段のインバータ（ＩＮＶ２６）の出力を通常ＯＮのＮＭＯＳ（Ｎ４４）を介して行う構成から成る。
【００２４】
＜実施例４の動作＞
図７のデコーダ回路において選択時には、デコーダ入力（Ａ１０，Ｂ１０，Ｃ１０）の全てが（〔Ｈ〕，〔Ｈ〕，〔Ｌ〕）の組み合わせとなり、非選択時には、デコーダの３入力（Ａ１０，Ｂ１０，Ｃ１０）のうちいずれかが（〔Ｌ〕，〔Ｌ〕，〔Ｈ〕）となるものとする。
【００２５】
まず、非選択から選択への切り替えに関して説明する。
非選択時には、インバータ（ＩＮＶ２６）の出力の電圧レベルは、〔Ｈ〕であり通常ＯＮのＮＭＯＳ（Ｎ４４）を介して、ＰＭＯＳ（Ｐ１７）のゲート入力部の電圧レベルは、最高電源電位（ＶＣＣ）のレベルからＮＭＯＳトランジスタ（Ｎ４４）のスレッショルド電圧（Ｖｔ）分下がったＶＣＣ−Ｖｔとなっている。
これにより、ＰＭＯＳトランジスタ（Ｐ１７）は完全にＯＦＦせず高インピーダンス状態となっている。これにより、ＰＭＯＳトランジスタ（Ｐ１７）のドレイン側の接点Ｖ２は、フローティングにならず〔Ｈ〕レベルに保持される事になる。
デコーダ入力の非選択から選択の変化を受け、ＰＭＯＳ（Ｐ１７）のドレイン側接点Ｖ２は、〔Ｈ〕から〔Ｌ〕に向かい、インバータ（ＩＮＶ２６）出力は〔Ｈ〕→〔Ｌ〕に変化する。これにより、ＰＭＯＳ（Ｐ１７）は、ＯＮして低インピーダンス状態となる。
【００２６】
一方、選択から非選択への切り替え時には、デコーダ入力（Ａ１０，Ｂ１０，Ｃ１０のいずれか）が、選択から非選択に変化する事により、Ｐ１７のドレイン側接点Ｖ２はＰＭＯＳトランジスタＰ１７がＯＮしているため〔Ｈ〕に向かい、インバータ（ＩＮＶ２）出力も〔Ｌ〕→〔Ｈ〕に変化する。
これにより、ＰＭＯＳトランジスタ（Ｐ１７）のゲート入力部は、ＶＣＣ−Ｖｔのレベルがかかり、ＰＭＯＳトランジスタ（Ｐ１７）は高インピーダンス状態になる。
【００２７】
＜実施例４の効果の説明＞
ＰＭＯＳの制御をデコーダ出力＜図２のＤ１＞で行うかインバータ出力＜図７のＩＮＶ２６の出力＞で行うかの違いで、図２と同様の効果が得られる。
つまり、ＰＭＯＳアクティブ制御による高速化とデコーダ出力ＮＮ構成による出力の低振幅化による高速化、低消費電力化は同様に享受される。
図２のデコーダ出力（Ｄ１）の負荷が重く、デコーダ出力のフィードバックが遅くなり、選択・非選択切り換え時にＰＭＯＳ（Ｐ１）のゲートにかかる電圧レベルが安定していないと、フィードバックによる高速化の効果が充分得られない可能性がある。
この時、図７に示す様にＮＮ構成の前段のインバータ（ＩＮＶ２６）出力を利用して、ＰＭＯＳ（Ｐ１７，図２のＰ２）の制御するタイミングを早くすることで改善が可能である。
【００２８】
〈実施例５〉
図８は、図２のインバータ（ＩＮＶ３）を削除した構成から成る。
【００２９】
＜実施例５の動作＞
これにより、選択・非選択時の出力のフィードバックによるＰＭＯＳの制御が図２の実施例と逆になる。
【００３０】
＜効果の説明＞
本実施例５は、図２及び図５〜７の実施例２〜４と異なり選択時の出力信号が〔Ｈ〕であるので、例えば図２のサブデコーダにおいて、ＮＭＯＳ（Ｎ１）のソースドライブ入力部に、図２及び図５〜７の様な選択時に〔Ｌ〕出力のデコーダ回路の出力を接続し、ＮＭＯＳ（Ｎ１）のゲートに本デコーダの出力を接続することで、サブデコーダ回路部の入力全てを低振幅化することが可能となる。
本デコーダ出力はＮＮ構成であり、〔Ｈ〕のレベルがＮｃｈのＶｔ分低くなり低振幅となる。
これにより、出力部に接続される配線等の負荷の充放電電流が減少することで出力の高速化及び低消費電力化できる。
非選択から選択へ変化する際（Ａ７，Ｂ７，Ｃ７＝〔Ｌ〕→〔Ｈ〕，〔Ｌ〕→〔Ｈ〕，〔Ｈ〕→〔Ｌ〕）、デコーダ出力（Ｄ７）は、〔Ｌ〕→〔Ｈ〕になり、ＰＭＯＳ（Ｐ１４）がＯＦＦし、選択期間中の貫通電流（ＶＣＣ→Ｐ１４→Ｎ２９→Ｎ３０→Ｃ７の経路に流れる電流）の低減に効果がある。
【００３１】
〈実施例６〉
図９は、図２のインバータ（ＩＮＶ３）を削除した構成から成る。
〈実施例６の構成〉
図９は、図２のインバータ（ＩＮＶ３）を削除し、かつそのデコーダ出力（Ｄ１）とＰＭＯＳ（Ｐ２）の間にＮＮ構成のドライバを挿入した構成から成る。
【００３２】
＜実施例６の動作＞
図９のデコーダ回路において選択時には、デコーダ入力（Ａ８，Ｂ８，Ｃ８）の全てが（〔Ｈ〕，〔Ｈ〕，〔Ｌ〕）の組み合わせとなり、非選択時には、デコーダの３入力（Ａ８，Ｂ８，Ｃ８）のうちいずれかが（〔Ｌ〕，〔Ｌ〕，〔Ｈ〕）となるものとする。
【００３３】
まず、非選択から選択への切り替えに関して説明する。
非選択時には、メインデコーダ出力Ｄ８の電圧レベルは、〔Ｌ〕でありＮＭＯＳ（Ｎ３４）はＯＦＦし、インバータ（ＩＮＶ２２）の入力部の接点Ｖ３は〔Ｈ〕でＮＭＯＳ（Ｎ３３）はＯＮしており、ＰＭＯＳ（Ｐ１５）のゲート入力部には、最高電源電位（ＶＣＣ）のレベルからＮＭＯＳトランジスタ（Ｎ３３）のスレッショルド電圧（Ｖｔ）分下がったＶＣＣーＶｔのレベルとなっている。
これにより、ＰＭＯＳトランジスタ（Ｐ１５）は完全にＯＦＦせず高インピーダンス状態となっている。
これにより、ＰＭＯＳトランジスタＰ１５のドレイン側の接点Ｖ３は、フローティングにならず〔Ｈ〕レベルに保持される事になる。
デコーダ入力の非選択から選択の変化を受け、ＰＭＯＳ（Ｐ１５）のドレイン側接点Ｖ３は、〔Ｈ〕から〔Ｌ〕に向かい、ＮＭＯＳ（Ｎ３３）はＯＦＦ、ＮＭＯＳトランジスタＮ３７，Ｎ３８は、各々ＯＮ、ＯＦＦに向かい、メインワードデコーダの出力Ｄ８も〔Ｌ〕→〔Ｈ〕に変化する。
これにより、ＮＭＯＳ（Ｎ３４）がＯＮに向かい、ＰＭＯＳ（Ｐ１５）は、ＯＮして低インピーダンス状態となる。
【００３４】
一方、選択から非選択への切り替え時には、デコーダ入力（Ａ８，Ｂ８，Ｃ８のいずれか）が、選択から非選択に変化する事により、Ｐ１５のドレイン側接点Ｖ３はＰＭＯＳトランジスタＰ１５がＯＮしているため〔Ｈ〕に向かい、ＮＭＯＳ（Ｎ３３）がＯＮに向かい、ＮＭＯＳトランジスタＮ３７，Ｎ３８は、各々ＯＦＦ、ＯＮとなり、メインワードデコーダ出力Ｄ１も〔Ｈ〕→〔Ｌ〕に変化する。
これにより、ＮＭＯＳＮ３４もＯＦＦし、ＰＭＯＳトランジスタＰ１５は高インピーダンス状態になる。
【００３５】
＜効果の説明＞
本実施例６は、図２及び図５〜７の実施例２〜４と異なり、選択時の出力信号が〔Ｈ〕であるので、例えば図１のサブデコーダにおいて、ＮＭＯＳ（Ｎ１）のソースドライブ入力部に、図２及び図５〜７の様な選択時に〔Ｌ〕出力のデコーダ回路の出力を接続し、ＮＭＯＳ（Ｎ１）のゲートに本デコーダの出力を接続することで、サブデコーダ回路部の入力全てを低振幅化することが可能となる。
図２のデコーダと比較して、デコーダの出力論理が異なるだけで、ＰＭＯＳの制御による高速化の効果及び出力の低振幅化による高速化、低消費電力化は同様に享受される。
選択から非選択切り替え時にＮ３３，Ｎ３４が同時にＯＮする期間が生じ貫通電流が生じる可能性があるが、これを防ぐためには図９の様にＮＭＯＳ（Ｎ３３）のゲートポリ配線を引き伸ばし抵抗Ｒ３を付けるなどしてＯＮを遅らせる事で防ぐ事が可能である。
【００３６】
＜実施例７＞
図１０は、図２のインバータ（ＩＮＶ３）を削除した構成から成る。
〈実施例７の構成〉
図１０は、図２のインバータ（ＩＮＶ３）を削除し、かつそのデコーダ出力（Ｄ１）とＰＭＯＳ（Ｐ２）の間にＮＮ構成のドライバを挿入した構成から成る。＜実施例８の構成＞
図１１は、図７の回路においてデコーダ出力部のＮＮドライバの入力を入れ替えた構成から成る。
【００３７】
＜実施例８の動作＞
図１１のデコーダ回路において選択時には、デコーダ入力（Ａ９，Ｂ９，Ｃ９）の全てが（〔Ｈ〕，〔Ｈ〕，〔Ｌ〕）の組み合わせとなり、非選択時には、デコーダの３入力（Ａ９，Ｂ９，Ｃ９）のうちいずれかが（〔Ｌ〕，〔Ｌ〕，〔Ｈ〕）となるものとする。
【００３８】
まず、非選択から選択への切り替えに関して説明する。
非選択時には、インバータ出力（ＩＮＶ２４）の電圧レベルは、〔Ｈ〕であり通常ＯＮのＮＭＯＳ（Ｎ３９）を介して、ＰＭＯＳ（Ｐ１６）のゲート入力部には、最高電源電位（ＶＣＣ）のレベルからＮＭＯＳトランジスタ（Ｎ３９）のスレッショルド電圧（Ｖｔ）分下がったＶＣＣ−Ｖｔのレベルとなっている。
これにより、ＰＭＯＳトランジスタ（Ｐ１６）は完全にＯＦＦせず高インピーダンス状態となっている。
これにより、ＰＭＯＳトランジスタＰ１６のドレイン側の接点Ｖ４は、フローティングにならず〔Ｈ〕レベルに保持される事になる。
デコーダ入力の非選択から選択の変化を受け、ＰＭＯＳ（Ｐ１６）のドレイン側接点Ｖ４は、〔Ｈ〕から〔Ｌ〕に向かい、インバータ（ＩＮＶ２４））出力は〔Ｈ〕→〔Ｌ〕に変化する。これにより、ＰＭＯＳ（Ｐ１６）は、ＯＮして低インピーダンス状態となる。
【００３９】
一方、選択から非選択への切り替え時には、デコーダ入力（Ａ９，Ｂ９，Ｃ９のいずれか）が、選択から非選択に変化する事により、Ｐ１６のドレイン側接点Ｖ４はＰＭＯＳトランジスタＰ１６がＯＮしているため〔Ｈ〕に向かい、インバータ（ＩＮＶ２４）出力も〔Ｌ〕→〔Ｈ〕に変化する。これにより、ＰＭＯＳトランジスタＰ１６は高インピーダンス状態になる。
【００４０】
〈実施例８の効果の説明〉
本実施例８は、図２及び図５〜７の実施例１，２〜４と異なり選択時の出力信号が〔Ｈ〕であるので、例えば図１のサブデコーダにおいて、ＮＭＯＳ（Ｎ１）のソースドライブ入力部に、図２及び図５〜７の様な選択時に〔Ｌ〕出力のデコーダ回路の出力を接続し、ＮＭＯＳ（Ｎ１）のゲートに本デコーダ出力を接続することで、サブデコーダ回路部の入力全てを低振幅化することが可能となる。
ＰＭＯＳ（Ｐ１６）のアクティブ制御による高速化の効果は、図７の場合と同様に得られる。
また、図２と同様ＮＮ構成のため出力の低振幅化による高速化、低消費電力化は同様に享受される。
【００４１】
＜実施例９＞
〈実施例９の構成〉
図１２は、図２のインバータ（ＩＮＶ３）を削除した構成から成る。
〈実施例９の構成〉
図１２は、図２のインバータ（ＩＮＶ３）を削除し、かつそのデコーダ出力（Ｄ１）とＰＭＯＳ（Ｐ２）の間にＮＮ構成のドライバを挿入した構成から成る。＜実施例９の構成＞
図１２は、図７の回路においてデコーダ出力部のＮＮドライバの入力を入れ替えた構成から成る。
＜実施例９の構成＞
図１２は、図１においてサブデコーダ部（Ｙ）のゲート入力に図８，９，１１の様なＮＮ構成のデコーダの〔Ｈ〕出力を接続する構成からなり、このときソースドライブ入力に入るメインデコーダ部は、図１ｂのインバータ（ＩＮＶ４）をＮＮ構成に置き換えた形状から成る。つまり、ドライバー出力のＮＮ構成（Ｎ５３，Ｎ５４）の前段にＮＮ構成（Ｎ５１，Ｎ５２）を接続したＮＮドライバー２段構成からなる。
【００４２】
＜実施例の動作＞
図１２のデコーダ回路において選択時には、デコーダ入力（Ａ１１，Ｂ１１，Ｃ１１）の全てが（〔Ｈ〕，〔Ｈ〕，〔Ｌ〕）の組み合わせとなり、非選択時には、デコーダの３入力（Ａ１１，Ｂ１１，Ｃ１１）のうちいずれかが（〔Ｌ〕，〔Ｌ〕，〔Ｈ〕）となるものとする。
【００４３】
まず、非選択から選択への切り替えに関して説明する。
非選択時には、ＮＮドライバー（Ｎ５１，Ｎ５２）出力の電圧レベルは、ＮＭＯＳ（Ｎ５１）のスレッショルド電圧（Ｖｔ）分下がったＶＣＣ−Ｖｔのレベルの〔Ｈ〕である。
これにより、ＰＭＯＳ（Ｐ１８）のゲート入力部には、ＶＣＣ−Ｖｔのレベルがであり、ＰＭＯＳ（Ｐ１８）完全にＯＦＦせず高インピーダンス状態となっている。
これにより、ＰＭＯＳトランジスタＰ１８のドレイン側の接点Ｖ５は、フローティングにならず〔Ｈ〕レベルに保持される事になる。
デコーダ入力の非選択から選択の変化を受け、ＰＭＯＳ（Ｐ１８）のドレイン側接点Ｖ５は、〔Ｈ〕から〔Ｌ〕に向かい、ＮＮドライバー（Ｎ５１，Ｎ５２）の出力は〔Ｈ〕→〔Ｌ〕に変化する。
これにより、ＰＭＯＳ（Ｐ１８）は、ＯＮして低インピーダンス状態となる。また、デコーダ出力Ｄ１１は、インバータ出力（ＩＮＶ２７）の出力変化（〔Ｌ〕→〔Ｈ〕）を受けて、ＮＭＯＳ（Ｎ５４）がＯＮし、ＮＮドライバー（Ｎ５１，Ｎ５２）の出力変化（〔Ｈ〕→〔Ｌ〕）を受けてＮＭＯＳ（Ｎ５３）がＯＦＦして、〔Ｌ〕出力となる。
【００４４】
一方、選択から非選択への切り替え時には、デコーダ入力（Ａ１１，Ｂ１１，Ｃ１１のいずれか）が、選択から非選択に変化する事により、Ｐ１８のドレイン側接点Ｖ５はＰＭＯＳトランジスタＰ１８がＯＮしているため〔Ｈ〕に向かい、ＮＮドライバー（Ｎ５１，Ｎ５２）の出力も〔Ｌ〕→〔Ｈ〕に変化する。これにより、ＰＭＯＳトランジスタＰ１８は高インピーダンス状態になる。
また、デコーダ出力Ｄ１１は、インバータ出力（ＩＮＶ２７）の出力変化（〔Ｈ〕→〔Ｌ〕）を受けて、ＮＭＯＳ（Ｎ５４）がＯＦＦし、ＮＮドライバー（Ｎ５１，Ｎ５２）の出力変化（〔Ｌ〕→〔Ｈ〕）を受けてＮＭＯＳ（Ｎ５３）がＯＮして、〔Ｈ〕出力となる。
このときのデコーダー出力（Ｄ１１）の〔Ｈ〕のレベルは、前段のＮＮ（Ｎ５１，Ｎ５２）ドライバーの出力がＶＣＣ−Ｖｔであるため、ＶＣＣー２Ｖｔのレベルとなる。
サブデコーダ部のゲート入力部の〔Ｈ〕レベルは、ＶＣＣ−Ｖｔのレベルが入ってくるため、メインデコーダ出力（Ｄ１１）のレベルは、ＶＣＣ−２Ｖｔまで引き下げても、サブデコーダ入力をＯＦＦ可能である。
【００４５】
以上、本発明について、入力部のソースドライブ、出力部をＮＭＯＳ−ＮＭＯＳ構成（以下、「ＮＮ構成」と略記。）とし、かつ、その出力をフィードバックしてＰＭＯＳ負荷のインピーダンスをアクティブに変化させる構造とした例について説明したが、入力部のソースドライブ、出力部をＰＭＯＳ−ＰＭＯＳ構成（以下、「ＰＰ構成」と略記。）とし、かつ、その出力をフィードバックしてＮＭＯＳ負荷のインピーダンスをアクティブに変化させる構造としても、原理上可能であることは明らかである。
その場合は、信号受ける論理側もＰＭＯＳのソースもしくはゲート入力となる。つまり、ＰとＮの関係、ＶＤＤとＧＮＤ側の電位関係を逆にしたケースとなり、容易に構成できる。
ただし、実際の製品回路構成を考えた場合、ＮＭＯＳのほうが高い効果が期待できる。
ＮＭＯＳは移動度がＰＭＯＳの約２倍あり、原理的に単位ゲートは場当たりの電流能力が有利である。したがって、信号を受けるトランジスタ及び駆動バッファをＮＭＯＳで構成し、論理回路内部の負荷素子としてＰＭＯＳを用いるほうが理にかなっている。
【００４６】
＜本発明の特徴＞
以上本発明に係る実施例，他の実施例１〜９を説明したが、以下にその特徴とする点をかかげる。
・論理入力段をＮチャネルＦＥＴ（Ｎ２，Ｎ３）の縦積構成とし、その最上段のＮｃｈＦＥＴ（Ｎ２）のドレインと電源ラインとの間にＰｃｈＦＥＴ（Ｐ２）をアクティブ負荷として接続し、その最下段のＮｃｈＦＥＴ（ん３）のソースには論理入力信号の内の１つの入力（Ｃ１）を接続し、出力段もＮチャネルＦＥＴのインバータ（ＩＮＶ３，ＩＮＶ４）で構成し、その出力を前記のアクティブ負荷ＰチャネルＦＥＴ（Ｐ２）のゲートにフィードバックするように基本論理回路を構成した（図２）。
・また、その基本論理回路構成について、最下段のソース入力に前段の論理回路出力を次々に接続する構成とした（図３）。
・論理段をＮｃｈＦＥＴのみで構成したこと。
・最下段のＮｃｈＦＥＴのソースに論理入力信号の１つを接続するようにしたこと。
・ソース入力に前段の論理出力を次次と接続するように構成すること。
【００４７】
【発明の効果】
上記、＜実施例の構成及び動作＞の項で述べた様に、サブデコーダのゲート入力部の〔Ｈ〕レベルを低振幅化（ＶＣＣ−Ｖｔ）することで、メインデコーダ部出力部の〔Ｈ〕のレベルをＶＣＣ−２Ｖｔと他の実施例に比べ、更に低振幅かする事が可能となり、更なる高速化と低消費電力化を享受できる。
以下に、本発明に係る論理回路の特徴点を列挙する。
・出力部にＮＮ構成を適用し、出力を低振幅化したデコーダ回路。
・前記デコーダ回路の入力部にソースドライブを適用し、入出力を低振幅化したデコーダ回路。
・前記デコーダ回路の入力部にゲート入力を適用し、入力がフル振幅で出力を低振幅化したデコーダ回路。
・前記デコーダ回路の出力の高速化のため、その出力により制御されるＰＭＯＳ負荷の構造を有する。
・前記デコーダ回路のデコーダ回路内部のインバータ出力を利用し選択時の貫通電流を低減したデコーダ回路。
・前記デコーダ回路の出力の高速化のため、デコーダ回路内部のインバータ出力により制御されるＰＭＯＳ負荷の構造を有する。
・前記デコーダ回路の選択時の貫通電流低減のため、そのデコーダ出力により制御されるＰＭＯＳ負荷の構造を有する。
・前記デコーダ回路の出力の高速化のため、その出力及びデコーダ内部信号により制御されるＮＮ構成のドライバーを有し、その出力で制御するＰＭＯＳ負荷の構造を有する。
・前記デコーダ回路に関し、デコーダ回路内部のインバータ出力を通常ＯＮのＮＭＯＳを介して、その出力により制御されるＰＭＯＳ負荷の構造を有する。
・多段化が可能。
【図面の簡単な説明】
【図１】メインワードデコーダ部とサブワードデコーダ部とからなるデコーダ回路の構成図。
【図２】メインワードデコーダ部を構成する論理回路の本発明の実施例の構成図。
【図３】論理回路を縦続接続した本発明の他の実施例１の構成図。
【図４】論理回路の動作図。
【図５】本発明の実施例２の構成図。
【図６】本発明の実施例３の構成図。
【図７】本発明の実施例４の構成図。
【図８】本発明の実施例５の構成図。
【図９】本発明の実施例６の構成図。
【図１０】本発明の実施例７の構成図。
【図１１】本発明の実施例８の構成図。
【図１２】本発明の実施例９の構成図。
【図１３】論理回路の従来例１の構成図。
【図１４】論理回路の従来例２の構成図。
【図１５】論理回路の従来例３の構成図。
Claims (14)
- 一方の極性のＭＯＳ−ＦＥＴの縦積構成されてなり、複数の論理入力を備えた論理入力段と、
一方の極性のＭＯＳ−ＦＥＴの縦積構成された論理出力段と、
前記論理入力段の最上段のＦＥＴのドレインと電源ラインとの間に接続された他方の極性のＭＯＳ−ＦＥＴで構成されたのアクティブ負荷と、
前記論理入力段の最上段のＦＥＴのドレインと前記論理出力段の最上段のＦＥＴのゲートとの間に接続された第１のインバータと、
前記第１のインバータの出力を入力とする第２のインバータと、
前記第１のインバータの出力と前記論理出力段の最下段のＦＥＴのゲートとの間の接続構成と、
前記第２のインバータの出力と前記論理出力段の最上段のＦＥＴのゲートとの間の接続構成と、
前記論理出力段と前記アクティブ負荷である他方の極性のＭＯＳ−ＦＥＴのゲートとの間のフィードバック接続構成と、からなり、
前記論理入力段の最下段のＦＥＴのソースに論理入力信号の内の１つの入力(C1)を接続したことを特徴とする論理回路。 - 前記論理入力段の最下段のＦＥＴに、さらに、一方の極性のＭＯＳ−ＦＥＴを縦積構成し、この一方の極性のＭＯＳ−ＦＥＴのゲートに前記論理入力信号の内の１つの入力を接続した、ことを特徴とする請求項１記載の論理回路。
- 前記他方の極性のＭＯＳ−ＦＥＴで構成されたアクティブ負荷と並列にゲートが基準電源に接続された他方の極性のＭＯＳ−ＦＥＴを接続した、ことを特徴とする請求項１記載の論理回路。
- 前記論理出力段と前記アクティブ負荷である他方の極性のＭＯＳ−ＦＥＴのゲートとの間のフィードバック接続構成中に、ゲートが電源ラインに接続された一方の極性のＭＯＳ−ＦＥＴを接続した、ことを特徴とする請求項１記載の論理回路。
- 一方の極性のＭＯＳ−ＦＥＴの縦積構成されてなり、複数の論理入力を備えた論理入力段と、
一方の極性のＭＯＳ−ＦＥＴの縦積構成された論理出力段と、
前記論理入力段の最上段のＦＥＴのドレインと電源ラインとの間に接続された他方の極性のＭＯＳ−ＦＥＴで構成されたのアクティブ負荷と、
前記論理入力段の最上段のＦＥＴのドレインと前記論理出力段の最上段のＦＥＴのゲートとの間に接続された第１のインバータと、
前記第１のインバータの出力側と前記論理出力段の最下段のＦＥＴのゲートとの間の接続された第２のインバータと、
前記第２のインバータの出力側と前記アクティブ負荷である他方の極性のＭＯＳ−ＦＥＴのゲートとの間接続された一方の極性のＭＯＳ−ＦＥＴからなるフィードバック接続構成と、からなり、
前記論理入力段の最下段のＦＥＴのソースに論理入力信号の内の１つの入力を接続したことを特徴とする論理回路。 - 一方の極性のＭＯＳ−ＦＥＴの縦積構成されてなり、複数の論理入力を備えた論理入力段と、
一方の極性のＭＯＳ−ＦＥＴの縦積構成された論理出力段と、前記論理入力段の最上段のＦＥＴのドレインと電源ラインとの間に接続された他方の極性のＭＯＳ−ＦＥＴで構成されたのアクティブ負荷と、前記論理入力段の最上段のＦＥＴのドレインと前記論理出力段の最上段のＦＥＴのゲートとの間に接続されたインバータと、
前記インバータの出力側と前記論理出力段の最上段のＦＥＴのゲートとの間の接続構成と、
前記論理入力段の最上段のＦＥＴのドレインと前記論理出力段の最下段のＦＥＴ(N32)のゲートとの間の接続構成と、
前記論理出力段の出力端と前記アクティブ負荷である他方の極性のＭＯＳ−ＦＥＴのゲートとの間のフィードバック接続構成と、からなり、
前記論理入力段の最下段のＦＥＴのソースに論理入力信号の内の１つの入力を接続したことを特徴とする論理回路。 - 前記論理出力段と前記アクティブ負荷である他方の極性のＭＯＳ−ＦＥＴのゲートとの間のフィードバック接続構成中に、挿入された一方の極性のＭＯＳ−ＦＥＴの縦積構成されたドライバであって、そのドライバは、
前記ドライバの最上段のＦＥＴのゲートは前記論理入力段の最上段のＦＥＴのドレインに接続され、
前記ドライバの最下段のＦＥＴのゲートは前記論理出力段の出力側に接続され、
前記ドライバの出力側は、前記前記アクティブ負荷である他方の極性のＭＯＳ−ＦＥＴのゲートに接続されている、ことを特徴とする請求項６記載の論理回路。 - 前記ドライバの最上段のＦＥＴのゲートと前記論理入力段の最上段のＦＥＴのドレインとの接続構成中に抵抗が挿入されている、ことを特徴とする請求項７記載の論理回路。
- 一方の極性のＭＯＳ−ＦＥＴを少なくとも１つ有し、複数の論理入力を備えた論理入力段と、一方の極性のＭＯＳ−ＦＥＴの縦積構成された論理出力段と、前記論理入力段と電源ラインとの間に接続された他方の極性のＭＯＳ−ＦＥＴで構成されたアクティブ負荷と、
前記論理入力段の出力により前記論理出力段の出力を決定する手段とを有し、
前記アクティブ負荷のインピーダンスは前記論理出力段の出力レベルが第１のレベルのとき高インピーダンスとなり、前記論理出力段の出力レベルが第２のレベルのとき低インピーダンスとなり、前記論理入力段の最下段のＦＥＴのソースには前記複数の論理入力の内の１つの入力を接続したことを特徴とする論理回路。 - 前記一方の極性のＭＯＳ−ＦＥＴはＮＭＯＳ−ＦＥＴであり、前記他方の極性のＭＯＳ−ＦＥＴはＰＭＯＳ−ＦＥＴである、ことを特徴とする請求項１〜９のいずれかに記載の論理回路。
- 前記一方の極性のＭＯＳ−ＦＥＴはＰＭＯＳ−ＦＥＴであり、前記他方の極性のＭＯＳ−ＦＥＴはＮＭＯＳ−ＦＥＴである、ことを特徴とする請求項１〜９のいずれかに記載の論理回路。
- 請求項１〜９のいずれかに記載の論理回路を複数個縦続接続した、ことを特徴とする請求項１〜９のいずれかに記載の論理回路。
- 前記縦続接続された論理回路のうち、後段の論理回路の論理入力段の最下段のＦＥＴのソース入力に、前段の論理回路の論理出力段を次々と接続することにより多段構成とした、ことを特徴とする請求項１０記載の論理回路。
- 請求項１〜１１のいずれかに記載の論理回路の論理出力段の出力側にインバータを接続した、ことを特徴とする請求項１〜１１のいずれかに記載の論理回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000045425A JP3548487B2 (ja) | 2000-02-23 | 2000-02-23 | 論理回路 |
| TW090102469A TW486870B (en) | 2000-02-23 | 2001-02-06 | Logic circuit |
| US09/789,136 US6424176B2 (en) | 2000-02-23 | 2001-02-20 | Logic circuits used for address decoding |
| KR10-2001-0008937A KR100394254B1 (ko) | 2000-02-23 | 2001-02-22 | 논리 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000045425A JP3548487B2 (ja) | 2000-02-23 | 2000-02-23 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001237692A JP2001237692A (ja) | 2001-08-31 |
| JP3548487B2 true JP3548487B2 (ja) | 2004-07-28 |
Family
ID=18568011
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000045425A Expired - Fee Related JP3548487B2 (ja) | 2000-02-23 | 2000-02-23 | 論理回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6424176B2 (ja) |
| JP (1) | JP3548487B2 (ja) |
| KR (1) | KR100394254B1 (ja) |
| TW (1) | TW486870B (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3831270B2 (ja) * | 2002-01-31 | 2006-10-11 | 株式会社ルネサステクノロジ | 論理回路及び半導体集積回路 |
| KR100652398B1 (ko) * | 2005-02-01 | 2006-12-01 | 삼성전자주식회사 | 출력 임피던스회로 및 이를 적용한 출력버퍼회로 |
| JP2007258891A (ja) * | 2006-03-22 | 2007-10-04 | Nec Electronics Corp | 相補信号生成回路 |
| JP4913878B2 (ja) * | 2009-05-27 | 2012-04-11 | ルネサスエレクトロニクス株式会社 | ワード線選択回路、ロウデコーダ |
| US10516367B2 (en) * | 2018-02-02 | 2019-12-24 | Advanced Semiconductor Engineering, Inc. | Logic control circuit |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4011549A (en) * | 1975-09-02 | 1977-03-08 | Motorola, Inc. | Select line hold down circuit for MOS memory decoder |
| JPS5570993A (en) * | 1978-11-24 | 1980-05-28 | Hitachi Ltd | Memory circuit |
| US6297686B1 (en) * | 1999-05-28 | 2001-10-02 | Winbond Electronics Corporation | Semiconductor integrated circuit for low-voltage high-speed operation |
-
2000
- 2000-02-23 JP JP2000045425A patent/JP3548487B2/ja not_active Expired - Fee Related
-
2001
- 2001-02-06 TW TW090102469A patent/TW486870B/zh not_active IP Right Cessation
- 2001-02-20 US US09/789,136 patent/US6424176B2/en not_active Expired - Fee Related
- 2001-02-22 KR KR10-2001-0008937A patent/KR100394254B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100394254B1 (ko) | 2003-08-09 |
| US20010015659A1 (en) | 2001-08-23 |
| US6424176B2 (en) | 2002-07-23 |
| TW486870B (en) | 2002-05-11 |
| KR20010085472A (ko) | 2001-09-07 |
| JP2001237692A (ja) | 2001-08-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20031217 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20031218 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040121 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040227 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040324 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040416 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080423 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090423 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100423 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| S533 | Written request for registration of change of name |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110423 Year of fee payment: 7 |
|
| R350 | Written notification of registration of transfer |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120423 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130423 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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