JP3548487B2 - 論理回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、論理回路に関し、特に、ワードデコーダ回路を構成するのに好適な論理回路に関する。
【0002】
【従来の技術】
〈従来の構成と動作、製法と手順等〉
図13〜図15に従来のこの種の論理回路を示している。
図13の従来例は、最も一般的な回路で、A2,B2,C2の3入力のNANDゲートと、その出力を入力とする2段のインバータINV11,INV12が接続され、D2として出力される。NANDゲートは、A2,B2,C2全てがハイのときにN12〜N14がオンとなり、出力がロウとなる。それ以外はハイ出力であり、デコーダ回路では、ロウ出力の場合が選択状態となる。INV11及び12はNAND出力を示談回路に伝達するために駆動能力を高めるためのバッファ回路として使用している。
すなわち、図13に示すものにおいて、N12,N13およびN14は縦積構成され三つの論理入力(A2,B2,C2)を備えたNMOSーFETとからなる論理入力段である。P6,P7およびP8は前記三つの論理入力(A2,B2,C2)にゲートが接続され、ドレインが電源ラインに、ソースが前記論理入力段の最上段のFET(N12)のドレインに接続された三つのPMOSーFETである。前記論理入力段の最下段のFET(N12)のソースは基準電源に接続されている。
この論理回路では、入力部のゲート容量が大きく、入力波形がなまる欠点がある。
また、このものは、出力ドライバーがPMOS,NMOS構成であり、マスク設計の観点から素子分離領域が必要となり面積が大となる。
また、PN構成のため出力がフル振幅となること、また、PMOSは同一サイズのNMOSに比べて電流能力が低いため、次段のドライバーのしきい値に達するのに時間がかかることになる。
【0003】
図14の従来例は、図13の従来例の入力信号に接続されていたPMOSをNAND論理の負荷回路として、ノーマルオン状態で1つにまとめたものである。選択時は、A3,B3,C3の全てがハイ状態で、N15〜N17がオンして出力をロウにする。このとき、PMOS負荷P9のインピーダンスよりNMOS側のインピーダンスを十分に低くすることで論理動作が成り立つ。入力のどれかがロウとなると、NMOSは直列なのでオフとなり、P9の能力で出力はハイに切り替わる。このものは、入力容量が小さい個のが利点であるが、NANDのロウ出力を確実に出すためには、PMOS負荷のインピーダンスを低くしづらいので、ハイ出力の速度が遅れる欠点がある。
すなわち、図14に示すものにおいて、N15,N16およびN17は縦積構成され三つの論理入力(A3,B3,C3)を備えたNMOSーFETとからなる論理入力段である。P9はドレインが電源ラインに、ソースが前記論理入力段の最上段のFET(N12)のドレインに、ゲートが基準電源ラインに接続されたPMOSーFETである。前記論理入力段の最下段のFET(N12)のソースは基準電源に接続されている。
この論理回路においても図13のものと同様に、入力部のゲート容量が大きく、入力波形がなまる欠点がある。
また、従来例は、出力ドライバーがPMOS,NMOS構成であり、マスク設計の観点から素子分離領域が必要となり面積が大となる。
また、PN構成のため出力がフル振幅となること、また、PMOSは同一サイズのNMOSに比べて電流能力が低いため、次段のドライバーのしきい値に達するのに時間がかかることになる。
さらにこの従来例では、通常ONの負荷PMOSトランジスタ(P9)のインピーダンスで速度がリミットする。これは負荷インピーダンスが固定となっている事に起因する。
【0004】
図15の従来例は、図14の一番下の入力をソース端子に入力した回路で、A4,B4がハイでC4がロウの場合のみ出力がロウとなる。それ以外は、図14と同じである。
図15に示すものにおいて、N18およびN19は縦積構成された三つの論理入力(A4,B4,C4)を備えたNMOSーFETとからなる論理入力段である。P10はドレインが電源ラインに、ソースが前記論理入力段の最上段のFET(N12)のドレインに、ゲートが基準電源ラインに接続されたPMOSーFETである。前記論理入力段の最下段のFET(N19)のソースは論理入力(C4)に接続されている。
この従来例は、出力ドライバーがPMOS,NMOS構成であり、マスク設計の観点から素子分離領域が必要となり面積が大となる。
また、PN構成のため出力がフル振幅となること、また、PMOSは同一サイズのNMOSに比べて電流能力が低いため、次段のドライバーのしきい値に達するのに時間がかかることになる。
また、この従来例では、通常ONの負荷PMOSトランジスタ(P10)のインピーダンスで速度がリミットする。これは、負荷インピーダンスが固定となっている事に起因する。
【0005】
【発明が解決しようとする課題】
本発明は、前記従来例の問題を解消することを目的として発明されたものであって、デーコーダ回路のクリティカルパスの入出力を低振幅化すること、また、PMOS負荷(P2)のインピーダンスのアクティブなコントロールにより論理バッファのTPD(遅延時間)を高速化すること、及び、入出力が低振幅という同一のインターフェイスで使用可能とすることを目的とし、したがって、本デコーダ回路を多段化する事で、論理バッファのTPDの高速化において著しい効果を発揮する論理回路を提供することを目的とする。
そして、このことは、入力部にソースドライブ、出力部をNMOS−NMOS構成(以下、「NN構成」と略記。)とし、かつ、その出力をフィードバックしてPMOS負荷のインピーダンスをアクティブに変化させる構造とすることにより達成される。
【0006】
【課題を解決するための手段】
前記目的を達成するために、本発明は、入力部にソースドライブ、出力部をNMOS-NMOS構成(以下、「NN構成」と略記。)とし、かつ、その出力をフィードバックしてPMOS負荷のインピーダンスをアクティブに変化させる構造としたことを特徴とする。
これにより、論理回路のクリティカルパスの入出力を低振幅化する事が可能となり、また、PMOS負荷のインピーダンスのアクティブなコントロールにより論理バッファのTPD(遅延時間)を高速化することが可能となる。
個の論理回路を多段化する事で、論理バッファのTPDの高速化において著しい効果を発揮するさせることが可能となる。
そして、本発明は、論理回路の構成を次のとおりとすることにより前記目的を達成できる。
1:一方の極性のMOS−FETの縦積構成されてなり、複数の論理入力を備えた論理入力段と、
一方の極性のMOS−FETの縦積構成された論理出力段と、
前記論理入力段の最上段のFETのドレインと電源ラインとの間に接続された他方の極性のMOS−FETで構成されたのアクティブ負荷と、
前記論理入力段の最上段のFETのドレインと前記論理出力段の最上段のFETのゲートとの間に接続された第1のインバータと、
前記第1のインバータの出力を入力とする第2のインバータと、
前記第1のインバータの出力と前記論理出力段の最下段のFETのゲートとの間の接続構成と、
前記第2のインバータの出力と前記論理出力段の最上段のFETのゲートとの間の接続構成と、
前記論理出力段と前記アクティブ負荷である他方の極性のMOS−FETのゲートとの間のフィードバック接続構成と、からなり、
前記論理入力段の最下段のFETのソースに論理入力信号の内の1つの入力(C1)を接続した。
2:前記論理入力段の最下段のFETに、さらに、一方の極性のMOS−FETを縦積構成し、この一方の極性のMOS−FETのゲートに前記論理入力信号の内の1つの入力を接続した。
3:前記他方の極性のMOS−FETで構成されたアクティブ負荷と並列にゲートが基準電源に接続された他方の極性のMOS−FETを接続した。
4:前記論理出力段と前記アクティブ負荷である他方の極性のMOS−FETのゲートとの間のフィードバック接続構成中に、ゲートが電源ラインに接続された一方の極性のMOS−FETを接続した。
5:一方の極性のMOS−FETの縦積構成されてなり、複数の論理入力を備えた論理入力段と、
一方の極性のMOS−FETの縦積構成された論理出力段と、
前記論理入力段の最上段のFETのドレインと電源ラインとの間に接続された他方の極性のMOS−FETで構成されたのアクティブ負荷と、
前記論理入力段の最上段のFETのドレインと前記論理出力段の最上段のFETのゲートとの間に接続された第1のインバータと、
前記第1のインバータの出力側と前記論理出力段の最下段のFETのゲートとの間の接続された第2のインバータと、
前記第2のインバータの出力側と前記アクティブ負荷である他方の極性のMOS−FETのゲートとの間接続された一方の極性のMOS−FETからなるフィードバック接続構成と、からなり、
前記論理入力段の最下段のFETのソースに論理入力信号の内の1つの入力を接続した。
6:一方の極性のMOS−FETの縦積構成されてなり、複数の論理入力を備えた論理入力段と、
一方の極性のMOS−FETの縦積構成された論理出力段と、前記論理入力段の最上段のFETのドレインと電源ラインとの間に接続された他方の極性のMOS−FETで構成されたのアクティブ負荷と、前記論理入力段の最上段のFETのドレインと前記論理出力段の最上段のFETのゲートとの間に接続されたインバータと、
前記インバータの出力側と前記論理出力段の最上段のFETのゲートとの間の接続構成と、
前記論理入力段の最上段のFETのドレインと前記論理出力段の最下段のFET(N32)のゲートとの間の接続構成と、
前記論理出力段の出力端と前記アクティブ負荷である他方の極性のMOS−FETのゲートとの間のフィードバック接続構成と、からなり、
前記論理入力段の最下段のFETのソースに論理入力信号の内の1つの入力を接続した。
7:前記論理出力段と前記アクティブ負荷である他方の極性のMOS−FETのゲートとの間のフィードバック接続構成中に、挿入された一方の極性のMOS−FETの縦積構成されたドライバであって、そのドライバは、
前記ドライバの最上段のFETのゲートは前記論理入力段の最上段のFETのドレインに接続され、
前記ドライバの最下段のFETのゲートは前記論理出力段の出力側に接続され、
前記ドライバの出力側は、前記前記アクティブ負荷である他方の極性のMOS−FETのゲートに接続されている。
8:前記ドライバの最上段のFETのゲートと前記論理入力段の最上段のFETのドレインとの接続構成中に抵抗が挿入されている。
9:一方の極性のMOS−FETを少なくとも1つ有し、複数の論理入力を備えた論理入力段と、一方の極性のMOS−FETの縦積構成された論理出力段と、前記論理入力段と電源ラインとの間に接続された他方の極性のMOS−FETで構成されたアクティブ負荷と、
前記論理入力段の出力により前記論理出力段の出力を決定する手段とを有し、
前記アクティブ負荷のインピーダンスは前記論理出力段の出力レベルが第1のレベルのとき高インピーダンスとなり、前記論理出力段の出力レベルが第2のレベルのとき低インピーダンスとなり、前記論理入力段の最下段のFETのソースには前記複数の論理入力の内の1つの入力を接続した。
10:前記一方の極性のMOSーFETはNMOS−FETであり、前記他方の極性のMOSーFETはPMOS−FETである、ことを特徴とする請求項1〜9のいずれかに記載の論理回路。
11:前記一方の極性のMOSーFETはPMOS−FETであり、前記他方の極性のMOSーFETはNMOS−FETである。
12:前記論理回路を複数個縦続接続した。
13:前記縦続接続された論理回路のうち、後段の論理回路の論理入力段の最下段のFETのソース入力に、前段の論理回路の論理出力段を次々と接続することにより多段構成とした。
14:前記論理回路の論理出力段の出力側にインバータを接続した。
【0007】
【発明の実施の形態】
<発明の実施例>〉
図2は、本発明に係る実施例を示す。
3入力のメインワード・デコーダ回路を例に説明する。
入力部は、NMOSトランジスタN2,N3のゲート及びNMOSトランジスタN3のソースから成り、出力部はNMOSトランジスタN4,N5のNN構成とし、かつ、その出力D1をフィードバックしてPMOSトランジスタ負荷P2のインピーダンスをアクティブに変化させる構造からなる。
図1は、本発明回路を適用する回路ブロックの一例を示しており、メインワードデコーダ部(X)及びサブワードデコーダ部(Y)から成る。
本発明の論理回路(図2)は、デコーダ回路ブロック図1のメインワードデコーダ部(X)に適用されるものとする。
【0008】
〈実施例の動作〉
図1のメインワードデコーダ部(X)に図2の論理回路を適用した回路をもとに説明する。
メインワードデコーダ部(X)の3入力の内、クリティカルなパスCにトランジスタのソースドライブを当て(図2のC1)、その他の2入力(図2のA1,B1)は、フル振幅の信号が入力されるても良いが、タイミング的にはソースドライブの入力(C1)より充分早く選択されるものとする。
図2の論理回路において選択時には、デコーダ入力(A1,B1,C1)の全てが(〔H〕,〔H〕,〔L〕)の組み合わせとなり、非選択時には、デコーダの3入力(A1,B1,C1)のうちいずれかが(〔L〕,〔L〕,〔H〕)となるものとする。
【0009】
まず、非選択から選択への切り替えに関して説明する。
非選択時には、メインデコーダ出力D1の電圧レベルは、最高電源電位(VCC)のレベルからNMOSトランジスタN4のスレッショルド電圧(Vt)分下がったVCCーVtのレベルとなっている。
このレベルがフィードバックされてPMOSトランジスタP2のゲートに入り、PMOSトランジスタP2は完全にOFFせず高インピーダンス状態となっている。
これにより、PMOSトランジスタP2のドレインの接点Vは、フローティングにならず〔H〕レベルに保持される事になる。
デコーダ入力の非選択から選択の変化を受け、接点Vは〔H〕から〔L〕に向かい、NMOSトランジスタN4,N5は、各々OFF、ONとなり、メインワードデコーダの出力D1も〔H〕→〔L〕に変化する。これにより、トランジスタP2は、ONして低インピーダンス状態となる。
ただし、このときPMOS(P2)よりNMOS(N2,N3)側の方が低インピーダンスであり、接点Vのレベルは、インバータ(INV3)が〔L〕を感知できるレベルとする。
【0010】
一方、選択から非選択への切り替え時には、デコーダ入力(A1,B1,C1のいずれか)が、選択から非選択に変化する事により、接点VはPMOSトランジスタP2がONしているため〔H〕に向かい、NMOSトランジスタN4,N5は、各々ON、OFFとなりメインワードデコーダ出力D1も〔L〕→〔H〕に変化する。これにより、PMOSトランジスタP2は高インピーダンス状態になる。
【0011】
<効果の説明>
図2に示す本発明に係る実施例は次のとおりの効果を奏する。
(A)、メインワードデコーダ部
図2の入力信号のうちクリティカルなパス(タイミング的に遅いパス)にNMOSトランジスタN3のソースを接続することで図13に示す従来例の様なPMOS,NMOSのゲート受け(C2)、あるいは、図14に示す従来例の様なNMOSのゲートのみ(C3)に入っている場合に比べ、入力容量が小さく、高速動作可能となる。
(B)、デコーダ出力部がPMOS−NMOS構成(図13〜15の従来例)では、選択・非選択切り替え時に出力(図13のD2,図14のD3および図15のD4)がフル振幅することになる(図4のW1)。
一方、本デコーダ回路の出力部はNN(図2のN4,N5)構成であり、〔H〕のレベルがNchのVt分低くなり低振幅となる。
これにより、出力部に接続される配線等の負荷の充放電電流が減少することで出力の高速化及び低消費電力化できる。
また、NN出力の次段にインバータが接続されている場合、NN構成により出力の〔H〕レベルがNchのVt分低くなる(図6のW2)ため、出力〔H〕→〔L〕変化時に次段のドライバ(図1のN1)のしきい値に達するのが速くなる。
また、同一サイズのPMOSと比較してNMOSの方が、トランジスタの電流能力が大きいため、出力〔L〕→〔H〕変化を速くする事が可能となる(図4のΔt1)(メインワードデコーダ回路部の出力を10%程度高速化可能。)。
(C)、図14〜15の従来例の通常導通状態のPMOSトランジスタP9、10を使用する場合と比較して、非選択から選択切り替え時には、PMOS負荷(図2のP2)のインピーダンスが、高いため選択が速く、選択から非選択切り替え時は、PMOS負荷P2のインピーダンスが低いため非選択が速くなる。
つまり、NN(図2のN4,N5)構成で低振幅になった出力D1をフィードバックし、選択・非選択の切り替え時にPMOS負荷P2のインピーダンスをアクティブに制御することで、出力の高速化が可能となった。
なお、PMOS負荷P2のゲート容量は、出力端子にぶら下がる配線及び次段のドライバ等の容量に比べ非常に小さく無視できる為、フィードバックに伴う出力の遅れはないと言える(メインワードデコーダ回路部の出力を15%程度高速化可能。)。
また、非選択状態(デコーダ出力〔H〕)では、PMOSトランジスタP2のゲートには、VCC−Vtnのレベルがかかり、PMOSドレイン側接点Vのフローティング防止の役目も担っている。
【0012】
<他の実施例1>
図3には、図2の回路を3段接続した構成からなる多段化構成の一例である。一段目の出力H1を次段のNMOSトランジスタN20のソース入力に接続、また、2段目の出力Q1を次段のNMOSトランジスタN22のソース入力に接続する構成からなる。
【0013】
〈他の実施例1の動作〉
各段の3入力の内、クリティカルなパスにトランジスタのソースドライブ(図3のG1,H1,Q1)を当て、その他の2入力(図3の<E1,F1>、<J1,K1>、<L1,M1>)は、フル振幅の信号が入力されるとしても、タイミング的にはソースドライブの入力より充分速く選択される事とする。
【0014】
まず、非選択から選択時の動作を説明する。
各段の動作は、基本的には、前述の図2の実施例の動作項と同じである。
一段目の出力H1が〔H〕→〔L〕に変化する以前に二段目の入力J1,K1は〔H〕となっており、一段目の出力H1の変化を受けて2段目の出力Q1が〔H〕→〔L〕に変化する事になる。ここで、3段目のL1,M1の入力は、Q1の変化以前に〔H〕となっているものとする。
したがって、3段目もソースドライブ入力Q1の変化を受けて出力R1が〔H〕→〔L〕に変化する。
【0015】
次に、選択から非選択時の動作を説明する。
選択のタイミングと同様に非選択動作のための入力変化が起きるとすると、三段目のL1,M1のいずれかが〔H〕→〔L〕に変化することで出力R1は、〔L〕→〔H〕に変化する。
【0016】
<他の実施例1の効果の説明>
ソースドライブ(図3のG1,H1,Q1)は低振幅入力で動作可能であり、入力容量もゲート受けに比べ小さく、かつ本デコーダでは、出力(N6,N7,N8,N9,N10,N11)がNNで構成されて低振幅出力であること、つまり、入出力が低振幅という同一のインターフェイスであるため、本デコーダ回路を多段化する事 で、本回路ブロックのTPDを20%程度高速化できる。
【0017】
<他の実施例2>
図5は、図2の回路の3入力のうちソースドライブ入力C1をNMOS(N22)で置き換えた構成から成る。
【0018】
〈他の実施例2の動作〉
図2は、選択時にはC1が〔L〕であるが、図5の場合、選択時には、入力C5は〔H〕となる。
【0019】
<他の実施例2の効果の説明>
入力が図2のソースドライブ入力C1から、図5のゲート入力C5に変わることによって入力容量が増大するため高速化の点で不利であるが、本デコーダ回路は、フル振幅の入力を低振に変換するインターフェイスとして有効である。
高速化において、前記図2の実施例とは、同様の回路構成のため、この実施例と同様の効果を得られる。
【0020】
<他の実施例3>
<他の実施例3の構成>
図6は、図2の回路に対し、PMOS(P2)の代わりに通常ONのPMOS(P12)とデコーダ回路内部のインバータ(INV19)の出力により制御されるPMOS(P13)に置き換えた構成から成る。
【0021】
<実施例3の動作>
選択時、3入力(A6,B6,C6)は(〔L〕→〔H〕,〔L〕→〔H〕,〔H〕→〔L〕)に変化しそれに伴い、INV19の出力は〔L〕→〔H〕に変化しP13はON→OFFに向かう。デコーダ出力D6は、〔H〕→〔L〕に変化する。
【0022】
<効果の説明>
図6におけるデコーダ出力はNN構成であり、〔H〕のレベルがNchのVt分低くなり低振幅となる。
これにより、出力部に接続される配線等の負荷の充放電電流が減少することで出力の高速化及び低消費電力化できる。
また、選択期間中に、PMOS(P13)がOFFすることにより、VCCからソースドライブ入力C6に抜ける貫通電流を低減することが可能となる。
なお、通常ONのPMOS(P12)は、インバータ(INV19)の入力接点(V1)のフローティング防止のためで能力は充分小さいもので良い。
【0023】
<実施例4>
<実施例4の構成>
図7は、図2の回路におけるPMOS(P2、図7ではP17)の制御をNN構成の前段のインバータ(INV26)の出力を通常ONのNMOS(N44)を介して行う構成から成る。
【0024】
<実施例4の動作>
図7のデコーダ回路において選択時には、デコーダ入力(A10,B10,C10)の全てが(〔H〕,〔H〕,〔L〕)の組み合わせとなり、非選択時には、デコーダの3入力(A10,B10,C10)のうちいずれかが(〔L〕,〔L〕,〔H〕)となるものとする。
【0025】
まず、非選択から選択への切り替えに関して説明する。
非選択時には、インバータ(INV26)の出力の電圧レベルは、〔H〕であり通常ONのNMOS(N44)を介して、PMOS(P17)のゲート入力部の電圧レベルは、最高電源電位(VCC)のレベルからNMOSトランジスタ(N44)のスレッショルド電圧(Vt)分下がったVCC−Vtとなっている。
これにより、PMOSトランジスタ(P17)は完全にOFFせず高インピーダンス状態となっている。これにより、PMOSトランジスタ(P17)のドレイン側の接点V2は、フローティングにならず〔H〕レベルに保持される事になる。
デコーダ入力の非選択から選択の変化を受け、PMOS(P17)のドレイン側接点V2は、〔H〕から〔L〕に向かい、インバータ(INV26)出力は〔H〕→〔L〕に変化する。これにより、PMOS(P17)は、ONして低インピーダンス状態となる。
【0026】
一方、選択から非選択への切り替え時には、デコーダ入力(A10,B10,C10のいずれか)が、選択から非選択に変化する事により、P17のドレイン側接点V2はPMOSトランジスタP17がONしているため〔H〕に向かい、インバータ(INV2)出力も〔L〕→〔H〕に変化する。
これにより、PMOSトランジスタ(P17)のゲート入力部は、VCC−Vtのレベルがかかり、PMOSトランジスタ(P17)は高インピーダンス状態になる。
【0027】
<実施例4の効果の説明>
PMOSの制御をデコーダ出力<図2のD1>で行うかインバータ出力<図7のINV26の出力>で行うかの違いで、図2と同様の効果が得られる。
つまり、PMOSアクティブ制御による高速化とデコーダ出力NN構成による出力の低振幅化による高速化、低消費電力化は同様に享受される。
図2のデコーダ出力(D1)の負荷が重く、デコーダ出力のフィードバックが遅くなり、選択・非選択切り換え時にPMOS(P1)のゲートにかかる電圧レベルが安定していないと、フィードバックによる高速化の効果が充分得られない可能性がある。
この時、図7に示す様にNN構成の前段のインバータ(INV26)出力を利用して、PMOS(P17,図2のP2)の制御するタイミングを早くすることで改善が可能である。
【0028】
〈実施例5〉
図8は、図2のインバータ(INV3)を削除した構成から成る。
【0029】
<実施例5の動作>
これにより、選択・非選択時の出力のフィードバックによるPMOSの制御が図2の実施例と逆になる。
【0030】
<効果の説明>
本実施例5は、図2及び図5〜7の実施例2〜4と異なり選択時の出力信号が〔H〕であるので、例えば図2のサブデコーダにおいて、NMOS(N1)のソースドライブ入力部に、図2及び図5〜7の様な選択時に〔L〕出力のデコーダ回路の出力を接続し、NMOS(N1)のゲートに本デコーダの出力を接続することで、サブデコーダ回路部の入力全てを低振幅化することが可能となる。
本デコーダ出力はNN構成であり、〔H〕のレベルがNchのVt分低くなり低振幅となる。
これにより、出力部に接続される配線等の負荷の充放電電流が減少することで出力の高速化及び低消費電力化できる。
非選択から選択へ変化する際(A7,B7,C7=〔L〕→〔H〕,〔L〕→〔H〕,〔H〕→〔L〕)、デコーダ出力(D7)は、〔L〕→〔H〕になり、PMOS(P14)がOFFし、選択期間中の貫通電流(VCC→P14→N29→N30→C7の経路に流れる電流)の低減に効果がある。
【0031】
〈実施例6〉
図9は、図2のインバータ(INV3)を削除した構成から成る。
〈実施例6の構成〉
図9は、図2のインバータ(INV3)を削除し、かつそのデコーダ出力(D1)とPMOS(P2)の間にNN構成のドライバを挿入した構成から成る。
【0032】
<実施例6の動作>
図9のデコーダ回路において選択時には、デコーダ入力(A8,B8,C8)の全てが(〔H〕,〔H〕,〔L〕)の組み合わせとなり、非選択時には、デコーダの3入力(A8,B8,C8)のうちいずれかが(〔L〕,〔L〕,〔H〕)となるものとする。
【0033】
まず、非選択から選択への切り替えに関して説明する。
非選択時には、メインデコーダ出力D8の電圧レベルは、〔L〕でありNMOS(N34)はOFFし、インバータ(INV22)の入力部の接点V3は〔H〕でNMOS(N33)はONしており、PMOS(P15)のゲート入力部には、最高電源電位(VCC)のレベルからNMOSトランジスタ(N33)のスレッショルド電圧(Vt)分下がったVCCーVtのレベルとなっている。
これにより、PMOSトランジスタ(P15)は完全にOFFせず高インピーダンス状態となっている。
これにより、PMOSトランジスタP15のドレイン側の接点V3は、フローティングにならず〔H〕レベルに保持される事になる。
デコーダ入力の非選択から選択の変化を受け、PMOS(P15)のドレイン側接点V3は、〔H〕から〔L〕に向かい、NMOS(N33)はOFF、NMOSトランジスタN37,N38は、各々ON、OFFに向かい、メインワードデコーダの出力D8も〔L〕→〔H〕に変化する。
これにより、NMOS(N34)がONに向かい、PMOS(P15)は、ONして低インピーダンス状態となる。
【0034】
一方、選択から非選択への切り替え時には、デコーダ入力(A8,B8,C8のいずれか)が、選択から非選択に変化する事により、P15のドレイン側接点V3はPMOSトランジスタP15がONしているため〔H〕に向かい、NMOS(N33)がONに向かい、NMOSトランジスタN37,N38は、各々OFF、ONとなり、メインワードデコーダ出力D1も〔H〕→〔L〕に変化する。
これにより、NMOSN34もOFFし、PMOSトランジスタP15は高インピーダンス状態になる。
【0035】
<効果の説明>
本実施例6は、図2及び図5〜7の実施例2〜4と異なり、選択時の出力信号が〔H〕であるので、例えば図1のサブデコーダにおいて、NMOS(N1)のソースドライブ入力部に、図2及び図5〜7の様な選択時に〔L〕出力のデコーダ回路の出力を接続し、NMOS(N1)のゲートに本デコーダの出力を接続することで、サブデコーダ回路部の入力全てを低振幅化することが可能となる。
図2のデコーダと比較して、デコーダの出力論理が異なるだけで、PMOSの制御による高速化の効果及び出力の低振幅化による高速化、低消費電力化は同様に享受される。
選択から非選択切り替え時にN33,N34が同時にONする期間が生じ貫通電流が生じる可能性があるが、これを防ぐためには図9の様にNMOS(N33)のゲートポリ配線を引き伸ばし抵抗R3を付けるなどしてONを遅らせる事で防ぐ事が可能である。
【0036】
<実施例7>
図10は、図2のインバータ(INV3)を削除した構成から成る。
〈実施例7の構成〉
図10は、図2のインバータ(INV3)を削除し、かつそのデコーダ出力(D1)とPMOS(P2)の間にNN構成のドライバを挿入した構成から成る。<実施例8の構成>
図11は、図7の回路においてデコーダ出力部のNNドライバの入力を入れ替えた構成から成る。
【0037】
<実施例8の動作>
図11のデコーダ回路において選択時には、デコーダ入力(A9,B9,C9)の全てが(〔H〕,〔H〕,〔L〕)の組み合わせとなり、非選択時には、デコーダの3入力(A9,B9,C9)のうちいずれかが(〔L〕,〔L〕,〔H〕)となるものとする。
【0038】
まず、非選択から選択への切り替えに関して説明する。
非選択時には、インバータ出力(INV24)の電圧レベルは、〔H〕であり通常ONのNMOS(N39)を介して、PMOS(P16)のゲート入力部には、最高電源電位(VCC)のレベルからNMOSトランジスタ(N39)のスレッショルド電圧(Vt)分下がったVCC−Vtのレベルとなっている。
これにより、PMOSトランジスタ(P16)は完全にOFFせず高インピーダンス状態となっている。
これにより、PMOSトランジスタP16のドレイン側の接点V4は、フローティングにならず〔H〕レベルに保持される事になる。
デコーダ入力の非選択から選択の変化を受け、PMOS(P16)のドレイン側接点V4は、〔H〕から〔L〕に向かい、インバータ(INV24))出力は〔H〕→〔L〕に変化する。これにより、PMOS(P16)は、ONして低インピーダンス状態となる。
【0039】
一方、選択から非選択への切り替え時には、デコーダ入力(A9,B9,C9のいずれか)が、選択から非選択に変化する事により、P16のドレイン側接点V4はPMOSトランジスタP16がONしているため〔H〕に向かい、インバータ(INV24)出力も〔L〕→〔H〕に変化する。これにより、PMOSトランジスタP16は高インピーダンス状態になる。
【0040】
〈実施例8の効果の説明〉
本実施例8は、図2及び図5〜7の実施例1,2〜4と異なり選択時の出力信号が〔H〕であるので、例えば図1のサブデコーダにおいて、NMOS(N1)のソースドライブ入力部に、図2及び図5〜7の様な選択時に〔L〕出力のデコーダ回路の出力を接続し、NMOS(N1)のゲートに本デコーダ出力を接続することで、サブデコーダ回路部の入力全てを低振幅化することが可能となる。
PMOS(P16)のアクティブ制御による高速化の効果は、図7の場合と同様に得られる。
また、図2と同様NN構成のため出力の低振幅化による高速化、低消費電力化は同様に享受される。
【0041】
<実施例9>
〈実施例9の構成〉
図12は、図2のインバータ(INV3)を削除した構成から成る。
〈実施例9の構成〉
図12は、図2のインバータ(INV3)を削除し、かつそのデコーダ出力(D1)とPMOS(P2)の間にNN構成のドライバを挿入した構成から成る。<実施例9の構成>
図12は、図7の回路においてデコーダ出力部のNNドライバの入力を入れ替えた構成から成る。
<実施例9の構成>
図12は、図1においてサブデコーダ部(Y)のゲート入力に図8,9,11の様なNN構成のデコーダの〔H〕出力を接続する構成からなり、このときソースドライブ入力に入るメインデコーダ部は、図1bのインバータ(INV4)をNN構成に置き換えた形状から成る。つまり、ドライバー出力のNN構成(N53,N54)の前段にNN構成(N51,N52)を接続したNNドライバー2段構成からなる。
【0042】
<実施例の動作>
図12のデコーダ回路において選択時には、デコーダ入力(A11,B11,C11)の全てが(〔H〕,〔H〕,〔L〕)の組み合わせとなり、非選択時には、デコーダの3入力(A11,B11,C11)のうちいずれかが(〔L〕,〔L〕,〔H〕)となるものとする。
【0043】
まず、非選択から選択への切り替えに関して説明する。
非選択時には、NNドライバー(N51,N52)出力の電圧レベルは、NMOS(N51)のスレッショルド電圧(Vt)分下がったVCC−Vtのレベルの〔H〕である。
これにより、PMOS(P18)のゲート入力部には、VCC−Vtのレベルがであり、PMOS(P18)完全にOFFせず高インピーダンス状態となっている。
これにより、PMOSトランジスタP18のドレイン側の接点V5は、フローティングにならず〔H〕レベルに保持される事になる。
デコーダ入力の非選択から選択の変化を受け、PMOS(P18)のドレイン側接点V5は、〔H〕から〔L〕に向かい、NNドライバー(N51,N52)の出力は〔H〕→〔L〕に変化する。
これにより、PMOS(P18)は、ONして低インピーダンス状態となる。また、デコーダ出力D11は、インバータ出力(INV27)の出力変化(〔L〕→〔H〕)を受けて、NMOS(N54)がONし、NNドライバー(N51,N52)の出力変化(〔H〕→〔L〕)を受けてNMOS(N53)がOFFして、〔L〕出力となる。
【0044】
一方、選択から非選択への切り替え時には、デコーダ入力(A11,B11,C11のいずれか)が、選択から非選択に変化する事により、P18のドレイン側接点V5はPMOSトランジスタP18がONしているため〔H〕に向かい、NNドライバー(N51,N52)の出力も〔L〕→〔H〕に変化する。これにより、PMOSトランジスタP18は高インピーダンス状態になる。
また、デコーダ出力D11は、インバータ出力(INV27)の出力変化(〔H〕→〔L〕)を受けて、NMOS(N54)がOFFし、NNドライバー(N51,N52)の出力変化(〔L〕→〔H〕)を受けてNMOS(N53)がONして、〔H〕出力となる。
このときのデコーダー出力(D11)の〔H〕のレベルは、前段のNN(N51,N52)ドライバーの出力がVCC−Vtであるため、VCCー2Vtのレベルとなる。
サブデコーダ部のゲート入力部の〔H〕レベルは、VCC−Vtのレベルが入ってくるため、メインデコーダ出力(D11)のレベルは、VCC−2Vtまで引き下げても、サブデコーダ入力をOFF可能である。
【0045】
以上、本発明について、入力部のソースドライブ、出力部をNMOS−NMOS構成(以下、「NN構成」と略記。)とし、かつ、その出力をフィードバックしてPMOS負荷のインピーダンスをアクティブに変化させる構造とした例について説明したが、入力部のソースドライブ、出力部をPMOS−PMOS構成(以下、「PP構成」と略記。)とし、かつ、その出力をフィードバックしてNMOS負荷のインピーダンスをアクティブに変化させる構造としても、原理上可能であることは明らかである。
その場合は、信号受ける論理側もPMOSのソースもしくはゲート入力となる。つまり、PとNの関係、VDDとGND側の電位関係を逆にしたケースとなり、容易に構成できる。
ただし、実際の製品回路構成を考えた場合、NMOSのほうが高い効果が期待できる。
NMOSは移動度がPMOSの約2倍あり、原理的に単位ゲートは場当たりの電流能力が有利である。したがって、信号を受けるトランジスタ及び駆動バッファをNMOSで構成し、論理回路内部の負荷素子としてPMOSを用いるほうが理にかなっている。
【0046】
<本発明の特徴>
以上本発明に係る実施例,他の実施例1〜9を説明したが、以下にその特徴とする点をかかげる。
・論理入力段をNチャネルFET(N2,N3)の縦積構成とし、その最上段のNchFET(N2)のドレインと電源ラインとの間にPchFET(P2)をアクティブ負荷として接続し、その最下段のNchFET(ん3)のソースには論理入力信号の内の1つの入力(C1)を接続し、出力段もNチャネルFETのインバータ(INV3,INV4)で構成し、その出力を前記のアクティブ負荷PチャネルFET(P2)のゲートにフィードバックするように基本論理回路を構成した(図2)。
・また、その基本論理回路構成について、最下段のソース入力に前段の論理回路出力を次々に接続する構成とした(図3)。
・論理段をNchFETのみで構成したこと。
・最下段のNchFETのソースに論理入力信号の1つを接続するようにしたこと。
・ソース入力に前段の論理出力を次次と接続するように構成すること。
【0047】
【発明の効果】
上記、<実施例の構成及び動作>の項で述べた様に、サブデコーダのゲート入力部の〔H〕レベルを低振幅化(VCC−Vt)することで、メインデコーダ部出力部の〔H〕のレベルをVCC−2Vtと他の実施例に比べ、更に低振幅かする事が可能となり、更なる高速化と低消費電力化を享受できる。
以下に、本発明に係る論理回路の特徴点を列挙する。
・出力部にNN構成を適用し、出力を低振幅化したデコーダ回路。
・前記デコーダ回路の入力部にソースドライブを適用し、入出力を低振幅化したデコーダ回路。
・前記デコーダ回路の入力部にゲート入力を適用し、入力がフル振幅で出力を低振幅化したデコーダ回路。
・前記デコーダ回路の出力の高速化のため、その出力により制御されるPMOS負荷の構造を有する。
・前記デコーダ回路のデコーダ回路内部のインバータ出力を利用し選択時の貫通電流を低減したデコーダ回路。
・前記デコーダ回路の出力の高速化のため、デコーダ回路内部のインバータ出力により制御されるPMOS負荷の構造を有する。
・前記デコーダ回路の選択時の貫通電流低減のため、そのデコーダ出力により制御されるPMOS負荷の構造を有する。
・前記デコーダ回路の出力の高速化のため、その出力及びデコーダ内部信号により制御されるNN構成のドライバーを有し、その出力で制御するPMOS負荷の構造を有する。
・前記デコーダ回路に関し、デコーダ回路内部のインバータ出力を通常ONのNMOSを介して、その出力により制御されるPMOS負荷の構造を有する。
・多段化が可能。
【図面の簡単な説明】
【図1】メインワードデコーダ部とサブワードデコーダ部とからなるデコーダ回路の構成図。
【図2】メインワードデコーダ部を構成する論理回路の本発明の実施例の構成図。
【図3】論理回路を縦続接続した本発明の他の実施例1の構成図。
【図4】論理回路の動作図。
【図5】本発明の実施例2の構成図。
【図6】本発明の実施例3の構成図。
【図7】本発明の実施例4の構成図。
【図8】本発明の実施例5の構成図。
【図9】本発明の実施例6の構成図。
【図10】本発明の実施例7の構成図。
【図11】本発明の実施例8の構成図。
【図12】本発明の実施例9の構成図。
【図13】論理回路の従来例1の構成図。
【図14】論理回路の従来例2の構成図。
【図15】論理回路の従来例3の構成図。
Claims (14)
- 一方の極性のMOS−FETの縦積構成されてなり、複数の論理入力を備えた論理入力段と、
一方の極性のMOS−FETの縦積構成された論理出力段と、
前記論理入力段の最上段のFETのドレインと電源ラインとの間に接続された他方の極性のMOS−FETで構成されたのアクティブ負荷と、
前記論理入力段の最上段のFETのドレインと前記論理出力段の最上段のFETのゲートとの間に接続された第1のインバータと、
前記第1のインバータの出力を入力とする第2のインバータと、
前記第1のインバータの出力と前記論理出力段の最下段のFETのゲートとの間の接続構成と、
前記第2のインバータの出力と前記論理出力段の最上段のFETのゲートとの間の接続構成と、
前記論理出力段と前記アクティブ負荷である他方の極性のMOS−FETのゲートとの間のフィードバック接続構成と、からなり、
前記論理入力段の最下段のFETのソースに論理入力信号の内の1つの入力(C1)を接続したことを特徴とする論理回路。 - 前記論理入力段の最下段のFETに、さらに、一方の極性のMOS−FETを縦積構成し、この一方の極性のMOS−FETのゲートに前記論理入力信号の内の1つの入力を接続した、ことを特徴とする請求項1記載の論理回路。
- 前記他方の極性のMOS−FETで構成されたアクティブ負荷と並列にゲートが基準電源に接続された他方の極性のMOS−FETを接続した、ことを特徴とする請求項1記載の論理回路。
- 前記論理出力段と前記アクティブ負荷である他方の極性のMOS−FETのゲートとの間のフィードバック接続構成中に、ゲートが電源ラインに接続された一方の極性のMOS−FETを接続した、ことを特徴とする請求項1記載の論理回路。
- 一方の極性のMOS−FETの縦積構成されてなり、複数の論理入力を備えた論理入力段と、
一方の極性のMOS−FETの縦積構成された論理出力段と、
前記論理入力段の最上段のFETのドレインと電源ラインとの間に接続された他方の極性のMOS−FETで構成されたのアクティブ負荷と、
前記論理入力段の最上段のFETのドレインと前記論理出力段の最上段のFETのゲートとの間に接続された第1のインバータと、
前記第1のインバータの出力側と前記論理出力段の最下段のFETのゲートとの間の接続された第2のインバータと、
前記第2のインバータの出力側と前記アクティブ負荷である他方の極性のMOS−FETのゲートとの間接続された一方の極性のMOS−FETからなるフィードバック接続構成と、からなり、
前記論理入力段の最下段のFETのソースに論理入力信号の内の1つの入力を接続したことを特徴とする論理回路。 - 一方の極性のMOS−FETの縦積構成されてなり、複数の論理入力を備えた論理入力段と、
一方の極性のMOS−FETの縦積構成された論理出力段と、前記論理入力段の最上段のFETのドレインと電源ラインとの間に接続された他方の極性のMOS−FETで構成されたのアクティブ負荷と、前記論理入力段の最上段のFETのドレインと前記論理出力段の最上段のFETのゲートとの間に接続されたインバータと、
前記インバータの出力側と前記論理出力段の最上段のFETのゲートとの間の接続構成と、
前記論理入力段の最上段のFETのドレインと前記論理出力段の最下段のFET(N32)のゲートとの間の接続構成と、
前記論理出力段の出力端と前記アクティブ負荷である他方の極性のMOS−FETのゲートとの間のフィードバック接続構成と、からなり、
前記論理入力段の最下段のFETのソースに論理入力信号の内の1つの入力を接続したことを特徴とする論理回路。 - 前記論理出力段と前記アクティブ負荷である他方の極性のMOS−FETのゲートとの間のフィードバック接続構成中に、挿入された一方の極性のMOS−FETの縦積構成されたドライバであって、そのドライバは、
前記ドライバの最上段のFETのゲートは前記論理入力段の最上段のFETのドレインに接続され、
前記ドライバの最下段のFETのゲートは前記論理出力段の出力側に接続され、
前記ドライバの出力側は、前記前記アクティブ負荷である他方の極性のMOS−FETのゲートに接続されている、ことを特徴とする請求項6記載の論理回路。 - 前記ドライバの最上段のFETのゲートと前記論理入力段の最上段のFETのドレインとの接続構成中に抵抗が挿入されている、ことを特徴とする請求項7記載の論理回路。
- 一方の極性のMOS−FETを少なくとも1つ有し、複数の論理入力を備えた論理入力段と、一方の極性のMOS−FETの縦積構成された論理出力段と、前記論理入力段と電源ラインとの間に接続された他方の極性のMOS−FETで構成されたアクティブ負荷と、
前記論理入力段の出力により前記論理出力段の出力を決定する手段とを有し、
前記アクティブ負荷のインピーダンスは前記論理出力段の出力レベルが第1のレベルのとき高インピーダンスとなり、前記論理出力段の出力レベルが第2のレベルのとき低インピーダンスとなり、前記論理入力段の最下段のFETのソースには前記複数の論理入力の内の1つの入力を接続したことを特徴とする論理回路。 - 前記一方の極性のMOS−FETはNMOS−FETであり、前記他方の極性のMOS−FETはPMOS−FETである、ことを特徴とする請求項1〜9のいずれかに記載の論理回路。
- 前記一方の極性のMOS−FETはPMOS−FETであり、前記他方の極性のMOS−FETはNMOS−FETである、ことを特徴とする請求項1〜9のいずれかに記載の論理回路。
- 請求項1〜9のいずれかに記載の論理回路を複数個縦続接続した、ことを特徴とする請求項1〜9のいずれかに記載の論理回路。
- 前記縦続接続された論理回路のうち、後段の論理回路の論理入力段の最下段のFETのソース入力に、前段の論理回路の論理出力段を次々と接続することにより多段構成とした、ことを特徴とする請求項10記載の論理回路。
- 請求項1〜11のいずれかに記載の論理回路の論理出力段の出力側にインバータを接続した、ことを特徴とする請求項1〜11のいずれかに記載の論理回路。
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