KR100411023B1 - 출력 회로 - Google Patents

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Abstract

본 발명은 출력 회로에 관한 것으로, 제 1 및 제 2 제어 신호를 논리 조합하여 제 3 제어 신호 및 제 4 제어 신호를 출력하기 위한 출력 버퍼와, 다수의 부하 수단이 소정 단위로 분할되어 다수의 부하 블럭이 구성되고, 상기 출력 버퍼로부터 출력된 상기 제 3 및 제 4 제어 신호에 따라 선택된 부하 블럭을 구동시켜 출력 단자의 전위가 제 1 전위를 갖도록 조절하기 위한 출력 드라이버와, 상기 제 4 제어 신호 및 제 5 제어 신호에 따라 상기 출력 드라이버의 다른 부하 블럭을 구동시켜 상기 출력 단자의 전위가 상기 제 1 전위보다 소정 시간 지연된 제 2 전위를 갖도록 조절하기 위한 제어 회로를 포함하여 이루어져, 출력 드라이버에서 발생되는 전류 소모를 시간상으로 분리하여 기존의 방법보다 큰 사이즈로 출력 드라이버를 구성할 수 있고, 출력 단자에서 유발되는 전압 노이즈 문제를 피하면서 출력 드라이버를 구성하는 트랜지스터의 사이즈를 크게 할 수 있으므로 소자의 출력 속도를 크게 개선할 수 있는 출력 회로가 제시된다.

Description

출력 회로{Output circuit}
본 발명은 출력 회로에 관한 것으로, 특히 출력 드라이버에서 발생되는 전류 소모를 시간상으로 분리하여 기존의 방법보다 큰 사이즈로 출력 드라이버를 구성할 수 있고, 출력 단자에서 유발되는 전압 노이즈 문제를 피하면서 출력 드라이버를구성하는 트랜지스터의 사이즈를 크게 할 수 있으므로 소자의 출력 속도를 크게 개선할 수 있는 출력 회로에 관한 것이다.
출력 회로는 일반적으로 출력 버퍼와 출력 드라이버로 구성된다. 출력 버퍼는 출력 인에이블 신호에 따라 센스 증폭기의 출력 신호와 그 반전된 신호를 출력하는 역할을 하며, 출력 드라이버는 출력 버퍼의 출력 신호에 따라 최종 출력 신호를 조절하여 출력하는 역할을 한다.
상기와 같은 출력 회로를 구성하는 출력 버퍼는 출력 인에이블 신호와 센스 증폭기의 출력 신호를 각각 논리 조합하는 두개의 논리 수단에 의해 출력 신호가 발생된다. 또한, 출력 드라이버는 출력 버퍼의 두개의 출력 신호 각각에 따라 풀업 트랜지스터와 풀다운 트랜지스터가 구동되어 최종 출력 신호를 출력한다.
상기와 같이 메모리 셀에 저장된 데이터를 센스 증폭기에서 센싱한 후 출력 버퍼 및 출력 드라이버를 통해 외부로 데이터를 출력함에 있어서, 출력 드라이버의 풀업 트랜지스터 및 풀다운 트랜지스터가 동시에 턴온된다. 따라서, 데이터를 출력할 때 전압 노이즈를 유발하여 칩을 오동작시킬 수 있다. 이러한 문제를 해결하기 위해, 즉 전압 노이즈에 대한 영향을 줄이기 위해 출력 드라이버의 트랜지스터 사이즈를 줄이는 방법이 제시되었다. 그러나, 출력 드라이버의 트랜지스터 사이즈를 줄이면 소자의 속도가 지연되는 문제점을 수반하게 된다.
본 발명의 목적은 전압 노이즈의 영향을 줄여 칩의 오동작을 방지할 수 있는 출력 회로를 제공하는데 있다.
본 발명의 다른 목적은 출력 드라이버의 트랜지스터 사이즈를 줄이지 않아 속도의 지연을 방지하면서 전압 노이즈의 영향을 줄여 칩의 오동작을 방지할 수 있는 출력 회로를 제공하는데 있다.
본 발명의 또다른 목적은 출력 드라이버의 풀업 트랜지스터 또는 풀다운 트랜지스터를 시간상으로 나누어 턴온시키는 회로를 더 구성하여 출력 노이즈 문제를 피하면서 속도의 지연 문제를 최소화할 수 있는 출력 회로를 제공하는데 있다.
도 1은 본 발명의 일실시 예에 따른 출력 회로도.
도 2는 도 1의 입출력 파형도.
도 3은 본 발명의 다른 실시 예에 따른 출력 회로도.
<도면의 주요 부분에 대한 부호의 설명>
10 및 100 : 출력 버퍼 20 및 200 : 출력 드라이버
30 및 300 : 출력 드라이버 분리 회로
본 발명에 따른 출력 회로는 제 1 및 제 2 제어 신호를 논리 조합하여 제 3 제어 신호 및 제 4 제어 신호를 출력하기 위한 출력 버퍼와, 다수의 부하 수단이 소정 단위로 분할되어 다수의 부하 블럭이 구성되고, 상기 출력 버퍼로부터 출력된 상기 제 3 및 제 4 제어 신호에 따라 선택된 부하 블럭을 구동시켜 출력 단자의 전위가 제 1 전위를 갖도록 조절하기 위한 출력 드라이버와, 상기 제 4 제어 신호 및 제 5 제어 신호에 따라 상기 출력 드라이버의 다른 부하 블럭을 구동시켜 상기 출력 단자의 전위가 상기 제 1 전위보다 소정 시간 지연된 제 2 전위를 갖도록 조절하기 위한 제어 회로를 포함하여 이루어진 것을 특징으로 한다.
또한, 본 발명의 일 실시 예에 따른 출력 회로는 센스 증폭기 출력 신호 및 출력 인에이블 바 신호를 논리 조합하여 상기 센스 증폭기 출력 신호 및 그 반전신호를 출력하기 위한 출력 버퍼와, 다수의 부하 수단이 소정 단위로 분할되어 다수의 부하 블럭이 구성되고, 상기 출력 버퍼로부터 출력된 상기 센스 증폭기 출력 신호 및 그 반전 신호에 따라 소정의 부하 블럭을 구동시켜 출력 단자의 전위가 제 1 전위를 갖도록 조절하기 위한 출력 드라이버와, 상기 센스 증폭기 출력 신호 및 지연된 출력 인에이블 신호에 따라 상기 출력 드라이버의 다른 부하 블럭을 구동시켜 상기 출력 단자의 전위가 상기 제 1 전위보다 소정 시간 지연된 제 2 전위를 갖도록 조절하기 위한 제어 회로를 포함하여 이루어진 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
도 1은 본 발명의 일 실시 예에 따른 출력 회로도로서, 출력 드라이버의 출력 단자와 접지 단자 사이에 접속된 풀다운 트랜지스터의 일부를 출력 드라이버 분리 회로를 이용하여 구동시키는 출력 회로를 나타낸 것이다. 출력 버퍼(10)는 출력 인에이블 바 신호(OEB)에 따라 센스 증폭기의 출력 신호(SAOUT)와 동일한 전위를 갖는 두개의 신호를 출력한다. 출력 드라이버(20)는 출력 버퍼(10)로부터 출력된 두개의 출력 신호에 따라 풀업 트랜지스터 및 풀다운 트랜지스터를 구동시켜 최종 출력 신호(OUTPUT)를 조절하여 출력한다. 출력 드라이버 분리 회로(30)는 출력 드라이버(20)의 풀다운 트랜지스터중 일부를 소정 지연 시간후에 구동시키는 역할을 한다.
그럼, 본 발명의 일 실시 예에 따른 출력 회로의 구성을 좀더 상세히 설명하면 다음과 같다.
NOR 게이트(11)는 출력 인에이블 바 신호(OEB)와 센스 증폭기 출력 신호(SAOUT)를 입력하고, 이들을 논리 조합한다. NAND 게이트(12)는 출력 인에이블 바 신호(OEB)를 반전시키는 제 1 인버터(I11)의 출력 신호와 센스 증폭기 출력 신호(SAOUT)를 입력하고, 이들을 논리 조합한다. 이들에 의해 출력 버퍼(10)가 구성된다.
전원 단자(Vcc)와 출력 노드인 제 1 노드(Q11) 사이에 병렬 접속된 제 1 및 제 2 PMOS 트랜지스터(P11 및 P12) 각각은 NOR 게이트(11)의 출력 신호를 반전시키는 제 2 인버터(I12)의 출력 신호에 따라 구동된다. 제 1 노드(Q11)와 접지 단자(Vss) 사이에 제 1 내지 제 3 NMOS 트랜지스터(N11 내지 N13)가 병렬 접속된다. 제 1 및 제 2 NMOS 트랜지스터(N11 및 N12)는 NAND 게이트(12)의 출력 신호를 반전시키는 제 3 인버터(I13)의 출력 신호에 따라 구동된다. 그리고, 제 3 NMOS 트랜지스터(N13)는 제 2 노드(Q12)의 전위에 따라 구동된다. 이들에 의해 출력 드라이버(20)가 구성된다. 그런데, 상기의 구성에서 PMOS 트랜지스터 및 NMOS 트랜지스터는 각각 두개 및 세개를 예로하여 제시하였으나, 그보다 더 많은 수의 트랜지스터들이 하나의 블럭으로 구성될 수 있다. 즉, 제 1 및 제 2 NMOS 트랜지스터(N11 및 N12)가 적어도 하나 이상의 NMOS 트랜지스터로 구성된 하나의 블럭이고, 제 3 NMOS 트랜지스터(N13)도 적어도 하나 이상의 NMOS 트랜지스터로 구성된 하나의 블럭이다.
제 3 인버터(I13)의 출력 단자와 제 2 노드(Q12) 사이에 제 4 NMOS 트랜지스터(N14)가 접속되며, 출력 인에이블 바 신호(OEB)가 소정 시간 반전 지연된 출력인에이블 지연 신호(OED)에 따라 구동된다. 제 2 노드(Q12)와 접지 단자(Vss) 사이에 제 5 NMOS 트랜지스터(N15)가 접속되며, 출력 인에이블 지연 신호(OED)가 제 4 인버터(I14)를 통해 반전된 신호에 의해 구동된다. 이들에 의해 출력 드라이버 분리 회로(30)가 구성된다.
상기와 같이 구성되는 본 발명의 일 실시 예에 따른 출력 회로의 구동 방법을 도 2에 도시된 동작 파형도를 이용하여 설명하면 다음과 같다.
센스 증폭기 출력 신호(SAOUT)가 하이 상태로 인가되고, 출력 인에이블 바 신호(OEB)가 로우 상태로 천이되어 인가되면, NOR 게이트(11)는 이들을 논리 조합하여 로우 상태의 신호를 출력한다. 한편, NAND 게이트(12)는 하이 상태의 센스 증폭기 출력 신호(SAOUT)와 제 1 인버터(I11)를 통해 하이 상태로 반전된 출력 인에이블 신호(OEB)를 논리 조합하여 로우 상태의 신호를 출력한다. 로우 상태를 유지하는 NOR 게이트(11)의 출력 신호는 제 2 인버터(I12)를 통해 하이 상태로 반전되고, 이 신호에 의해 제 1 및 제 2 PMOS 트랜지스터(P11 및 P12)가 턴오프된다. 한편, 로우 상태를 유지하는 NAND 게이트(12)의 출력 신호는 제 3 인버터(I13)를 통해 하이 상태로 반전되고, 이 신호에 의해 제 1 및 제 2 NMOS 트랜지스터(N11 및 N12)가 턴온된다. 따라서, 출력 단자인 제 1 노드(Q11)의 전위는 서서히 감소하게 되고, 제 1 및 제 2 NMOS 트랜지스터(N11 및 N12)를 통해 접지 단자(Vss)로 전류가 흘러 제 1 노드(Q11)의 전류량도 서서히 감소하게 된다. 이 상태에서 출력 인에이블 신호가 소정 시간 지연된 출력 인에이블 지연 신호(OED)가 하이 상태로 인가되면 제 4 NMOS 트랜지스터(N14)를 턴온시키고, 제 4 인버터(I14)를 통해 로우 상태로 반전되어 제 5 NMOS 트랜지스터(N15)를 턴오프시킨다. 턴온된 제 4 NMOS 트랜지스터(N14)를 통해 하이 상태를 유지하는 제 3 인버터(I13)의 출력 신호가 제 2 노드(Q12)로 전달되어 제 2 노드(Q12)는 하이 상태를 유지하게 된다. 하이 상태를 유지하는 제 2 노드(Q12)의 전위에 의해 제 3 NMOS 트랜지스터(N13)가 턴온되어 제 1 노드(Q11)의 전위를 낮추게 된다. 이때, 제 1 노드(Q11)의 전위는 출력 인에이블 지연 신호(OED)가 하이 상태로 천이될 때 약간 증가하다가 제 3 NMOS 트랜지스터 (N13)가 턴온되면 다시 감소하게 된다.
상기한 바와 같이 출력 단자와 접지 단자 사이에 접속된 다수의 NMOS 트랜지스터를 두개의 그룹으로 묶고 하나의 그룹은 출력 버퍼의 출력 신호에 따라 구동되도록 하고, 다른 하나의 그룹은 출력 인에이블 지연 신호에 따라 소정 시간 지연시킨 출력 버퍼의 출력 신호에 의해 구동되도록 한다. 이에 의해 모든 NMOS 트랜지스터가 한꺼번에 구동되는 방법에 비해 출력 신호의 지연을 최소화하면서 전원 전압의 노이즈 문제를 해결할 수 있다.
도 3은 본 발명의 다른 실시 예에 따른 출력 회로도로서, 출력 드라이버의 전원 단자와 접지 단자 사이에 접속된 풀업 트랜지스터의 일부를 출력 드라이버 분리 회로를 이용하여 구동시키는 출력 회로를 나타낸 것이다. 출력 버퍼(100)는 출력 인에이블 바 신호(OEB)에 따라 센스 증폭기의 출력 신호(SAOUT)와 같은 전위를 갖는 두개의 신호를 출력한다. 출력 드라이버(200)는 출력 버퍼(100)로부터 출력된두개의 출력 신호에 따라 풀업 트랜지스터 및 풀다운 트랜지스터를 구동시켜 최종 출력 신호(OUTPUT)를 조절하여 출력한다. 출력 드라이버 분리 회로(300)는 출력 드라이버(200)의 풀업 트랜지스터중 일부를 소정 지연 시간후에 구동시키는 역할을 한다.
그럼, 본 발명의 일 실시 예에 따른 출력 회로의 구성을 좀더 상세히 설명하면 다음과 같다.
NOR 게이트(21)는 출력 인에이블 바 신호(OEB)와 센스 증폭기 출력 신호(SAOUT)를 입력하고, 이들을 논리 조합한다. NAND 게이트(22)는 출력 인에이블 바 신호(OEB)를 반전시키는 제 1 인버터(I21)의 출력 신호와 센스 증폭기 출력 신호(SAOUT)를 입력하고, 이들을 논리 조합한다. 이들에 의해 출력 버퍼(100)가 구성된다.
전원 단자(Vcc)와 출력 노드인 제 1 노드(Q11) 사이에 제 1 내지 제 3 PMOS 트랜지스터(P21 내지 P23)가 병렬 접속된다. 제 1 및 제 2 PMOS 트랜지스터(P21 및 P22)는 NOR 게이트(21)의 출력 신호를 반전시키는 제 2 인버터(I22)의 출력 신호에 따라 구동된다. 그리고, 제 3 PMOS 트랜지스터(P23)는 제 2 노드(Q22)의 전위에 따라 구동된다. 제 1 노드(Q21)와 접지 단자(Vss) 사이에 NAND 게이트(22)의 출력 신호를 반전시키는 제 3 인버터(I23)의 출력 신호에 따라 구동되는 제 1 및 제 2 NMOS 트랜지스터(N21 및 N22)가 병렬 접속된다. 이들에 의해 출력 드라이버(200)가 구성된다. 그런데, 상기의 구성에서 PMOS 트랜지스터 및 NMOS 트랜지스터는 각각 세개 및 두개를 예로하여 제시하였으나, 그보다 더 많은 수의 트랜지스터들이 하나의 블럭으로 구성될 수 있다. 즉, 제 1 및 제 2 PMOS 트랜지스터(P21 및 P22)가 적어도 하나 이상의 PMOS 트랜지스터로 구성된 하나의 블럭이고, 제 3 PMOS 트랜지스터(P23)도 적어도 하나 이상의 PMOS 트랜지스터로 구성된 하나의 블럭이다.
제 2 인버터(I22)의 출력 단자와 제 2 노드(Q22) 사이에 제 4 PMOS 트랜지스터(P24)가 접속되며, 출력 인에이블 바 신호(OEB)가 소정 시간 반전 지연된 출력 인에이블 지연 신호(OED)가 제 4 인버터(I24)를 통해 반전된 신호에 따라 구동된다. 전원 단자(Vcc)와 제 2 노드(Q12) 사이에 제 5 PMOS 트랜지스터(P25)가 접속되며, 제 4 인버터(I24)를 통해 반전된 출력 인에이블 지연 신호(OED)가 제 5 인버터(I25)를 통해 재반전된 신호에 의해 구동된다. 이들에 의해 출력 드라이버 분리 회로(300)가 구성된다.
상기한 바와 같이 전원 단자와 출력 단자 사이에 접속된 다수의 PMOS 트랜지스터를 두개의 그룹으로 묶고 하나의 그룹은 출력 버퍼의 출력 신호에 따라 구동되도록 하고, 다른 하나의 그룹은 출력 인에이블 지연 신호에 따라 소정 시간 지연시킨 출력 버퍼의 출력 신호에 의해 구동되도록 한다. 이에 의해 모든 PMOS 트랜지스터가 한꺼번에 구동되는 방법에 비해 출력 신호의 지연을 최소화하면서 전원 전압의 노이즈 문제를 해결할 수 있다.
상술한 바와 같이 본 발명에 의하면 출력 드라이버에서 발생되는 전류 소모를 시간상으로 분리하여 기존의 방법보다 큰 사이즈로 출력 드라이버를 구성할 수 있고, 출력 단자에서 유발되는 전압 노이즈 문제를 피하면서 출력 드라이버를 구성하는 트랜지스터의 사이즈를 크게 할 수 있으므로 소자의 출력 속도를 크게 개선할 수 있다.

Claims (9)

  1. 제 1 및 제 2 제어 신호를 논리 조합하여 제 3 제어 신호 및 제 4 제어 신호를 출력하기 위한 출력 버퍼와,
    다수의 부하 수단이 소정 단위로 분할되어 다수의 부하 블럭이 구성되고, 상기 출력 버퍼로부터 출력된 상기 제 3 및 제 4 제어 신호에 따라 선택된 부하 블럭을 구동시켜 출력 단자의 전위가 제 1 전위를 갖도록 조절하기 위한 출력 드라이버와,
    상기 제 4 제어 신호 및 제 5 제어 신호에 따라 상기 출력 드라이버의 다른 부하 블럭을 구동시켜 상기 출력 단자의 전위가 상기 제 1 전위보다 소정 시간 지연된 제 2 전위를 갖도록 조절하기 위한 제어 회로를 포함하여 이루어진 것을 특징으로 하는 출력 회로.
  2. 제 1 항에 있어서, 상기 출력 버퍼는 상기 제 1 제어 신호 및 상기 제 2 제어 신호를 논리 조합하여 상기 제 3 제어 신호를 출력하기 위한 제 1 논리 수단과,
    상기 제 1 제어 신호 및 상기 제 2 제어 신호의 반전 신호를 논리 조합하여 상기 제 4 제어 신호를 출력하기 위한 제 2 논리 수단을 포함하여 이루어진 것을 특징으로 하는 출력 회로.
  3. 제 2 항에 있어서, 상기 제 1 논리 수단은 NOR 게이트 및 상기 NOR 게이트의 출력 신호를 반전시키는 인버터로 이루어진 것을 특징으로 하는 출력 회로.
  4. 제 2 항에 있어서, 상기 제 2 논리 수단은 NAND 게이트 및 상기 NAND 게이트이 출력 신호를 반전시키는 인버터로 이루어진 것을 특징으로 하는 출력 회로.
  5. 제 1 항에 있어서, 상기 출력 드라이버는 전원 단자와 상기 출력 단자 사이에 병렬 접속되어 상기 제 3 제어 신호에 따라 구동되는 다수의 PMOS 트랜지스터와,
    상기 출력 단자와 접지 단자 사이에 병렬 접속되어 상기 제 4 제어 신호에 따라 구동되는 다수의 NMOS 트랜지스터와,
    상기 출력 단자와 접지 단자 사이에 병렬 접속되어 소정 시간 지연되어 입력되는 상기 제 4 제어 신호에 따라 구동되는 다수의 NMOS 트랜지스터를 포함하여 이루어진 것을 특징으로 하는 출력 회로.
  6. 제 1 항에 있어서, 상기 출력 드라이버는 전원 단자와 상기 출력 단자 사이에 병렬 접속되어 상기 제 3 제어 신호에 따라 구동되는 다수의 PMOS 트랜지스터와,
    상기 전원 단자와 상기 출력 단자와 사이에 병렬 접속되어 소정 시간 지연되어 입력되는 상기 제 3 제어 신호에 따라 구동되는 다수의 PMOS 트랜지스터와,
    상기 출력 단자와 접지 단자 사이에 병렬 접속되어 상기 제 4 제어 신호에 따라 구동되는 다수의 NMOS 트랜지스터를 포함하여 이루어진 것을 특징으로 하는 출력 회로.
  7. 제 1 항에 있어서, 상기 제어 회로는 상기 제 5 제어 신호에 따라 상기 제 4 제어 신호를 제 1 노드로 공급하기 위한 제 1 NMOS 트랜지스터와,
    상기 제 5 제어 신호의 반전 신호에 따라 상기 제 1 노드의 전위를 조절하기 위한 제 2 NMOS 트랜지스터로 이루어져, 상기 제 1 노드의 전위에 따라 상기 출력 드라이버의 다른 부하 블럭을 구동시키는 것을 특징으로 하는 출력 회로.
  8. 제 1 항에 있어서, 상기 제어 회로는 상기 제 5 제어 신호의 반전 신호에 따라 상기 제 3 제어 신호를 제 2 노드로 공급하기 위한 제 1 PMOS 트랜지스터와,
    상기 제 5 제어 신호의 지연 신호에 따라 상기 제 2 노드의 전위를 조절하기 위한 제 2 PMOS 트랜지스터로 이루어져, 상기 제 2 노드의 전위에 따라 상기 출력드라이버의 다른 부하 블럭을 구동시키는 것을 특징으로 하는 출력 회로.
  9. 센스 증폭기 출력 신호 및 출력 인에이블 바 신호를 논리 조합하여 상기 센스 증폭기 출력 신호와 같은 전위를 갖는 제 1 및 제 2 신호를 출력하기 위한 출력 버퍼와,
    다수의 부하 수단이 소정 단위로 분할되어 다수의 부하 블럭이 구성되고, 상기 출력 버퍼로부터 출력된 상기 제 1 및 제 2 신호에 따라 소정의 부하 블럭을 구동시켜 출력 단자의 전위가 제 1 전위를 갖도록 조절하기 위한 출력 드라이버와,
    상기 센스 증폭기 출력 신호 및 지연된 출력 인에이블 신호에 따라 상기 출력 드라이버의 다른 부하 블럭을 구동시켜 상기 출력 단자의 전위가 상기 제 1 전위보다 소정 시간 지연된 제 2 전위를 갖도록 조절하기 위한 제어 회로를 포함하여 이루어진 것을 특징으로 하는 출력 회로.
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