KR19980058473A - 반도체 메모리소자의 출력버퍼회로 - Google Patents

Abstract

본 발명은 노이즈 소오스가 되는 풀업 트랜지스터와 전원전압 그리고 풀다운 트랜지스터와 접지사이에 크기가 큰 PMOS 트랜지스터와 NMOS 트랜지스터를 각각 연결구성하여 노이즈소오스인 전원라인과 접지라인을 분리시켜 노이즈에 대한 영향을 감소시킬 수 있는 반도체 메모리소자의 출력버퍼회로에 관한 것이다.

본 발명은 출력 인에이블신호에 의해 구동되어 데이터를 출력단을 통해 출력하기 위한, 전원전압과 접지사이에 직렬연결된 풀업 트랜지스터와 풀다운 트랜지스터를 구비한 반도체 메모리소자의 출력버퍼회로에 있어서, 풀업트랜지스터와 전원전압 라인 그리고 풀다운 트랜지스터와 접지라인사이에 연결되어, 풀업 트랜지스터와 전원전압라인 그리고 풀다운 트랜지스터와 접지라인사이에 이들을 분리시켜 주기위한 분리수단을 포함한다.

Description

반도체 메모리소자의 출력버퍼회로

본 발명은 반도체 메모리소자에 관한 것으로서, 특히 노이즈마진 및 속도특성을 개선하고 동작전류를 감소시킬 수 있는 반도체 메모리소자의 출력버퍼회로에 관한 것이다.

종래의 반도체 메모리소자의 출력버퍼회로는 데이터의 출력시 상승 및 하강 기울기를 크게 하기 위하여 풀업 트랜지스터와 풀다운 트랜지스터의 크기를 크게하였다.

도 1은 종래의 반도체 메모리소자의 출력버퍼회로의 회로도를 도시한 것이다.

도 1을 참조하면, 반도체 메모리소자의 출력버퍼회로는 출력 인에이블신호(OE)와 출력 데이터(DATA)가 인가되는 낸드 게이트(11)와, 낸드 게이트(11)의 출력을 반전시켜 주기 위한 제1반전 게이트(12)와, 제3반전 게이트(13)를 통해 반전된 출력인에이블신호(OE)와 데이터(DATA)를 입력하는 노아 게이트(14)와, 노아 게이트(14)의 출력을 반전 시켜주기 위한 제3반전 게이트(15)로 이루어졌다.

또한, 출력버퍼회로는 제3반전 게이트(15)의 출력신호와 제1반전 게이트(12)의 출력신호가 각각 게이트에 인가되고 공통 접속된 드레인 단자를 통해 데이터를 출력하는, 전원전압과 접지사이에 직렬 연결된 PMOS 트랜지스터(16)와 NMOS 트랜지스터(17)와, 상기 PMOS 트랜지스터(16)와 NMOS 트랜지스터(17)의 드레인에 연결된 제 1 및 제 2 저항(18, 19) 및 콘덴서(20)로 구성된다.

상기한 바와 같은 구조를 갖는 반도체 메모리소자의 출력버퍼회로의 동작을 설명하면 다음과 같다.

반도체 메모리소자로 입력되는 어드레스가 변화되면 어드레스 전이신호(ATD, Address Transition Detection)가 발생되고, 어드레스 전이신호에 의해 출력인에이블신호(OE)가 발생되어 출력버퍼를 인에이블시키게 된다.

로우상태의 출력인에이블신호(OE)가 인가되면 제 1 및 제 3 반전 게이트(12),(15)의 출력이 각각 로우하이상태가 되어 NMOS 트랜지스터(17) 및 PMOS 트랜지스터(16)가 턴오프되어 출력버퍼회로는 데이터를 출력하지 못한다.

한편, 하이상태의 출력인에이블신호(OE)가 인가되면, 데이터(DATA)에 따라 제 1 및 제 3 반전 게이트(12),(15)의 출력이 변하게 된다. 즉, 로우상태의 데이터(DATA)가 인가되면 PMOS 트랜지스터(16)가 턴온되어 출력단(OUTPUT)을 통해 하이상태의 신호를 출력하고, 하이상태의 데이터(DATA)가 인가되면 NMOS 트랜지스터(17)가 턴온되어 출력단(OUTPUT)을 통해 로우상태의 신호를 출력하게 된다.

상기한 바와 같은 종래의 출력버퍼회로는 x16 또는 x32등 출력버퍼의 수가 많을 때, 풀업 및 풀다운 트랜지스터의 전류 변화량이 증가함에 따라 출력단(OUTPUT)에서 발생하는 노이즈는 증가하게 된다.

출력단에서 발생한 노이즈는 전원전압(Vcc) 및 접지(Vss) 파워라인에 전달되어 그 다음의 입력버퍼에 영향을 주는 문제점이 있었다.

본 발명은 상기한 바와같은 종래기술의 문제점을 해결하기 위한 것으로서, 노이즈소오스가 되는 풀업 트랜지스터와 전원전압 그리고 풀다운 트랜지스터와 접지사이에 크기가 큰 PMOS 트랜지스터와 NMOS 트랜지스터를 각각 연결구성하여 노이즈소오스와 전원라인과 접지라인을 분리시켜 노이즈에 대한 영향을 감소시킬 수 있는 출력버퍼회로를 제공하는 데 그 목적이 있다.

도 1은 종래의 반도체 메모리소자의 출력버퍼회로도,

도 2는 본 발명의 실시예에 따른 반도체 메모리소자의 출력버퍼회로도,

도 3은 본 발명의 실시예에 따른 다수의 출력버퍼를 구비한 반도체 메모리소자의 출력버퍼회로도,

도 4는 도 2의 동작 파형도

* 도면의 주요 부분에 대한 부호의 설명

11 : 낸드 게이트, 12,12,15 : 인버터, 14 : 오아 게이트, 16 : 풀업 트랜지스터, 17 : 풀다운 트랜지스터, 18,19 ; 저항, 20 : 캐패시터, 21 : PMOS 트랜지스터, 22 : NMOS 트랜지스터

상기 목적을 달성하기 위하여, 본 발명은 출력 인에이블신호에 의해 구동되어 데이터를 출력단을 통해 출력하기 위한, 전원전압과 접지사이에 직렬연결된 풀업 트랜지스터와 풀다운 트랜지스터를 구비한 반도체 메모리소자의 출력버퍼회로에 있어서, 풀업트랜지스터와 전원전압 라인 그리고 풀다운 트랜지스터와 접지라인사이에 연결되어, 풀업 트랜지스터와 전원전압라인 그리고 풀다운 트랜지스터와 접지라인사이에 이들을 분리시켜 주기위한 분리수단을 포함하는 것을 특징으로 한다.

본 발명의 실시예에 따른 반도체 메모리소자의 출력버퍼회로에 있어서, 상기 분리수단은 풀업트랜지스터와 전원전압 라인사이에 연결되어, 반전 출력인에이블신호에 의해 풀업 트랜지스터와 전원전압라인을 분리시켜 주기위한 제1분리수단과, 풀다운 트랜지스터와 접지 라인사이에 연결되어, 출력인에이블신호에 의해 풀다운 트랜지스터와 접지라인을 분리시켜 주기위한 제2분리수단을 포함한다.

본 발명의 실시예에 따른 반도체 메모리소자의 출력버퍼회로에 있어서, 제1분리수단은 게이트에 반전 출력인에이블신호가 인가되고 소오스에 상기 전원전압이 인가되며 드레인이 상기 풀업 트랜지스터의에 연결되는 PMOS 트랜지스터로 구성되고, 상기 제2분리수단은 게이트에 출력인에이블신호가 인가되고 드레인이 상기 풀다운 트랜지스터에 연결되며 소오스가 접지된 NMOS 트랜지스터로 구성된다.

[실시예]

이하, 첨부된 도면에 의하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.

도 2는 본 발명에 실시예에 따른 반도체 메모리소자의 출력버퍼회로의 회로도를 도시한 것이다. 도 2를 참조하면, 본 발명의 실시예에 따른 반도체 메모리소자의 출력버퍼회로의 구성은 도 1의 출력버퍼회로에 있어서, 풀업 트랜지스터인 PMOS 트랜지스터(16)와 전원전압(Vcc)라인사이에 연결되어 PMOS 트랜지스터(16)와 전원전압(Vcc)라인을 분리시켜 주기위한, 게이트에 반전출력 인에이블신호(OBE)가 인가되는 PMOS 트랜지스터(21)와, 풀다운 트랜지스터인 NMOS 트랜지스터(17)와 접지(Vss)라인사이에 연결되어 NMOS 트랜지스터(17)와 접지(Vss)라인을 분리시켜 주기위한, 게이트에 출력인에이블신호(OE)가 인가되는 NMOS 트랜지스터(22)를 더 구비한다.

본 발명의 실시예에 따른 반도체 메모리소자의 출력버퍼회로는 도 4를 참조하면, 반도체 메모리소자로 입력되는 도 4A의 어드레스가 변화될 때 도 4B와 같은 어드레스 전이신호(ATD, Address Transition Detection)가 발생된다. 어드레스 전이신호에 의해 도 4C와 같이 출력인에이블신호(OE)가 발생되어 출력버퍼를 인에이블시키게 된다.

본 발명의 출력버퍼회로는 하이상태의 출력인에이블신호(OE)에 의해 출력단(OUTPUT)을 통해 도 4(E)에 도시된 바와같이 소정의 데이터를 출력하게 된다. 이 때, 출력버퍼회로의 데이터 출력후 도 4(D)의 반전 출력인에이블신호(OEB)에 의해 구동되는 PMOS 트랜지스터(21)가 턴오프되어 풀업 트랜지스터인 PMOS 트랜지스터(16)와 전원전압(Vcc)라인을 분리시켜 준다.

또한, 도 4(C)의 출력인에이블신호(OE)에 의해 구동되는 NMOS 트랜지스터(22)가 턴오프되어 풀다운 트랜지스터인 NMOS 트랜지스터(17)와 접지(Vss) 라인간을 분리시켜 주게 된다.

따라서, 노이즈 소오스인 풀업 트랜지스터와 풀다운 트랜지스터를 통해 흐르는 피이크 전류의 전류패스가 차단되므로 피이크 전류에 의한 노이즈가 다음단의 입력버퍼회로에 미치는 영향을 감소시켜 주게 된다.

전원 및 접지라인 분리용 PMOS 트랜지스터(21)와 NMOS 트랜지스터(22)는 풀업 트랜지스터(16) 및 풀다운 트랜지스터(17)에 비하여 그 크기가 상대적으로 크다.

도 3은 도 2의 전원라인과 풀업 트랜지스터 그리고 접지라인과 풀다운 트랜지스터를 분리시켜 주기 위한 PMOS 트랜지스터(21)와 NMOS 트랜지스터(22)가 다수의 출력버퍼에 연결된 예를 도시한 것이다. 도 3에서는 PMOS 트랜지스터(21)와 NMOS 트랜지스터(22)가 다수의 출력버퍼에 공통 연결 구성하였으나, 하나이상을 연결 구성할 수도 있다.

상술한 바와 같은 본 발명의 반도체 메모리소자의 출력버퍼회로는 전원전압 라인과 풀업 트랜지스터 그리고 접지라인과 풀다운 트랜지스터사이에 이들을 분리시켜 주기 위한 크기가 큰 PMOS 트랜지스터와 NMOS 트랜지스터를 연결하여 노이즈 소오스인 피이크전류의 전류 패스를 차단함으로써 다음단의 입력버퍼에서의 노이즈의 영향을 감소시킬 수 있는 이점이 있다.

Claims (6)

1. 출력 인에이블신호에 의해 구동되어 데이터를 출력단을 통해 출력하기 위한, 전원전압과 접지사이에 직렬연결된 풀업 트랜지스터와 풀다운 트랜지스터를 구비한 반도체 메모리소자의 출력버퍼회로에 있어서,

   풀업트랜지스터와 전원전압 라인 그리고 풀다운 트랜지스터와 접지라인사이에 연결되어, 풀업 트랜지스터와 전원전압라인 그리고 풀다운 트랜지스터와 접지라인사이에 이들을 분리시켜 주기위한 분리수단을 포함하는 것을 특징으로 하는 반도체 메모리소자의 출력버퍼회로.
2. 제 1항에 있어서, 상기 분리수단은

   풀업트랜지스터와 전원전압 라인사이에 연결되어, 반전 출력인에이블신호에 의해 풀업 트랜지스터와 전원전압라인을 분리시켜 주기위한 제1분리수단과,

   풀다운 트랜지스터와 접지 라인사이에 연결되어, 출력인에이블신호에 의해 풀다운 트랜지스터와 접지라인을 분리시켜 주기위한 제2분리수단을 포함하는 것을 특징으로 하는 반도체 메모리소자의 출력버퍼회로.
3. 제 2항에 있어서, 제1분리수단은 게이트에 반전 출력인에이블신호가 인가되고 소오스에 상기 전원전압이 인가되며 드레인이 상기 풀업 트랜지스터의에 연결되는 PMOS 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리소자의 출력버퍼회로.
4. 제 3항에 있어서, 상기 PMOS 트랜지스터는 상기 풀업 트랜지스터보다 더 큰 크기를 갖는 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리소자의 출력버퍼회로.
5. 제 2항에 있어서, 상기 제2분리수단은 게이트에 출력인에이블신호가 인가되고 드레인이 상기 풀다운 트랜지스터에 연결되며 소오스가 접지된 NMOS 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리소자의 출력버퍼회로.
6. 제 5항에 있어서, 상기 NMOS 트랜지스터는 풀다운 트랜지스터보다 더 큰 크기를 갖는 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리소자의 출력버퍼회로.