KR100422815B1 - 출력 버퍼 장치 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야

반도체 메모리 장치.

2. 발명이 해결하고자 하는 기술적 과제

풀-다운 트랜지스터가 턴온될 때 생기는 피크 전류(Peak-current)를 줄임으로써 잡음을 감소시키는 출력 버퍼 장치를 제공하고자 함.

3. 발명의 해결 방법의 요지

풀-다운 트랜지스터를 단위 시간당 흐르는 피크 전류 변화를 조절하기 위하여 풀-다운 트랜지스터를 두 개로 분리하여 구성하고, 첫 번째 풀-다운 트랜지스터를 천천히 턴온시켜 피크 전류를 감소시키며, 두 번째 풀-다운 트랜지스터를 첫 번째 풀-다운 트랜지스터보다 지연시켜 턴온시킴으로써 피크 전류를 감소시켜 지연된 출력을 보상하여 잡음 특성을 개선한 출력 버퍼 장치를 제공하고자 함.

4. 발명의 중요한 용도

출력 버퍼를 사용하는 모든 반도체 장치에 적용가능함.

Description

출력 버퍼 장치

본발명은 반도체 메모리 장치의 출력 버퍼에 관한 것으로서, 특히 잡음 특성을 개선한 반도체 메모리 장치의 출력 버퍼에 관한 것이다.

도1은 종래의 통상적인 출력 버퍼로서, 인버터(10)를 통해 출력 인에이블 신호 poe의 반전된 신호와 인버터(11)를 통해 데이터 입력 신호 sin의 반전된 신호를 입력으로 하는 부정 논리합게이트(NOR gate,12), 상기 부정 논리합게이트(12)로부터 출력되는 신호를 반전하는 인버터(14), 인버터(11)를 통해 데이터 입력 신호sin의 반전된 신호와 출력 인에이블 신호 poe를 입력으로 하는 부정 논리곱게이트(NAND gate,13), 및 상기 부정 논리곱게이트(13)로부터 출력되는 신호를 반전하는 인버터(15)로 구성되는 논리 회로부(20)와, 상기 논리 회로부에 제어 받아 출력신호 out1을 내보내는 풀-업 트랜지스터(P0) 및 풀-다운 트랜지스터(N0)로 구성된 출력 구동기(30)로 구성된다.

도3의 신호 다이어그램을 참고로 하여, 종래의 회로 동작을 살펴본다. 데이터 입력 신호 sin이 "하이"이고, 출력 인에이블 신호 poe가 "하이"인 경우에 풀-업 트랜지스터(P0)의 게이트로 입력되는 논리 회로부(20)의 출력 노드(pch1)는 "로우"가 되고, 출력구동기(30)의 풀-업 트랜지스터(P0)가 턴온되어 출력 신호 out1에 "하이"신호가 출력된다. 이때 풀-다운 트랜지스터(N1)의 게이트로 입력되는 논리 회로부(20)의 출력 노드(nch1)는 "로우"가 되어 출력구동기(30)의 풀-다운 트랜지스터(N1)가 턴오프된다. 데이터 입력 신호 sin이 "로우"이고, 출력 인에이블 신호 poe가 "하이"인 경우에는 논리 회로부(20)의 출력 노드(pch1)는 "하이"가 되어 풀-업 트랜지스터(P0)가 턴오프되며, 논리 회로부(20)의 또다른 출력 노드(nch1)는 "하이"가 되고, 풀-다운 트랜지스터(N1)가 턴온 되어 출력 신호 out1에 "로우"신호가 출력된다. 이때, 풀-다운 트랜지스터(N1)가 턴온되면서 out1 노드를 통하여 접지로 전류가 유입되면서 out1 노드가 "로우"가 된다. 여기서 반도체 메모리 장치의 출력 개수가 점차 와이드화(×8, ×16, ×32) 되어가는 추세에서, 출력의 개수가 많아져 한꺼번에 많은 전류가 접지로 유입되면서 잡음이 발생한다.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 풀-다운 트랜지스터가 턴온될 때 생기는 피크 전류(Peak-current)를 줄임으로써 잡음을 감소시키는 출력 버퍼 장치를 제공하는데 그 목적이 있다.

도1은 종래의 출력 버퍼 장치 회로도,

도2는 본발명의 일실시예에 따른 출력 버퍼 장치 회로도,

도3은 본 발명과 종래의 출력 버퍼에 대한 신호 다이어그램,

도4는 피크 전류를 시뮬레이션한 파형도,

도5는 출력 버퍼 장치의 출력신호를 시뮬레이션한 파형도.

상기 목적을 달성하기 위한 본 발명은 출력단을 풀-업 및 풀-다운 구동하는 풀-업 수단 및 풀-다운 수단, 상기 풀-업 수단 및 상기 풀-다운 수단을 제어하기 위한 논리 회로부를 포함하는 반도체 메모리 장치의 출력 버퍼 장치에 있어서, 상기 풀-다운 수단은 상기 논리회로부로부터 출력되는 제어신호에 응답하여 단위 시간당 전류 소모를 줄이기 위해 상기 출력단을 구동하는 제1 풀-다운 출력구동수단;상기 논리회로부로부터 출력되는 제어신호를 지연시키는 지연수단; 및 상기 지연수단으로부터 출력되는 제어신호에 응답하여 상기 제1 풀-다운 출력구동수단에 의해 발생되는 상기 출력단의 지연을 조절하기 위해 상기 출력단을 구동하는 제2 풀-다운 출력구동수단을 포함하여 이루어지는 출력 버퍼 장치를 포함하여 이루어진다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 살펴본다.

도2는 본발명의 일실시예에 따른 출력 버퍼 회로도로서, 도1의 논리회로부(20)와 풀-업 출력 구동기(P0)를 채용하고, 풀-다운 구동기(N1)는 제1 풀-다운 출력구동기(40)와 제2 풀-다운 출력구동기(41)로 나누어 구성된다. 여기에 제2 풀-다운 출력구동기(41)를 위한 지연회로(42)가 더 추가되어 구성된다. 제1풀-다운 출력 구동기(40)는 논리회로부로부터 풀-다운 출력 구동기로 출력되는 신호(d1,d2)를 게이트의 입력으로 받으며 전원전압과 접지레벨 간에 차례로 직렬접속된 두 개의 엔모스트랜지스터(N49,N51), 및 두 개의 엔모스트랜지스터 사이의 노드 nch2를 게이트 입력신호로 받아 출력신호 out2를 구동하는 풀-다운 트랜지스터(N50)로 구성된다. 지연회로(42)는 논리회로부로부터 풀-다운 출력 구동기로 출력되는 신호(d1)를 반전하는 인버터(I64), I64로부터 출력되는 신호를 다시 반전하는 인버터(I65), 및 I65로부터 출력되어 입력되는 신호와 논리회로부로부터 풀-다운 출력 구동기로 출력되는 신호(d1)를 부정 논리곱하는 부정 논리곱 게이트(NAND gate,I59)로 구성된다. 제2 풀-다운 출력 구동기(41)는 전원전압과 접지 레벨 간에 차례로 직렬접속된 상기 지연회로(42)로부터 출력되는 신호를 게이트의 입력으로 받는 피모스트랜지스터(P48),논리회로부(20)로부터 풀-다운 출력 구동기로 출력되는 신호(d2)를 게이트의 입력으로 받는 엔모스트랜지스터(N71), 및 P48과 N71 사이의 노드 nch3을 게이트 입력신호로 받아 출력신호 out2를 구동하는 풀-다운 트랜지스터(N67)로 구성된다.

제1 풀-다운 출력 구동기(40)의 N49,N51은 N50의 게이트와 연결되어 N50을 천천히 턴온시키는 역할을 한다. 제2 풀-다운 출력 구동기(41)의 P48,N71과 지연회로(42)는 N50이 턴온되고 난 후 어느 정도의 지연시간을 두고 N67을 턴온시키는 역할을 한다.

데이터 입력 신호 sin이 "하이"이고, 출력 인에이블 신호 poe가 "하이"인 경우에 종래의 방식과 동일하게 풀-업 출력 구동기인 P47 트랜지스터가 턴온 되어 "하이"가 출력 신호 out2로 나간다.

종래의 기술에서 잡음이 발생하는 주요한 원인으로 출력 버퍼 장치의 출력신호로 "로우"의 값을 출력할 경우에 출력신호 out2가 "로우"가 되려면, nch2,nch3 노드가 "하이"가 되어 N50,N67 트랜지스터를 턴온되어야 "로우"가 출력으로 나간다. 이때 nch2 노드를 "하이"로 만들어주는 것은 N49 트랜지스터에서 하며, 이 N49 트랜지스터는 저항이 아주 높아 전류를 천천히 흘려준다. 그러므로 도1의 신호 다이어그램에서 보여지듯이 노드 nch2가 천천히 "하이"레벨로 올라간다. 그리고 지연회로(42)를 통해 지연된 후 P48트랜지스터에 의해 N67 트랜지스터가 다시 턴온된다.

도4는 피크 전류를 시뮬레이션한 파형도로서 종래의 풀-다운 트랜지스터의 피크 전류에 비해 본 발명의 N67 트랜지스터와 N50 트랜지스터의 피크 전류가 상당히 감소함을 볼 수 있다. 그러나, 출력 버퍼 장치의 출력신호를 시뮬레이션한 파형도를 도시한 도5에서 보여지듯이 본 발명의 출력 버퍼 장치를 통해 "하이"값을 출력신호로 내보내는 경우는 종래의 스피드와 동일하나, 본 발명의 출력 버퍼 장치를 통해 "로우"값을 출력신호로 내보내는 경우에는 전류 레벨이 줄어드는 대신에 장치의 출력신호가 출력되는 속도는 느려짐을 알 수 있다. 도3의 신호 다이어그램에서 nch1과 nch3을 비교해보면 지연됨을 알 수 있다. 이 지연은 지연회로(42)에 의해 생기는 지연시간이다.

즉, 도2의 본 발명의 회로는 먼저 N50 트랜지스터를 저항이 아주 큰 N49 트랜지스터로 천천히 턴온시켜 피크 전류 레벨을 줄인 후, 계속 줄인 상태로 있을시처리속도에 문제가 됨으로 지연 회로(42)를 통과해 일정시간 지연한 후 N67 트랜지스터를 턴온시켜 종래의 방법과 비교하여 어느 정도의 속도 지연은 생기지만 피크 전류 레벨을 줄여 전체적으로 잡음으로부터 안정된 동작을 한다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

상기와 같이 이루어지는 본 발명은 반도체 메모리 장치의 출력 개수가 점차 와이드화(×8, ×16, ×32) 되어가는 추세에서 출력 개수가 많아져 출력 버퍼 장치로 "로우" 데이터를 출력할 때 생길 수 있는 잡음을 효과적으로 줄일 수 있다.

Claims (4)

1. 출력단을 풀-업 및 풀-다운 구동하는 풀-업 수단 및 풀-다운 수단, 상기 풀-업 수단 및 상기 풀-다운 수단을 제어하기 위한 논리 회로부를 포함하는 반도체 메모리 장치의 출력 버퍼 장치에 있어서,

   상기 풀-다운 수단은

   상기 논리회로부로부터 출력되는 제어신호에 응답하여 단위 시간당 전류 소모를 줄이기 위해 상기 출력단을 구동하는 제1 풀-다운 출력구동수단;

   상기 논리회로부로부터 출력되는 제어신호를 지연시키는 지연수단; 및

   상기 지연수단으로부터 출력되는 제어신호에 응답하여 상기 제1 풀-다운 출력구동수단에 의해 발생되는 상기 출력단의 지연을 조절하기 위해 상기 출력단을 구동하는 제2 풀-다운 출력구동수단

   을 포함하여 이루어지는 출력 버퍼 장치.
2. 제 1 항에 있어서, 상기 제1 풀-다운 출력구동수단은

   게이트 입력으로 상기 논리회로부로부터 출력되는 제어 신호를 받고 전원전압에 연결된 저항성분이 큰 제1 엔모스트랜지스터;

   상기 제1 엔모스트랜지스터와 직렬연결되며, 게이트 입력으로 상기 논리회로부로부터 출력되는 제어신호의 반전되기 전 신호를 받고 접지레벨에 연결된 제2 엔모스트랜지스터; 및

   접지레벨과 접속되며 상기 제1 엔모스트랜지스터와 상기 제2 엔모스트랜지스터 사이의 노드를 게이트 입력으로 받으며 전류 소모를 줄인 상기 출력 버퍼 장치의 출력신호를 구동하는 제1 풀-다운 엔모스트랜지스터

   를 포함하는 출력 버퍼 장치.
3. 제 1 항에 있어서, 상기 지연수단은

   상기 논리회로부로부터 출력되는 제어신호를 입력받아 반전하는 제1 반전수단;

   상기 제1 반전수단으로부터 출력되는 신호를 다시 반전하는 제2 반전수단; 및

   상기 제2 반전수단으로부터 출력되는 신호와 상기 논리회로부로부터 출력되는 제어신호를 부정논리곱하여 상기 논리회로부의 제어신호를 지연시켜 상기 제2 풀-다운 출력구동수단을 인에이블하는 부정논리곱수단을 포함하는 출력 버퍼 장치.
4. 제 1 항에 있어서, 상기 제2 풀-다운 출력구동수단은

   게이트 입력으로 상기 지연수단으로부터 출력되는 인에이블 신호를 받고 전원전압에 접속된 제1 피모스트랜지스터;

   상기 제1 피모스트랜지스터와 직렬연결되며, 게이트 입력으로 상기 논리회로부로부터 출력되는 제어신호의 반전되기 전 신호를 받고 접지레벨에 연결된 제3 엔모스트랜지스터; 및

   접지레벨과 접속되며 상기 제1 피모스트랜지스터와 상기 제3 엔모스트랜지스터 사이의 노드를 게이트 입력으로 받으며 상기 제1 풀-다운 출력구동수단으로부터 지연된 상기 출력 버퍼 장치의 출력신호를 보상하여 상기 출력 버퍼 장치의 출력신호를 구동하는 제2 풀-다운 엔모스트랜지스터를 포함하는 출력 버퍼 장치.

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