KR20000045278A - 프리세트기능을 갖는 출력버퍼회로 - Google Patents

프리세트기능을 갖는 출력버퍼회로 Download PDF

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Abstract

본 발명은 출력노드를 임의레벨로 프레세트시키는 저전압 및 고속동작가능한 프리세트기능을 갖는 출력버퍼회로에 관한 것으로서, 본원 발명은 출력인에이블신호에 따라 감지증폭기로부터 인가되는 입력신호를 버퍼링하여 출력노드로 제공하기 위한 버퍼부와, 상기 출력인에이블신호와 칩셀렉트신호에 따라 상기 출력노드의 전압레벨을 검출하는 전압레벨 검출부와, 상기 출력인에이블신호를 입력하여 프리세트신호를 발생하기 위한 프리세트신호 발생부와, 상기 프리세트신호 발생부로부터 발생된 프리세트신호와 상기 전압레벨 검출부로부터 전압레벨 검출신호를 입력하여 버퍼부를 제어하기 위한 풀업 구동신호 및 풀다운 구동신호를 발생하는 제어부를 포함한다.

Description

프리세트기능을 갖는 출력버퍼회로
본 발명은 반도체 메모리소자의 출력버퍼회로에 관한 것으로서, 보다 구체적으로는 출력을 임의레벨로 프레세트시키는 저전압 및 고속동작가능한 프리세트기능을 갖는 출력버퍼회로에 관한 것이다.
출력버퍼회로는 반도체 메모리소자에 있어서 감지증폭기로부터 출력되는 신호를 출력하기 위한 것으로서, 도 1에 종래의 출력버퍼회로가 도시되어 있다. 도 1을 참조하면, 종래의 출력버퍼회로는 출력 인에이블신호인 콘트롤 신호(poe)를 제1입력신호로 하고 감지증폭기로부터 인가되는 입력신호(sj)를 제2입력신호로 하여 풀업 구동신호(dp)를 발생하는 2입력 제1낸드 게이트(11)와, 상기 입력신호(sj)를 반전시켜 주기위한 제1반전 게이트(12)와, 상기 반전 게이트의 출력신호를 제1입력신호로 하고 상기 콘트롤신호(poe)를 제2입력신호로 하는 2입력 제2낸드 게이트(13)와, 상기 제2낸드 게이트(23)의 출력신호를 반전시켜 풀다운 구동신호(dn)를 발생하기위한 제2반전 게이트(14)와, 상기 제1낸드 게이트(11)로부터 발생되는 풀업구동신호(dp)에 의해 구동되는 PMOS 트랜지스터(15)와, 상기 제2반전 게이트(14)로부터 발생되는 풀다운 구동신호(dn)에 의해 구동되는 NMOS 트랜지스터(16)로 이루어져, PMOS 트랜지스터(15)와 NMOS 트랜지스터(16)의 공통 연결된 드레인단자를 통해 출력신호(out)를 발생한다.
상기한 바와같은 종래의 출력버퍼회로의 동작을 도 2a 내지 도 2c를 참조하여 설명하면 다음과 같다.
도 2a 와 같이 콘트롤신호인 출력인에이블신호(poe)가 하이상태인 경우에는, 출력버퍼회로는 인에이블되고, 입력신호(sj)의 로직상태에 따라 출력노드(out)가 결정된다. 즉, 입력신호(sj)가 하이상태인 경우에는 풀업구동신호(dp)와 풀다운 구동신호(dn)는 모두 로우상태가 되어 풀업 트랜지스터인 PMOS 트랜지스터(15)는 턴온되고 풀다운 트랜지스터인 NMOS트랜지스터(16)는 오프되어, 출력노드(out)는 하이상태를 유지하게 된다. 도 2b와 같이 입력신호(sj)가 로우상태인 경우에는 풀업구동신호(dp)와 풀다운 구동신호(dn)는 모두 하이상태가 되어 풀업 트랜지스터인 PMOS 트랜지스터(15)는 턴오프되고 풀다운 트랜지스터인 NMOS 트랜지스터(16)는 턴온되어, 출력노드(out)는 도 2c에서와 같이 로우상태를 유지하게 된다.
한편, 도 2a와 같이 출력인에이블신호인 콘트롤신호(poe)가 로우상태인 경우에는 출력버퍼회로는 디스에이블된다. 출력버퍼회로가 디스에이블되면 입력신호(sj)에 관계없이 풀다운 구동신호(dn)는 로우상태로 되고 풀업구동신호(dn)는 하이상태로 되어 풀업 트랜지스터(15)와 풀다운 트랜지스터(16)가 모두 턴오프되므로, 출력노드(out)는 플로팅되어 도 2c에서와 같이 하이 임피던스(high-Z)상태로 천이(transistion)되기 시작한다.
그러나, 종래의 출력버퍼회로는 출력노드(out)의 로드 캐패시터의 캐패시턴스가 클경우에는 출력노드(out)가 하이 임피던스상태로 천이되기 전에 다음 데이터가 출력되고, 이에 따라 로드 캐패시터를 충전 또는 방전시키는 시간이 소모되므로 억세스시간이 중가하게 된다. 따라서, 출력신호의 스윙폭이 커져 전류노이즈가 증가하게 되는 문제점이 있었다.
본 발명은 상기한 바와같은 종래 기술의 문제점을 해결하기 위한 것으로서, 디스에이블시 출력노드의 레벨을 임의 레벨로 프리세트시켜 억세스시간 단축 및 고속동작이 가능한 출력버퍼회로를 제공하는 데 그 목적이 있다.
도 1은 종래의 출력버퍼회로도,
도 2a 내지 도 2c 는 도 1의 종래의 출력버퍼회로의 동작 파형도,
도 3은 본발명의 실시예에 따른 프리세트기능을 갖는 출력버퍼회로도,
도 4a 내지 도 4d 는 도 4의 본 발명의 출력버퍼회로의 동작파형도,
도 5와 도 6는 도 1의 종래의 출력버퍼회로와 도 3의 출력버퍼회로의 시뮬레이션 결과를 도시한 도면,
(도면의 주요 부분에 대한 부호의 설명)
100 : 버퍼부 200 : 전압레벨 검출부
300 : 프리세트신호 발생부 400 : 제어부
111, 114, 411, 415, 416 : 낸드 게이트
211, 313, 413 : 노아 게이트 112, 113, 212, 215, 414 : 반전 게이트
216 : 저항 217 : 콘덴서
상기한 바와같은 본원 발명의 목적을 달성하기 위하여, 본원 발명은 출력인에이블신호에 따라 감지증폭기로부터 인가되는 입력신호를 버퍼링하여 출력노드로 제공하기 위한 버퍼부와, 상기 출력인에이블신호와 칩셀렉트신호에 따라 상기 출력노드의 전압레벨을 검출하는 전압레벨 검출부와, 상기 출력인에이블신호를 입력하여 프리세트신호를 발생하기 위한 프리세트신호 발생부와, 상기 프리세트신호 발생부로부터 발생된 프리세트신호 및 전압레벨 검출부로부터 전압검출신호를 입력하여 버퍼부를 제어하기 위한 풀업구동신호 및 풀다운 구동신호를 발생하는 제어부를 포함하는 프리세트기능을 갖는 출력버퍼회로를 제공하는 것을 특징으로 한다.
본 발명의 실시예에 따르면, 상기 버퍼부는 상기 출력인에이블신호에 의해 입력신호를 버퍼링하기 위한 제1수단과, 상기 출력노드를 구동하기 위한 제2수단으로 이루어지는 것을 특징으로 한다.
상기 버퍼부의 제1수단은 상기 출력 인에이블신호와 감지증폭기로부터 인가되는 입력신호를 입력하는 2입력 제1낸드 게이트와, 상기 제1낸드 게이트의 출력신호를 반전시켜 주기위한 제1반전 게이트와, 상기 입력신호를 반전시켜주기 위한 제2반전 게이트와, 상기 제2반전 게이트의 출력 및 출력 인에이블신호를 2입력으로 하는 2입력 제2낸드 게이트로 이루어지고, 제2수단은 전원와 접지사이에 직렬연결되고 공통 연결된 드레인단자가 출력노드에 연결되는 풀업용 제1PMOS 트랜지스터 및 풀다운용 제1NMOS 트랜지스터로 이루어지는 것을 특징으로 한다.
본 발명의 실시예에 따르면, 상기 전압레벨 검출부는 상기 출력노드의 전압레벨을 검출하여 전압레벨 검출신호를 상기 제어부로 발생하기 위한 제1수단과, 칩셀렉트신호와 출력인에이블신호를 입력하여 상기 제1수단을 인에이블시켜주기 위한 제2수단을 구비하는 것을 특징으로 한다.
상기 전압레벨 검출부의 제2수단은 상기 출력인에이블신호와 칩셀렉트신호를 2입력으로 하는 2입력 제1노아 게이트와, 상기 노아 게이트의 출력을 반전시켜 주기위한 제3반전 게이트로 이루어지는 것을 특징으로 한다.
상기 전압레벨 검출부의 제1수단은 소오스가 상기 출력노드에 연결되고 게이트에 상기 제3반전 게이트의 출력신호가 인가되는 제2PMOS 트랜지스터와, 상기 제2PMOS 트랜지스터의 드레인에 소오스가 연결되는 제3PMOS 트랜지스터와, 상기 제3PMOS 트랜지스터의 게이트와 드레인에 일단이 연결되고, 타단이 접지되는 저항과, 상기 저항의 일단 및 상기 제3PMOS 트랜지스터의 드레인에 입력이 연결되어 전압레벨검출신호를 발생하는 제4반전 게이트와, 상기 제4반전 게이트의 출력단과 접지사이에 연결된 콘덴서를 구비하는 것을 특징으로 한다.
본 발명의 실시예에 따르면, 상기 프리세트신호 발생부는 상기 출력인에이블신호를 제1시간만큼 지연시켜주기 위한 제1딜레이수단과, 상기 출력인에이블신호를 반전시켜 제2시간만큼 지연시켜주기 위한 제2딜레이수단과, 상기 제1딜레이수단과 제2딜레이수단의 출력신호를 2입력으로 하는 2입력 제2노아 게이트로 이루어지는 것을 특징으로 한다.
본 발명의 실시예에 따르면, 상기 제어부는 상기 전압레벨 검출부와 상기 프리세트신호 발생부의 프리세트신호 및 상기 버퍼부의 제1수단의 출력신호를 입력하여 상기 버퍼부의 구동수단의 풀업 PMOS 트랜지스터를 구동시켜 주기위한 풀업 구동신호를 발생하는 제1수단과, 상기 전압레벨 검출부와 상기 프리세트신호 발생부의 프리세트신호 및 상기 버퍼부의 제2수단의 출력신호를 입력하여 상기 버퍼부의 구동수단의 풀다운 NMOS 트랜지스터를 구동시켜주기 위한 제2수단으로 이루어지는 것을 특징으로 한다.
상기 제어부의 제1수단은 상기 전압레벨 검출부로부터의 검출신호와 상기 프리세트신호 발생부로부터의 프리세트신호를 2입력으로 하는 2입력 제3낸드 게이트와, 상기 제3낸드 게이트의 출력을 반전시켜주기 위한 제5반전 게이트와, 상기 제5반전 게이트와 상기 버퍼부의 제1수단의 제1반전 게이트의 출력신호를 2입력으로 하여 풀업구동신호를 발생하는 2입력 제3노아 게이트로 이루어지는 것을 특징으로 한다.
상기 제어부의 제2수단은 상기 전압레벨 검출부로부터의 출력신호를 반전시켜 주기위한 제6반전 게이트와, 상기 제6반전 게이트의 출력신호와 상기 프리세트신호 발생부로부터의 프리세트신호를 2입력으로 하는 2입력 제4낸드 게이트와, 상기 제4낸드 게이트와 상기 버퍼부의 제2수단의 제2낸드 게이트의 출력신호를 2입력하여 상기 버퍼부의 구동수단의 NMOS 트랜지스터를 구동하기 위한 풀다운 구동신호를 발생하는 제5낸드게이트로 이루어지는 것을 특징으로 한다.
이하 본 발명의 실시예를 첨부된 도면에 의거하여 상세히 설명한다.
도 3은 본 발명의 실시예에 따른 반도체 메모리소자의 출력버퍼회로의 블록도를 도시한 것이다. 도 4는 도 3의 반도체 메모리소자의 출력버퍼회로의 상세회로도를 도시한 것이다. 도 3 및 도 4를 참조하면, 본 발명의 반도체 메모리소자의 출력버퍼회로는 콘트롤신호인 출력인에이블신호(poe)에 따라 감지증폭기(도면에는 도시되지 않음)로부터 인가되는 입력신호(sj)를 버퍼링하여 출력노드(out)로 제공하기 위한 버퍼부(100)와, 상기 출력인에이블신호(poe)와 칩셀렉트신호(/CS)에 따라 출력노드(out)의 전압레벨을 검출하는 전압레벨 검출부(200)와, 출력인에이블신호(poe)를 입력하여 프리세트신호를 발생하기 위한 프리세트신호 발생부(300)와, 상기 프리세트신호 발생부(300)로부터 발생된 프리세트신호와 상기 전압레벨 검출부(200)로부터의 전압검출신호(vcon)를 입력하여 버퍼부(100)의 PMOS 트랜지스터(115)와 NMOS 트랜지스터(116)를 구동시켜 주기위한 풀업 구동신호(dp2)와 풀다운 구동신호(dn2)를 발생하기 위한 제어부(400)를 포함한다.
상기 버퍼부(100)는 출력인에이블신호(poe)에 의해 입력신호(sj)를 버퍼링하기 위한 제1수단과 출력노드(out)를 구동하기 위한 제2수단으로 이루어진다. 상기 버퍼부(100)의 제1수단은 출력 인에이블신호(poe)와 감지증폭기로부터 인가되는 입력신호(sj)를 입력하는 2입력 제1낸드 게이트(111)와, 상기 제1낸드 게이트(111)의 출력신호를 반전시켜 주기위한 제1반전 게이트(112)와, 상기 입력신호(sj)를 반전시켜주기 위한 제2반전 게이트(113)와, 상기 반전 게이트의 출력 및 출력 인에이블신호(poe)를 2입력으로 하는 2입력 제2낸드 게이트(114)로 이루어진다. 상기 버퍼부(100)의 제2수단은 전원(Vcc)와 접지사이에 직렬연결되고 공통 연결된 드레인단자가 출력노드(out)에 연결되는 풀업용 제1PMOS 트랜지스터(115) 및 풀다운용 제1NMOS 트랜지스터(116)로 이루어진다.
상기 전압레벨 검출부(200)는 크게 출력노드(out)의 전압레벨을 검출하기 위한 제1수단과, 칩셀렉트신호(/cs)와 출력인에이블신호(poe)를 입력하여 상기 제1수단을 인에이블시켜주기 위한 제2수단을 구비한다. 제2수단은 상기 출력인에이블신호(poe)와 칩셀렉트신호(/cs)를 2입력으로 하는 2입력 제1노아 게이트(211)와, 상기 노아 게이트(211)의 출력을 반전시켜 주기위한 제3반전 게이트(212)로 이루어진다.
제1수단은 소오스가 상기 출력노드(out)에 연결되고 게이트에 상기 제3반전 게이트(212)의 출력신호가 인가되는 제2PMOS 트랜지스터(213)와, 상기 제2PMOS 트랜지스터(213)의 드레인에 소오스가 연결되는 제3PMOS 트랜지스터(214)와, 상기 제3PMOS 트랜지스터의 게이트와 드레인에 일단이 연결되고, 타단이 접지되는 저항(216)과, 상기 저항(216)의 일단 및 상기 제3PMOS 트랜지스터(213)의 드레인에 입력이 연결되어 전압레벨검출신호(vcon)을 발생하는 제4반전 게이트(215)와, 상기 제4반전 게이트(215)의 출력단과 접지사이에 연결된 콘덴서(216)를 구비한다.
상기 프리세트신호 발생부(300)는 상기 출력인에이블신호(poe)를 제1시간만큼 지연시켜주기 위한 제1딜레이수단(311)과, 상기 출력인에이블신호(poe)를 반전시켜 제2시간만큼 지연시켜주기 위한 제2딜레이수단(312)과, 상기 제1딜레이수단(311)과 제2딜레이수단(312)의 출력신호를 2입력으로 하는 2입력 제2노아 게이트(313)를 구비한다.
상기 제어부(400)는 상기 전압레벨 검출부(200)와 상기 프리세트신호 발생부(300)의 프리세트신호 및 상기 버퍼부(100)의 제1수단의 출력신호를 입력하여 상기 버퍼부(100)의 구동수단의 풀업 PMOS 트랜지스터(115)를 구동시켜 주기위한 풀업 구동신호를 발생하는 제1수단과, 상기 전압레벨 검출부(200)와 상기 프리세트신호 발생부(300)의 프리세트신호 및 상기 버퍼부(100)의 제2수단의 출력신호를 입력하여 상기 버퍼부(100)의 구동수단의 풀다운 NMOS 트랜지스터(116)를 구동시켜주기 위한 제2수단을 구비한다.
상기 제어부(400)의 제1수단은 상기 전압레벨 검출부(200)로부터의 검출신호와 상기 프리세트신호 발생부(300)로부터의 프리세트신호를 2입력으로 하는 2입력 제3낸드 게이트(411)와, 상기 제3낸드 게이트(411)의 출력을 반전시켜주기 위한 제5반전 게이트(412)와, 상기 제5반전 게이트(412)와 상기 버퍼부(100)의 제1수단의 제1반전 게이트(112)의 출력신호를 2입력으로 하여 풀업구동신호를 발생하는 2입력 제3노아 게이트(413)을 구비한다.
상기 제어부(400)의 제2수단은 상기 전압레벨 검출부(200)로부터의 출력신호를 반전시켜 주기위한 제6반전 게이트(414)와, 상기 제6반전 게이트(414)의 출력신호와 상기 프리세트신호 발생부(300)로부터의 프리세트신호를 2입력으로 하는 2입력 제4낸드 게이트(415)와, 상기 제4낸드 게이트(415)와 상기 버퍼부(200)의 제2수단의 제2낸드 게이트(114)의 출력신호를 2입력하여 상기 버퍼부(100)의 구동수단의 NMOS 트랜지스터(116)를 구동하기 위한 풀다운 구동신호를 발생하는 제5낸드게이트(416)로 이루어진다.
상기한 바와같은 본 발명의 실시예에 따른 출력버퍼회로의 동작을 도 5a 내지 도 5c의 동작 파형도를 참조하여 설명하면 다음과 같다.
도 5a에 도시된 바와같이 출력인에이블신호(poe)가 하이상태로 되어 인에이블상태로 되면, 버퍼부(100)는 감지증폭기로부터 인가되는 입력신호(sj)에 따라 낸드 게이트(111)와 반전 게이트(112)를 통해 풀업소자인 PMOS 트랜지스터(115)의 구동용 신호와 반전 게이트(113) 및 낸드 게이트(114)를 통해 풀다운소자인 NMOS 트랜지스터(116)의 구동용 신호를 출력한다.
이때, 입력신호(sj)가 도 5b에 도시된 바와같이 로우상태이면 반전 게이트(112) 및 낸드 게이트(114)를 통해 로우상태의 신호를 제어부(400)로 출력한다. 따라서, 제어부(400)의 노아 게이트(413)와 낸드 게이트(416)를 통해 각각 하이상태의 풀업 구동신호(dp2)와 풀다운 구동신호(dn2)를 각각 출력한다.
하이상태의 풀업신(dp2)와 풀다운 구동신호(dn2)에 의해 PMOS 트랜지스터(115)는 오프되고, NMOS 트랜지스터(116)는 턴온되어 출력신호(out)는 도 4d에 도시된 바와같이 로우상태로 된다.
이때, 전압레벨검출부(200)에서는 노아 게이트(211) 및 반전 게이트(212)를 통해 하이상태의 신호가 출력되므로 PMOS 트랜지스터(213)가 턴오프되어 디스에이블된다.
입력신호(sj)가 하이상태인 경우에는, 반전 게이트(112) 및 낸드 게이트(114)를 통해 하이상태의 신호를 제어부(400)로 출력하고, 제어부(400)는 노아 게이트(413)와 낸드 게이트(416)를 통해 로우상태의 풀업구동신호(dp2)와 풀다운 구동신호(dn2)를 발생한다.
이에 따라 풀업 트랜지스터인 PMOS 트랜지스터(115)는 턴온되고, 풀다운 트랜지스터(116)는 턴오프되어 출력신호(out)는 하이상태로 된다.
한편, 도 4a에 도시된 바와같이 출력인에이블신호(poe)가 로우레벨인 경우에는 버퍼부(100)는 반전 게이트(112)를 통해 로우상태의 신호 및 낸드 게이트(114)를 통해 하이상태의 신호를 출력한다. 이에 따라 제어부(440)는 노아 게이트(413)와 낸드 게이트(416)를 통해 로우상태의 신호를 출력하여 버퍼부(100)의 PMOS 트랜지스터(115)와 NMOS 트랜지스터(116)는 모두 턴오프된다. 이에 따라 출력(Out)은 하이 임피던스상태로 천이되기 시작한다.
이때, PMOS 트랜지스터(115)와 NMOS 트랜지스터(116)는 제어부(400)로부터의 풀업구동신호(dp2) 및 풀다운 구동신호(dn2)에 의해 T1시간동안 턴오프되는데, 이는 제어부(400)의 트랜지스터 온/오프스위칭에 의한 전류 노이즈를 방지하기 위하여 T1시간동안 PMOS트랜지스터(115)와 NMOS트랜지스터(116)를 턴오프시킨다.
전압레벨 검출부(200)는 출력인에이블신호(poe)와 칩셀렉트신호(/cs)를 2입력으로 하는 노아 게이트(211) 및 반전 게이트가 로우상태의 인에이블신호를 출력하므로, PMOS 트랜지스터(213)가 턴온되어 출력단(out)의 레벨을 검출하게 된다. 전압레벨검출부(200)는 출력노드(out)의 레벨이 임의 전압보다 높게나 낮은 경우에는 로우상태 또는 하이상태의 검출신호(vcon)를 출력한다.
프리세트신호 발생부(300)는 출력 인에이블신호(poe)가 로우레벨로된 후 시간(T1)이 경과하면, 도 4c와 같이 하이상태의 프리세트신호(preset)를 T2시간 제어부(400)로 발생한다.
제어부(400)는 프리세트신호(preset)를 입력하여 풀업구동신호(dp2)와 풀다운 구동신호(dn2)를 발생하는데, 이전의 출력신호가 하이레벨인 경우에는 전압레벨 검출부(200)의 전압레벨 검출신호(vcon)이 로우상태이므로, 풀업구동신호(dp2)는 하이상태로 되고 풀다운 구동신호(dn2)도 하이상태로 된다.
따라서, 버퍼부(100)의 풀업용 PMOS 트랜지스터(115)는 계속하여 턴오프상태를 유지하고, 풀다운용 NMOS 트랜지스터(116)는 턴온상태로 되므로, 하이상태를 유지하던 출력노드(out)는 로우상태로 빠르게 천이된다.
이후 출력노드(out)가 임의 레벨로 되면 전압레벨 검출부(200)의 출력신호(vcon)은 하이상태로 되어 상기와는 반대로 풀업 구동신호(dp2)는 로우상태로 되고 풀다운 구동신호(dn2)는 로우상태로 된다. 따라서, PMOS 트랜지스터(115)는 턴온상태로 되고 NMOS 트랜지스터(116)는 턴오프된다.
이와같이, 프리세트를 하고있는 동안 출력노드(out)가 임의 레벨을 사이에 두고 계속하여 천이되는 것을 방지하기 위하여, 반전 게이트(215)의 출력단에 콘덴서(217)를 연결하여 출력노드(out)의 전압레벨에 덜 민감하게 반응한다.
출력인에이블신호(poe)가 로우레벨로 된후 소정시간(T1+T2)이 경과한 후 T3 구간은 다음 출력데이타가 출력노드를 통해 출력되기전의 구간으로서, 구간(T1)에서와 마찬가지로 버퍼부(100)의 풀업용 PMOS 트랜지스터(115)와 풀다운용 NMOS 트랜지스터(116)를 모두 턴온시켜준다. 이때, 전압레벨 검출부(200)는 계속하여 출력노드(out)의 전압레벨을 검출하게 된다.
도 5a와 도 5b는 도 1에 도시된 출력버퍼회로의 동작 시뮬레이션과 도 3에 도시된 본 발명의 출력버퍼회로의 동작 시뮬레이션결과를 도시한 것이다. 도 5a 와 도 5b의 시뮬레이션 결과로부터 억세스속도에 대한 결과가 하기의 (표)에 기재되어 있다. 전원(Vcc)이 2.6V 이고 온도가 90℃일때와 전원(Vcc)이 3.4V이고 온도가 -40℃일때를 예로 들었다.
2.6V, 90℃ 3.4V, -40℃
종래의 출력버퍼회로 65.4ns 37.0ns
본 발명의 출력버퍼회로 37.7ns 19.6ns
상기한 바와같은 본원 발명의 출력버퍼회로에 따르면, 출력버퍼가 디스에이블되었을 때 출력노드의 레벨을 임의 레벨로 프리세트시켜 줌으로써, 출력노드의 스윙폭을 감소시켜 억세스속도를 향상시킬 수 있을 뿐만 아니라 노이즈 감소효과를 얻을 수 있다.

Claims (11)

  1. 출력인에이블신호에 따라 감지증폭기로부터 인가되는 입력신호를 버퍼링하여 출력노드로 제공하기 위한 버퍼부와,
    상기 출력인에이블신호와 칩셀렉트신호에 따라 상기 출력노드의 전압레벨을 검출하는 전압레벨 검출부와,
    상기 출력인에이블신호를 입력하여 프리세트신호를 발생하기 위한 프리세트신호 발생부와,
    상기 프리세트신호 발생부로부터 발생된 프리세트신호와 상기 전압레벨 검출부로부터의 전압레벨 검출신호를 입력하여 버퍼부를 제어하기 위한 제어부를 포함하는 것을 특징으로 하는 프리세트기능을 갖는 출력버퍼회로.
  2. 제1항에 있어서, 상기 버퍼부는
    상기 출력인에이블신호에 의해 입력신호를 버퍼링하기 위한 제1수단과,
    상기 출력노드를 구동하기 위한 제2수단으로 이루어지는 것을 특징으로 하는 프리세트기능을 갖는 출력버퍼회로.
  3. 제2항에 있어서, 상기 버퍼부의 제1수단은
    상기 출력 인에이블신호와 감지증폭기로부터 인가되는 입력신호를 입력하는 2입력 제1낸드 게이트와,
    상기 제1낸드 게이트의 출력신호를 반전시켜 주기위한 제1반전 게이트와,
    상기 입력신호를 반전시켜주기 위한 제2반전 게이트와,
    상기 반전 게이트의 출력 및 출력 인에이블신호를 2입력으로 하는 2입력 제2낸드 게이트로 이루어지는 것을 특징으로 하는 프리세트기능을 갖는 출력버퍼회로.
  4. 제3항에 있어서, 상기 버퍼부의 제2수단은
    전원와 접지사이에 직렬연결되고 공통 연결된 드레인단자가 출력노드에 연결되는 풀업용 제1PMOS 트랜지스터 및 풀다운용 제1NMOS 트랜지스터로 이루어지는 것을 특징으로 하는 프리세트기능을 갖는 출력버퍼회로.
  5. 제4항에 있어서, 상기 전압레벨 검출부는
    상기 출력노드의 전압레벨을 검출하여 전압레벨 검출신호를 상기 제어부로 발생하기 위한 제1수단과,
    칩셀렉트신호와 출력인에이블신호를 입력하여 상기 제1수단을 인에이블시켜주기 위한 제2수단을 구비하는 것을 특징으로 하는 프리세트기능을 갖는 출력버퍼회로.
  6. 제5항에 있어서, 상기 전압레벨 검출부의 제2수단은
    상기 출력인에이블신호와 칩셀렉트신호를 2입력으로 하는 2입력 제1노아 게이트와,
    상기 노아 게이트의 출력을 반전시켜 주기위한 제3반전 게이트로 이루어지는 것을 특징으로 하는 프리세트기능을 갖는 출력버퍼회로.
  7. 제6항에 있어서, 상기 전압레벨 검출부의 제1수단은
    소오스가 상기 출력노드에 연결되고 게이트에 상기 제3반전 게이트의 출력신호가 인가되는 제2PMOS 트랜지스터와,
    상기 제2PMOS 트랜지스터의 드레인에 소오스가 연결되는 제3PMOS 트랜지스터와,
    상기 제3PMOS 트랜지스터의 게이트와 드레인에 일단이 연결되고, 타단이 접지되는 저항과,
    상기 저항의 일단 및 상기 제3PMOS 트랜지스터의 드레인에 입력이 연결되어 전압레벨검출신호를 발생하는 제4반전 게이트와,
    상기 제4반전 게이트의 출력단과 접지사이에 연결된 콘덴서를 구비하는 것을 특징으로 하는 프리세트기능을 갖는 출력버퍼회로.
  8. 제7항에 있어서, 상기 프리세트신호 발생부는
    상기 출력인에이블신호를 제1시간만큼 지연시켜주기 위한 제1딜레이수단과,
    상기 출력인에이블신호를 반전시켜 제2시간만큼 지연시켜주기 위한 제2딜레이수단과,
    상기 제1딜레이수단과 제2딜레이수단의 출력신호를 2입력으로 하는 2입력 제2노아 게이트로 이루어지는 것을 특징으로 하는 프리세트기능을 갖는 출력버퍼회로.
  9. 제8항에 있어서, 상기 제어부는
    상기 전압레벨 검출부와 상기 프리세트신호 발생부의 프리세트신호 및 상기 버퍼부의 제1수단의 출력신호를 입력하여 상기 버퍼부의 구동수단의 풀업 PMOS 트랜지스터를 구동시켜 주기위한 풀업 구동신호를 발생하는 제1수단과,
    상기 전압레벨 검출부와 상기 프리세트신호 발생부의 프리세트신호 및 상기 버퍼부의 제2수단의 출력신호를 입력하여 상기 버퍼부의 구동수단의 풀다운 NMOS 트랜지스터를 구동시켜주기 위한 제2수단로 이루어지는 것을 특징으로 하는 프리세트기능을 갖는 출력버퍼회로.
  10. 제9항에 있어서, 상기 제어부의 제1수단은
    상기 전압레벨 검출부로부터의 검출신호와 상기 프리세트신호 발생부로부터의 프리세트신호를 2입력으로 하는 2입력 제3낸드 게이트와,
    상기 제3낸드 게이트의 출력을 반전시켜주기 위한 제5반전 게이트와,
    상기 제5반전 게이트와 상기 버퍼부의 제1수단의 제1반전 게이트의 출력신호를 2입력으로 하여 풀업구동신호를 발생하는 2입력 제3노아 게이트로 이루어지는 것을 특징으로 하는 프리세트기능을 갖는 출력버퍼회로.
  11. 제10항에 있어서, 상기 제어부의 제2수단은
    상기 전압레벨 검출부로부터의 출력신호를 반전시켜 주기위한 제6반전 게이트와,
    상기 제6반전 게이트의 출력신호와 상기 프리세트신호 발생부로부터의 프리세트신호를 2입력으로 하는 2입력 제4낸드 게이트와,
    상기 제4낸드 게이트와 상기 버퍼부의 제2수단의 제2낸드 게이트의 출력신호를 2입력하여 상기 버퍼부의 구동수단의 NMOS 트랜지스터를 구동하기 위한 풀다운 구동신호를 발생하는 제5낸드게이트로 이루어지는 것을 특징으로 하는 프리세트기능을 갖는 출력버퍼회로.
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