JP3372227B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
- H03K19/018528—Interface arrangements of complementary type, e.g. CMOS with at least one differential stage
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
係り、特にCMOS出力回路の出力信号の立ち上がり時間／
立ち下がり時間を制御する回路に関するもので、パーソ
ナルコンピュータ（パソコン）および比較的中低速の周
辺機器のＵＳＢ（Universal Serial Bus）ポートなどに
使用されるものである。
係り、特にCMOS出力回路の出力信号の立ち上がり時間／
立ち下がり時間を制御する回路に関するもので、パーソ
ナルコンピュータ（パソコン）および比較的中低速の周
辺機器のＵＳＢ（Universal Serial Bus）ポートなどに
使用されるものである。
【０００２】
【従来の技術】ＬＳＩ（大規模集積回路）の出力回路の
出力信号の立下り波形や立上り波形の傾きを制御（立下
り時間や立上り時間を制御）する回路は、スイッチング
・ノイズの発生を抑制する技術として重要である。
出力信号の立下り波形や立上り波形の傾きを制御（立下
り時間や立上り時間を制御）する回路は、スイッチング
・ノイズの発生を抑制する技術として重要である。
【０００３】図５は、パソコンのＵＳＢポートに使用さ
れているＬＳＩの出力回路部を示している。
れているＬＳＩの出力回路部を示している。
【０００４】この出力回路部は、二電源VDD 、VCC を使
用しており、第１電源VDD で動作する２段の反転増幅回
路51、52と、第１電源VDD および第２電源VCC で動作す
る２個のCMOS型の出力回路53、54からなる。
用しており、第１電源VDD で動作する２段の反転増幅回
路51、52と、第１電源VDD および第２電源VCC で動作す
る２個のCMOS型の出力回路53、54からなる。
【０００５】入力信号INが前記２段の反転増幅回路51、
52を経た信号INA および初段の反転増幅回路51の出力信
号INB は、それぞれ前記２個の出力回路53、54に入力
し、この２個の出力回路53、54から相補的な信号OUT-PL
US、OUT-MNUSが外部バスに出力する。
52を経た信号INA および初段の反転増幅回路51の出力信
号INB は、それぞれ前記２個の出力回路53、54に入力
し、この２個の出力回路53、54から相補的な信号OUT-PL
US、OUT-MNUSが外部バスに出力する。
【０００６】図６は、図５中の２個の出力回路のうちの
一方の出力回路53を代表的に取り出して一例を示してい
る。
一方の出力回路53を代表的に取り出して一例を示してい
る。
【０００７】この出力回路は、第１電源VDD （例えば5
V）で動作するCMOS型の電圧比較回路61と、第２電源VCC
（例えば3.3V）で動作する出力段回路62および出力駆
動制御回路63と、出力段回路62の出力端子BOUTP と前記
電圧比較回路61の出力ノードｎとの間に接続され、出力
信号の立ち上がり時間／立ち下がり時間を制御するため
の帰還用容量C1からなる。
V）で動作するCMOS型の電圧比較回路61と、第２電源VCC
（例えば3.3V）で動作する出力段回路62および出力駆
動制御回路63と、出力段回路62の出力端子BOUTP と前記
電圧比較回路61の出力ノードｎとの間に接続され、出力
信号の立ち上がり時間／立ち下がり時間を制御するため
の帰還用容量C1からなる。
【０００８】上記電圧比較回路61は、図５中の２段の反
転増幅回路51、52から差動的な信号INA 、INB が入力す
る差動入力型の回路であり、その出力信号は、出力段回
路62のプルダウン側のNMOSトランジスタMN5 のゲートに
入力するとともに、前記出力駆動制御回路63を介して出
力段回路62のプルアップ側のPMOSトランジスタMP4 のゲ
ートに入力する。
転増幅回路51、52から差動的な信号INA 、INB が入力す
る差動入力型の回路であり、その出力信号は、出力段回
路62のプルダウン側のNMOSトランジスタMN5 のゲートに
入力するとともに、前記出力駆動制御回路63を介して出
力段回路62のプルアップ側のPMOSトランジスタMP4 のゲ
ートに入力する。
【０００９】この場合、図５中の他方の出力回路54で
は、電圧比較回路61に入力する相補的な入力信号INA 、
INB の接続関係が上記とは逆であることに注意すべきで
ある。
は、電圧比較回路61に入力する相補的な入力信号INA 、
INB の接続関係が上記とは逆であることに注意すべきで
ある。
【００１０】上記プルアップ側のPMOSトランジスタMP4
は、ソースが前記第２電源VCC に接続され、ドレインが
出力端子BOUTP に接続されている。また、前記プルダウ
ン側のNMOSトランジスタMN5 は、ドレインが出力端子BO
UTP に接続され、ソースが接地電位DGNDに接続されてい
る。
は、ソースが前記第２電源VCC に接続され、ドレインが
出力端子BOUTP に接続されている。また、前記プルダウ
ン側のNMOSトランジスタMN5 は、ドレインが出力端子BO
UTP に接続され、ソースが接地電位DGNDに接続されてい
る。
【００１１】図７は、図５の出力回路部の入出力特性の
シミュレーション結果の一例を示している。
シミュレーション結果の一例を示している。
【００１２】入力信号INが例えば5Vの時には、信号INA
が5V、信号INB が0Vである。
が5V、信号INB が0Vである。
【００１３】この時、一方の出力回路53においては、電
圧比較回路61の出力信号は0Vであり、出力駆動制御回路
63の出力信号は0V付近であり、プルアップ側のPMOSトラ
ンジスタMP4 がオン、プルダウン側のNMOSトランジスタ
MN5 がオフになり、その出力信号OUT-PLUSは“Ｈ”（3.
3V）である。
圧比較回路61の出力信号は0Vであり、出力駆動制御回路
63の出力信号は0V付近であり、プルアップ側のPMOSトラ
ンジスタMP4 がオン、プルダウン側のNMOSトランジスタ
MN5 がオフになり、その出力信号OUT-PLUSは“Ｈ”（3.
3V）である。
【００１４】これに対して、前記したように入力信号IN
が5Vの時には、他方の出力回路54においては、電圧比較
回路61の出力信号は5Vであり、プルアップ側のPMOSトラ
ンジスタMP4 がオフ、プルダウン側のNMOSトランジスタ
MN5 がオンになり、その出力信号OUT-MNUSは“Ｌ”（0V
付近）である。
が5Vの時には、他方の出力回路54においては、電圧比較
回路61の出力信号は5Vであり、プルアップ側のPMOSトラ
ンジスタMP4 がオフ、プルダウン側のNMOSトランジスタ
MN5 がオンになり、その出力信号OUT-MNUSは“Ｌ”（0V
付近）である。
【００１５】いま、入力信号INが5Vから0Vに変化した時
には、信号INA が5Vから0V、信号INB が0Vから5Vに変化
する。これにより、一方の出力回路53においては、電圧
比較回路61の出力ノードｎの電位は0Vから5Vに向かって
上昇する。この時、容量素子C1の充電が行われるので、
上記ノードｎの電位の立上りスピードは鈍い。このノー
ドｎの電位の上昇に伴って、プルダウン側のNMOSトラン
ジスタMN5 がオンになり、プルアップ側のPMOSトランジ
スタMP4 がオフ、出力端子BOUTP の電位（出力信号OUT-
PLUS）は“Ｈ”（ VCC＝3.3V）から“Ｌ”（0V付近）に
向かって降下する。この時、出力端子BOUTP の電位の降
下に伴って、容量素子C1の充電作用により前記ノードｎ
は接地電位GND 側に引っ張られ、上記ノードｎの電位の
立上りスピードはより一層鈍る。従って、ノードｎの電
位の上昇に伴うプルダウン側のNMOSトランジスタMN5 の
オン抵抗の低下の変化速度がさらに鈍り、出力端子BOUT
Pの電位の降下速度も落ちる。
には、信号INA が5Vから0V、信号INB が0Vから5Vに変化
する。これにより、一方の出力回路53においては、電圧
比較回路61の出力ノードｎの電位は0Vから5Vに向かって
上昇する。この時、容量素子C1の充電が行われるので、
上記ノードｎの電位の立上りスピードは鈍い。このノー
ドｎの電位の上昇に伴って、プルダウン側のNMOSトラン
ジスタMN5 がオンになり、プルアップ側のPMOSトランジ
スタMP4 がオフ、出力端子BOUTP の電位（出力信号OUT-
PLUS）は“Ｈ”（ VCC＝3.3V）から“Ｌ”（0V付近）に
向かって降下する。この時、出力端子BOUTP の電位の降
下に伴って、容量素子C1の充電作用により前記ノードｎ
は接地電位GND 側に引っ張られ、上記ノードｎの電位の
立上りスピードはより一層鈍る。従って、ノードｎの電
位の上昇に伴うプルダウン側のNMOSトランジスタMN5 の
オン抵抗の低下の変化速度がさらに鈍り、出力端子BOUT
Pの電位の降下速度も落ちる。
【００１６】この際、プルダウン側のNMOSトランジスタ
MN5 の閾値電圧は0.7V程度であり、ゲート入力電圧が0V
から5Vに変化する過程で0.7Vになるまではプルダウン側
のNMOSトランジスタMN5 はオフであり、ゲート入力電圧
が0.7Vを越えるとオン電流が徐々に流れてそのオン抵抗
が徐々に低下する。したがって、入力信号INの5Vから0V
への変化タイミングよりも、出力信号OUT-PLUSの立ち下
がりのタイミングが遅れることになる（この遅延時間を
t1で表わす）。
MN5 の閾値電圧は0.7V程度であり、ゲート入力電圧が0V
から5Vに変化する過程で0.7Vになるまではプルダウン側
のNMOSトランジスタMN5 はオフであり、ゲート入力電圧
が0.7Vを越えるとオン電流が徐々に流れてそのオン抵抗
が徐々に低下する。したがって、入力信号INの5Vから0V
への変化タイミングよりも、出力信号OUT-PLUSの立ち下
がりのタイミングが遅れることになる（この遅延時間を
t1で表わす）。
【００１７】これに対して、前記したように入力信号IN
が5Vから0Vに変化した時には、他方の出力回路54におい
ては、電圧比較回路61の出力ノードｎの電位は5Vから0V
に向かって降下（変化）する。これにより、プルアップ
側のPMOSトランジスタMP4 がオン、プルダウン側のNMOS
トランジスタMN5 がオフになり、出力端子BOUTP の電位
（出力信号OUT-MNUS）は“Ｌ”（0V付近）から“Ｈ”
（VCC ＝3.3V）に向かって上昇しようとする。この時、
出力端子BOUTP の電位の上昇に伴って、前記容量素子C1
の放電が行われるので、前記ノードｎの電位の立下りス
ピードは鈍り、上記ノードｎの電位の降下に伴うプルダ
ウン側のNMOSトランジスタMN5 のオン抵抗の増大の変化
速度が鈍る。従って、出力端子BOUTP の電位の上昇速度
も落ちる。したがって、入力信号INの5Vから0Vへの変化
タイミングよりも、出力信号OUT-MNUSPLUSの立ち上がり
のタイミングが遅れることになる（この遅延時間をt2で
表わす）。
が5Vから0Vに変化した時には、他方の出力回路54におい
ては、電圧比較回路61の出力ノードｎの電位は5Vから0V
に向かって降下（変化）する。これにより、プルアップ
側のPMOSトランジスタMP4 がオン、プルダウン側のNMOS
トランジスタMN5 がオフになり、出力端子BOUTP の電位
（出力信号OUT-MNUS）は“Ｌ”（0V付近）から“Ｈ”
（VCC ＝3.3V）に向かって上昇しようとする。この時、
出力端子BOUTP の電位の上昇に伴って、前記容量素子C1
の放電が行われるので、前記ノードｎの電位の立下りス
ピードは鈍り、上記ノードｎの電位の降下に伴うプルダ
ウン側のNMOSトランジスタMN5 のオン抵抗の増大の変化
速度が鈍る。従って、出力端子BOUTP の電位の上昇速度
も落ちる。したがって、入力信号INの5Vから0Vへの変化
タイミングよりも、出力信号OUT-MNUSPLUSの立ち上がり
のタイミングが遅れることになる（この遅延時間をt2で
表わす）。
【００１８】即ち、図６に示した従来の出力回路におい
ては、電圧比較回路61の出力ノード（駆動信号源ノー
ド）ｎの電位（論理レベル）がVDD ・DGND間の振幅で変
化する時、容量素子C1の作用によりノードｎの電位の立
上りスピードおよび立下りスピードが鈍る。そして、一
方の出力回路においてプルダウン側のNMOSトランジスタ
MN5 がオンし始めるまでの時間t1と、他方の出力回路に
おいてプルダウン側のNMOSトランジスタMN5 がオフし始
めるまでの時間t2が異なる（t1＞t2）。
ては、電圧比較回路61の出力ノード（駆動信号源ノー
ド）ｎの電位（論理レベル）がVDD ・DGND間の振幅で変
化する時、容量素子C1の作用によりノードｎの電位の立
上りスピードおよび立下りスピードが鈍る。そして、一
方の出力回路においてプルダウン側のNMOSトランジスタ
MN5 がオンし始めるまでの時間t1と、他方の出力回路に
おいてプルダウン側のNMOSトランジスタMN5 がオフし始
めるまでの時間t2が異なる（t1＞t2）。
【００１９】ＵＳＢの仕様では、出力信号OUT-PLUS、OU
T-MNUSの立ち上がり時間、立ち下がり時間、クロスポイ
ントなどが規定されており、この仕様を十分に満たすた
めには、出力信号OUT-PLUS、OUT-MNUSが入力信号INの変
化に即応してほぼ同時に変化するような出力回路の出現
が望まれていた。
T-MNUSの立ち上がり時間、立ち下がり時間、クロスポイ
ントなどが規定されており、この仕様を十分に満たすた
めには、出力信号OUT-PLUS、OUT-MNUSが入力信号INの変
化に即応してほぼ同時に変化するような出力回路の出現
が望まれていた。
【００２０】
【発明が解決しようとする課題】上記したように出力端
子にプルアップ側のPMOSトランジスタとプルダウン側の
NMOSトランジスタが接続されるとともに帰還用容量が接
続された出力段を有するＬＳＩの出力回路の従来例は、
帰還用容量の一端側の駆動信号源ノードの電位が変化す
る時に、容量素子の作用によりノードの電位の立上りス
ピードおよび立下りスピードが鈍り、しかも、プルダウ
ン側のNMOSトランジスタがオンし始めるまでの時間とプ
ルダウン側のNMOSトランジスタがオフし始めるまでの時
間が異なることに起因して良好な入出力特性が得られな
いという問題があった。
子にプルアップ側のPMOSトランジスタとプルダウン側の
NMOSトランジスタが接続されるとともに帰還用容量が接
続された出力段を有するＬＳＩの出力回路の従来例は、
帰還用容量の一端側の駆動信号源ノードの電位が変化す
る時に、容量素子の作用によりノードの電位の立上りス
ピードおよび立下りスピードが鈍り、しかも、プルダウ
ン側のNMOSトランジスタがオンし始めるまでの時間とプ
ルダウン側のNMOSトランジスタがオフし始めるまでの時
間が異なることに起因して良好な入出力特性が得られな
いという問題があった。
【００２１】本発明は上記の問題点を解決すべくなされ
たもので、駆動信号源ノードの電位の変化に即応して出
力段トランジスタを動作させ、プルダウン側のNMOSトラ
ンジスタがオンし始めるまでの時間とプルダウン側のNM
OSトランジスタがオフし始めるまでの時間をほぼ等しく
でき、良好な入出力特性が得られる出力回路を有する半
導体集積回路を提供することを目的とする。
たもので、駆動信号源ノードの電位の変化に即応して出
力段トランジスタを動作させ、プルダウン側のNMOSトラ
ンジスタがオンし始めるまでの時間とプルダウン側のNM
OSトランジスタがオフし始めるまでの時間をほぼ等しく
でき、良好な入出力特性が得られる出力回路を有する半
導体集積回路を提供することを目的とする。
【００２２】
【課題を解決するための手段】本発明の半導体集積回路
は、“Ｈ”レベルと“Ｌ”レベルとの間で変化する駆動
信号を出力する駆動信号源と、電源電位と出力端子との
間に接続されたプルアップ側のトランジスタおよび前記
出力端子と接地電位との間に接続され、ゲートが前記駆
動信号源の出力ノードに接続されたプルダウン側のNMOS
トランジスタを有する出力段回路と、前記駆動信号源の
出力ノードに接続され、前記駆動信号源の出力信号と同
相の駆動信号を生成して前記プルアップ側のトランジス
タのゲートに入力する出力駆動制御回路と、前記出力端
子と前記駆動信号源の出力ノードとの間に接続された帰
還用容量と、前記出力端子の出力電圧を検知し、前記プ
ルダウン側のNMOSトランジスタのゲート電位を、このNM
OSトランジスタの閾値電圧よりやや高い電位またはやや
低い電位に制限する電位制限回路とを具備することを特
徴とする。
は、“Ｈ”レベルと“Ｌ”レベルとの間で変化する駆動
信号を出力する駆動信号源と、電源電位と出力端子との
間に接続されたプルアップ側のトランジスタおよび前記
出力端子と接地電位との間に接続され、ゲートが前記駆
動信号源の出力ノードに接続されたプルダウン側のNMOS
トランジスタを有する出力段回路と、前記駆動信号源の
出力ノードに接続され、前記駆動信号源の出力信号と同
相の駆動信号を生成して前記プルアップ側のトランジス
タのゲートに入力する出力駆動制御回路と、前記出力端
子と前記駆動信号源の出力ノードとの間に接続された帰
還用容量と、前記出力端子の出力電圧を検知し、前記プ
ルダウン側のNMOSトランジスタのゲート電位を、このNM
OSトランジスタの閾値電圧よりやや高い電位またはやや
低い電位に制限する電位制限回路とを具備することを特
徴とする。
【００２３】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。
施の形態を詳細に説明する。
【００２４】＜第１の実施の形態＞図１は、本発明の第
１の実施の形態に係るＬＳＩのCMOS出力回路を示してい
る。
１の実施の形態に係るＬＳＩのCMOS出力回路を示してい
る。
【００２５】このCMOS出力回路は、図５を参照して前述
したようなパソコンのＵＳＢポートに使用されるＬＳＩ
に設けられた相補的な出力信号を出力する２個のCMOS出
力回路のうちの一方を示している。
したようなパソコンのＵＳＢポートに使用されるＬＳＩ
に設けられた相補的な出力信号を出力する２個のCMOS出
力回路のうちの一方を示している。
【００２６】この出力回路において、11は第１電源VDD
（例えば5V）で動作するCMOS型の電圧比較回路、12は第
２電源VCC （例えば3.3V）で動作するCMOS型の出力段回
路、13は第２電源VCC で動作する出力駆動制御回路、C1
は出力段回路12の出力端子OUT と電圧比較回路11の出力
ノードｎとの間に接続され、出力信号の立ち上がり時間
／立ち下がり時間を制御するための帰還用容量である。
（例えば5V）で動作するCMOS型の電圧比較回路、12は第
２電源VCC （例えば3.3V）で動作するCMOS型の出力段回
路、13は第２電源VCC で動作する出力駆動制御回路、C1
は出力段回路12の出力端子OUT と電圧比較回路11の出力
ノードｎとの間に接続され、出力信号の立ち上がり時間
／立ち下がり時間を制御するための帰還用容量である。
【００２７】本実施の形態では、さらに、前記出力端子
OUT の出力電圧を検知し、電圧比較回路11の出力ノード
ｎの信号振幅を制限する電位制限回路14が設けられてい
る。
OUT の出力電圧を検知し、電圧比較回路11の出力ノード
ｎの信号振幅を制限する電位制限回路14が設けられてい
る。
【００２８】前記電圧比較回路11は、差動的な信号INA
、INB が入力する差動入力型の回路であり、その出力
信号は、出力段回路12のプルダウン側のNMOSトランジス
タMN5のゲートに入力するとともに、前記出力駆動制御
回路13を介して出力段回路のプルアップ側のPMOSトラン
ジスタMP4 のゲートに入力する。
、INB が入力する差動入力型の回路であり、その出力
信号は、出力段回路12のプルダウン側のNMOSトランジス
タMN5のゲートに入力するとともに、前記出力駆動制御
回路13を介して出力段回路のプルアップ側のPMOSトラン
ジスタMP4 のゲートに入力する。
【００２９】この場合、ＵＳＢポートに設けられた２個
のCMOS出力回路のうちの他方の出力回路では、電圧比較
回路11に入力する差動入力信号INA 、INB の接続関係が
上記とは逆であることに注意すべきである。
のCMOS出力回路のうちの他方の出力回路では、電圧比較
回路11に入力する差動入力信号INA 、INB の接続関係が
上記とは逆であることに注意すべきである。
【００３０】前記出力段回路12は、電源電位VDD と接地
電位DGNDとの間に、プルアップ側のPMOSトランジスタMP
4 とプルダウン側のNMOSトランジスタMN5 が直列に接続
されている。この場合、上記プルアップ側のPMOSトラン
ジスタMP4 は、ソースが電源電位VCC に接続され、ドレ
インが出力端子OUT に接続されている。また、プルダウ
ン側のNMOSトランジスタMN5 は、ドレインが出力端子OU
T に接続され、ソースが接地電位DGNDに接続されてい
る。
電位DGNDとの間に、プルアップ側のPMOSトランジスタMP
4 とプルダウン側のNMOSトランジスタMN5 が直列に接続
されている。この場合、上記プルアップ側のPMOSトラン
ジスタMP4 は、ソースが電源電位VCC に接続され、ドレ
インが出力端子OUT に接続されている。また、プルダウ
ン側のNMOSトランジスタMN5 は、ドレインが出力端子OU
T に接続され、ソースが接地電位DGNDに接続されてい
る。
【００３１】上記プルダウン側のNMOSトランジスタMN5
のゲートは、前記電圧比較回路11の出力信号が直接に入
力する。前記プルアップ側のPMOSトランジスタMP4 のゲ
ートは、前記電圧比較回路11の出力ノードｎの信号が前
記出力駆動制御回路13を経て入力する。
のゲートは、前記電圧比較回路11の出力信号が直接に入
力する。前記プルアップ側のPMOSトランジスタMP4 のゲ
ートは、前記電圧比較回路11の出力ノードｎの信号が前
記出力駆動制御回路13を経て入力する。
【００３２】前記出力駆動制御回路13は、電流源回路13
0 と、この電流源回路130 の電流を襟返すようにカレン
トミラー接続され、ドレインが電源電位VDD に接続され
たNMOSトランジスタMN8 と、このNMOSトランジスタMN8
のソースと接地電位DGNDとの間に接続され、ゲートが前
記電圧比較回路11の出力ノードｎに接続されたNMOSトラ
ンジスタMN3 と、ゲートが前記NMOSトランジスタMN3 の
ドレインに接続され、ソースが接地電位DGNDに接続され
たNMOSトランジスタMN4 と、ソースが電源電位VCC に接
続され、ドレインが前記NMOSトランジスタMN4 のドレイ
ンに接続され、ゲート・ドレイン同士が接続されるとと
もに前記プルアップ側のPMOSトランジスタMP4 のゲート
に接続されたPMOSトランジスタMP3 を有する。
0 と、この電流源回路130 の電流を襟返すようにカレン
トミラー接続され、ドレインが電源電位VDD に接続され
たNMOSトランジスタMN8 と、このNMOSトランジスタMN8
のソースと接地電位DGNDとの間に接続され、ゲートが前
記電圧比較回路11の出力ノードｎに接続されたNMOSトラ
ンジスタMN3 と、ゲートが前記NMOSトランジスタMN3 の
ドレインに接続され、ソースが接地電位DGNDに接続され
たNMOSトランジスタMN4 と、ソースが電源電位VCC に接
続され、ドレインが前記NMOSトランジスタMN4 のドレイ
ンに接続され、ゲート・ドレイン同士が接続されるとと
もに前記プルアップ側のPMOSトランジスタMP4 のゲート
に接続されたPMOSトランジスタMP3 を有する。
【００３３】上記電流源回路130 は、電源電位VDD と接
地電位DGNDとの間に、定電流源I2、２個のNMOSトランジ
スタMN7 、MN6 が直列に接続されてなる。そして、上記
２個のNMOSトランジスタMN7 、MN6 のうちの一方のトラ
ンジスタMN7 のゲートに前記NMOSトランジスタMN8 のゲ
ートが接続されている。
地電位DGNDとの間に、定電流源I2、２個のNMOSトランジ
スタMN7 、MN6 が直列に接続されてなる。そして、上記
２個のNMOSトランジスタMN7 、MN6 のうちの一方のトラ
ンジスタMN7 のゲートに前記NMOSトランジスタMN8 のゲ
ートが接続されている。
【００３４】上記構成の出力駆動制御回路13は、前記電
圧比較回路11の出力信号の“Ｈ”レベルをシフトして前
記プルアップ側のPMOSトランジスタMP4 のゲートに印加
する作用を有する。
圧比較回路11の出力信号の“Ｈ”レベルをシフトして前
記プルアップ側のPMOSトランジスタMP4 のゲートに印加
する作用を有する。
【００３５】前記電位制限回路14において、MP5 はソー
スが出力端子OUT に接続され、ゲートが前記プルアップ
側のPMOSトランジスタMP4 のゲートに接続されたスイッ
チ用のPMOSトランジスタである。
スが出力端子OUT に接続され、ゲートが前記プルアップ
側のPMOSトランジスタMP4 のゲートに接続されたスイッ
チ用のPMOSトランジスタである。
【００３６】MN11は上記PMOSトランジスタMP5 のソース
にゲート・ドレイン同士が接続された第１のNMOSトラン
ジスタである。MN10は前記第１のNMOSトランジスタMN11
とゲート相互が接続され、ドレインが電源電位VCC に接
続され、ソースが電圧比較回路11の出力ノードｎに接続
された第２のNMOSトランジスタである。MN9 は電圧比較
回路11の出力ノードｎにゲート・ドレインが接続され、
ソースが出力端子BOUTに接続された第３のNMOSトランジ
スタである。MN12は前記第１のNMOSトランジスタMN11の
ソースにゲート・ドレイン同士が接続され、ソースが接
地電位DGNDに接続された第４のNMOSトランジスタであ
る。
にゲート・ドレイン同士が接続された第１のNMOSトラン
ジスタである。MN10は前記第１のNMOSトランジスタMN11
とゲート相互が接続され、ドレインが電源電位VCC に接
続され、ソースが電圧比較回路11の出力ノードｎに接続
された第２のNMOSトランジスタである。MN9 は電圧比較
回路11の出力ノードｎにゲート・ドレインが接続され、
ソースが出力端子BOUTに接続された第３のNMOSトランジ
スタである。MN12は前記第１のNMOSトランジスタMN11の
ソースにゲート・ドレイン同士が接続され、ソースが接
地電位DGNDに接続された第４のNMOSトランジスタであ
る。
【００３７】上記構成の電位制限回路14の動作は、電圧
比較回路11の出力信号の論理レベルが“Ｈ”、プルアッ
プ側のPMOSトランジスタMP4 がオフ、プルダウン側のNM
OSトランジスタMN5 がオン、出力端子BOUTが“Ｌ”レベ
ルになっている時には、PMOSトランジスタMP5 がオフ、
NMOSトランジスタMN11、MN12、MN10がオフであり、NMOS
トランジスタMN9 の作用により、プルダウン側のNMOSト
ランジスタMN5 のゲート電位はドレイン電位よりも少し
高い電位にクランプされる。
比較回路11の出力信号の論理レベルが“Ｈ”、プルアッ
プ側のPMOSトランジスタMP4 がオフ、プルダウン側のNM
OSトランジスタMN5 がオン、出力端子BOUTが“Ｌ”レベ
ルになっている時には、PMOSトランジスタMP5 がオフ、
NMOSトランジスタMN11、MN12、MN10がオフであり、NMOS
トランジスタMN9 の作用により、プルダウン側のNMOSト
ランジスタMN5 のゲート電位はドレイン電位よりも少し
高い電位にクランプされる。
【００３８】また、電圧比較回路11の出力信号の論理レ
ベルが“Ｌ”、プルダウン側のNMOSトランジスタMN5 が
オフ、プルアップ側のPMOSトランジスタMP4 がオン、出
力端子OUT が“Ｈ”レベルになっている時には、PMOSト
ランジスタMP5 がオン、NMOSトランジスタMN11、MN12、
MN10がオンであり、NMOSトランジスタMN9 の作用によ
り、プルダウン側のNMOSトランジスタMN5 のゲート電位
はその閾値電圧よりやや低い電位にクランプされる。
ベルが“Ｌ”、プルダウン側のNMOSトランジスタMN5 が
オフ、プルアップ側のPMOSトランジスタMP4 がオン、出
力端子OUT が“Ｈ”レベルになっている時には、PMOSト
ランジスタMP5 がオン、NMOSトランジスタMN11、MN12、
MN10がオンであり、NMOSトランジスタMN9 の作用によ
り、プルダウン側のNMOSトランジスタMN5 のゲート電位
はその閾値電圧よりやや低い電位にクランプされる。
【００３９】また、この時、PMOSトランジスタMP5 の作
用により、プルアップ側のPMOSトランジスタMP4 のゲー
ト電位は、VCC −｜VthMP4｜（VthMP4はMP4 の閾値電
圧）よりも少し低い電位にクランプされる。
用により、プルアップ側のPMOSトランジスタMP4 のゲー
ト電位は、VCC −｜VthMP4｜（VthMP4はMP4 の閾値電
圧）よりも少し低い電位にクランプされる。
【００４０】図１の構成のCMOS出力回路によれば、プル
アップ側のPMOSトランジスタMP4 とプルダウン側のNMOS
トランジスタMN5 が接続された出力段回路12の出力端子
BOUTと電圧比較回路11（駆動信号源）の出力ノードｎと
の間に帰還用容量C1が接続されているので、基本的には
従来例のCMOS出力回路と同様の動作が行われる。
アップ側のPMOSトランジスタMP4 とプルダウン側のNMOS
トランジスタMN5 が接続された出力段回路12の出力端子
BOUTと電圧比較回路11（駆動信号源）の出力ノードｎと
の間に帰還用容量C1が接続されているので、基本的には
従来例のCMOS出力回路と同様の動作が行われる。
【００４１】さらに、付加されている電位制限回路14に
より、前述したように電圧比較回路11の出力信号の振幅
を制限する動作が加わる。
より、前述したように電圧比較回路11の出力信号の振幅
を制限する動作が加わる。
【００４２】したがって、電圧比較回路11の出力信号が
“Ｌ”から“Ｈ”に変化する時、プルダウン側のNMOSト
ランジスタMN5 は、そのゲート電位が閾値電圧よりやや
低い電位から立ち上がり、直ぐに閾値電圧に達してオン
状態に変化する。したがって、出力端子BOUTが“Ｌ”レ
ベルに立ち下がる時間が速くなる。
“Ｌ”から“Ｈ”に変化する時、プルダウン側のNMOSト
ランジスタMN5 は、そのゲート電位が閾値電圧よりやや
低い電位から立ち上がり、直ぐに閾値電圧に達してオン
状態に変化する。したがって、出力端子BOUTが“Ｌ”レ
ベルに立ち下がる時間が速くなる。
【００４３】上記とは逆に、電圧比較回路11の出力信号
が“Ｈ”から“Ｌ”に変化する時、プルダウン側のNMOS
トランジスタMN5 は、そのゲート電位が閾値電圧よりや
や高い電位から立ち下がり、直ぐに閾値電圧に達してオ
フ状態に変化する。また、プルアップ側のPMOSトランジ
スタMP4 は、そのゲート電位がVCC −｜VthMP4｜から立
ち上がり、直ぐにオフ状態に変化する。したがって、出
力端子BOUTが“Ｈ”レベルに立ち上がる時間が速くな
る。
が“Ｈ”から“Ｌ”に変化する時、プルダウン側のNMOS
トランジスタMN5 は、そのゲート電位が閾値電圧よりや
や高い電位から立ち下がり、直ぐに閾値電圧に達してオ
フ状態に変化する。また、プルアップ側のPMOSトランジ
スタMP4 は、そのゲート電位がVCC −｜VthMP4｜から立
ち上がり、直ぐにオフ状態に変化する。したがって、出
力端子BOUTが“Ｈ”レベルに立ち上がる時間が速くな
る。
【００４４】図２は、図１のCMOS出力回路を差動入力信
号INA 、INB の接続関係が逆の関係で２個設けた出力回
路部の入出力特性のシミュレーション結果の一例を示し
ている。
号INA 、INB の接続関係が逆の関係で２個設けた出力回
路部の入出力特性のシミュレーション結果の一例を示し
ている。
【００４５】この入出力特性によれば、入力信号INの変
化による電圧比較回路11の出力ノードｎの信号電位の変
化に即応して出力段回路のトランジスタを動作させ、一
方の出力回路においてプルダウン側のNMOSトランジスタ
MN5 がオンし始めるまでの遅延時間と、他方の出力回路
においてプルダウン側のNMOSトランジスタMN5 がオフし
始めるまでの遅延時間をほぼ等しい時間tdとすることが
でき、クロスポイントの仕様を十分に満たすことができ
る。
化による電圧比較回路11の出力ノードｎの信号電位の変
化に即応して出力段回路のトランジスタを動作させ、一
方の出力回路においてプルダウン側のNMOSトランジスタ
MN5 がオンし始めるまでの遅延時間と、他方の出力回路
においてプルダウン側のNMOSトランジスタMN5 がオフし
始めるまでの遅延時間をほぼ等しい時間tdとすることが
でき、クロスポイントの仕様を十分に満たすことができ
る。
【００４６】＜第１の実施の形態の変形例＞前記電圧比
較回路11は、差動入力信号IN-P、IN-Mの論理レベルの変
化に応じて論理レベルが変化する駆動信号を出力する役
割を有するもので、これは図３に示すような基本構成を
有するであればよい。
較回路11は、差動入力信号IN-P、IN-Mの論理レベルの変
化に応じて論理レベルが変化する駆動信号を出力する役
割を有するもので、これは図３に示すような基本構成を
有するであればよい。
【００４７】図３に示す駆動信号源は、電源電位VDDと
駆動信号源出力ノードとの間に第１の電流源I31 および
第１のスイッチ素子SW31が直列に接続され、上記駆動信
号源出力ノードと接地電位DGNDとの間に第２のスイッチ
素子SW32および第２の電流源I32 が直列に接続されてな
り、上記第１のスイッチ素子SW31および第２のスイッチ
素子SW32が選択的にオン状態に制御されるものであれば
よい。
駆動信号源出力ノードとの間に第１の電流源I31 および
第１のスイッチ素子SW31が直列に接続され、上記駆動信
号源出力ノードと接地電位DGNDとの間に第２のスイッチ
素子SW32および第２の電流源I32 が直列に接続されてな
り、上記第１のスイッチ素子SW31および第２のスイッチ
素子SW32が選択的にオン状態に制御されるものであれば
よい。
【００４８】また、第１の実施の形態における電位制限
回路14の基本構成は、電流源（プルアップ側のPMOSトラ
ンジスタMP4 ）と、この電流源MP4 に直列に接続され、
前記電圧比較回路11の第２のスイッチ素子SW32に連動し
てオン／オフ状態が制御されるスイッチ素子（PMOSトラ
ンジスタMP5 ）と、このPMOSトランジスタMP5 に直列に
接続された第１のNMOSトランジスタMN1 と、このNMOSト
ランジスタMN1 とゲート同士が接続され、ドレインが電
源電位VDD に接続され、ソースが電圧比較回路11の出力
ノードｎに接続された第２のNMOSトランジスタMN10と、
前記電圧比較回路11の出力ノードｎにゲート・ドレイン
が接続され、ソースが前記出力端子BOUTに接続された第
３のNMOSトランジスタMN9 を具備するものであればよ
い。
回路14の基本構成は、電流源（プルアップ側のPMOSトラ
ンジスタMP4 ）と、この電流源MP4 に直列に接続され、
前記電圧比較回路11の第２のスイッチ素子SW32に連動し
てオン／オフ状態が制御されるスイッチ素子（PMOSトラ
ンジスタMP5 ）と、このPMOSトランジスタMP5 に直列に
接続された第１のNMOSトランジスタMN1 と、このNMOSト
ランジスタMN1 とゲート同士が接続され、ドレインが電
源電位VDD に接続され、ソースが電圧比較回路11の出力
ノードｎに接続された第２のNMOSトランジスタMN10と、
前記電圧比較回路11の出力ノードｎにゲート・ドレイン
が接続され、ソースが前記出力端子BOUTに接続された第
３のNMOSトランジスタMN9 を具備するものであればよ
い。
【００４９】＜第２の実施の形態＞第１の実施の形態で
は、電位制限回路14のPMOSトランジスタMP5 の電流源と
してプルアップ側のPMOSトランジスタMP4 を用いるもの
とし、上記PMOSトランジスタMP4 のソースを出力端子BO
UTに接続したが、これを変形することも可能である。
は、電位制限回路14のPMOSトランジスタMP5 の電流源と
してプルアップ側のPMOSトランジスタMP4 を用いるもの
とし、上記PMOSトランジスタMP4 のソースを出力端子BO
UTに接続したが、これを変形することも可能である。
【００５０】図４は、本発明の第２の実施の形態に係る
ＬＳＩのCMOS出力回路を示している。
ＬＳＩのCMOS出力回路を示している。
【００５１】このCMOS出力回路において、41は電圧比較
回路（駆動信号源）、42はNMOS型の出力段回路、43はCM
OS型の出力駆動制御回路であり、これらは電源電位VDD
および接地電位DGNDが共通に供給されている。BOUTは出
力段回路42の出力端子、C1は帰還用容量である。44は前
記出力端子BOUTの出力電圧を検知し、前記電圧比較回路
41の出力信号の振幅を制限する電位制限回路である。
回路（駆動信号源）、42はNMOS型の出力段回路、43はCM
OS型の出力駆動制御回路であり、これらは電源電位VDD
および接地電位DGNDが共通に供給されている。BOUTは出
力段回路42の出力端子、C1は帰還用容量である。44は前
記出力端子BOUTの出力電圧を検知し、前記電圧比較回路
41の出力信号の振幅を制限する電位制限回路である。
【００５２】前記出力段回路42は、電源電位VDD と接地
電位DGNDとの間に、プルアップ側のNMOSトランジスタMN
15とプルダウン側のNMOSトランジスタMN5 が直列に接続
されている。この場合、プルアップ側のNMOSトランジス
タMN15は、ドレインが電源電位VDD に接続され、ソース
が出力端子BOUTに接続されている。また、プルダウン側
のNMOSトランジスタMN5 は、ドレインが出力端子BOUTに
接続され、ソースが接地電位DGNDに接続されている。
電位DGNDとの間に、プルアップ側のNMOSトランジスタMN
15とプルダウン側のNMOSトランジスタMN5 が直列に接続
されている。この場合、プルアップ側のNMOSトランジス
タMN15は、ドレインが電源電位VDD に接続され、ソース
が出力端子BOUTに接続されている。また、プルダウン側
のNMOSトランジスタMN5 は、ドレインが出力端子BOUTに
接続され、ソースが接地電位DGNDに接続されている。
【００５３】上記プルダウン側のNMOSトランジスタMN5
のゲートは前記電圧比較回路41の出力ノードｎに接続さ
れており、前記プルアップ側のNMOSトランジスタMN15の
ゲートは前記出力駆動制御回路43の出力ノードに接続さ
れている。
のゲートは前記電圧比較回路41の出力ノードｎに接続さ
れており、前記プルアップ側のNMOSトランジスタMN15の
ゲートは前記出力駆動制御回路43の出力ノードに接続さ
れている。
【００５４】前記出力駆動制御回路43は、図１中に示し
た出力駆動制御回路13と比べて構成が若干異なる。即
ち、この出力駆動制御回路43は、電流源回路430 と、こ
の電流源回路430 の出力ノードと接地電位DGNDとの間に
接続され、ゲートが前記電圧比較回路41の出力ノードに
接続されたNMOSトランジスタMN4 とを有し、上記電流源
回路430 の出力ノードが前記プルアップ側のPMOSトラン
ジスタMN15のゲートに接続されている。
た出力駆動制御回路13と比べて構成が若干異なる。即
ち、この出力駆動制御回路43は、電流源回路430 と、こ
の電流源回路430 の出力ノードと接地電位DGNDとの間に
接続され、ゲートが前記電圧比較回路41の出力ノードに
接続されたNMOSトランジスタMN4 とを有し、上記電流源
回路430 の出力ノードが前記プルアップ側のPMOSトラン
ジスタMN15のゲートに接続されている。
【００５５】上記電流源回路430 は、出力端子BOUTと接
地電位DGNDとの間に接続された分圧抵抗R2、R1と、この
分圧抵抗R2、R1により生成された分圧（比較電圧）と基
準電圧Vrefが対応してゲートに入力するNMOS型の差動対
トランジスタMN14、MN13と、この差動対トランジスタMN
14、MN13のソース共通接続ノードと接地電位DGNDとの間
に接続された定電流源I4と、上記差動対トランジスタの
うちのの一方のトランジスタMN14のドレイン（電流源回
路430 の出力ノード）と電源電位VDD との間に接続され
た電流源I2とを有し、前記差動対トランジスタのうちの
の他方のトランジスタMN13のドレインは電源電位VDD に
接続されている。
地電位DGNDとの間に接続された分圧抵抗R2、R1と、この
分圧抵抗R2、R1により生成された分圧（比較電圧）と基
準電圧Vrefが対応してゲートに入力するNMOS型の差動対
トランジスタMN14、MN13と、この差動対トランジスタMN
14、MN13のソース共通接続ノードと接地電位DGNDとの間
に接続された定電流源I4と、上記差動対トランジスタの
うちのの一方のトランジスタMN14のドレイン（電流源回
路430 の出力ノード）と電源電位VDD との間に接続され
た電流源I2とを有し、前記差動対トランジスタのうちの
の他方のトランジスタMN13のドレインは電源電位VDD に
接続されている。
【００５６】上記構成の出力駆動制御回路43の動作は、
電圧比較回路41の出力が“Ｈ”の時には、NMOSトランジ
スタMN4 がオンになり、そのドレインが“Ｌ”になり、
プルアップ側のNMOSトランジスタMN15はオフになる。こ
の時、プルダウン側のNMOSトランジスタMN5 はオン状態
であり、出力端子BOUTの電位は“Ｌ”、分圧電圧＜基準
電圧Vrefであり、差動対トランジスタのうちの一方のト
ランジスタMN14がオフ、他方のトランジスタMN13がオン
になり、電流源回路430 の電流源I2の電流は前記NMOSト
ランジスタMN4 に流れ、電流源回路430 の出力ノードは
“Ｌ”になり、プルアップ側のNMOSトランジスタMN15は
オフになる。
電圧比較回路41の出力が“Ｈ”の時には、NMOSトランジ
スタMN4 がオンになり、そのドレインが“Ｌ”になり、
プルアップ側のNMOSトランジスタMN15はオフになる。こ
の時、プルダウン側のNMOSトランジスタMN5 はオン状態
であり、出力端子BOUTの電位は“Ｌ”、分圧電圧＜基準
電圧Vrefであり、差動対トランジスタのうちの一方のト
ランジスタMN14がオフ、他方のトランジスタMN13がオン
になり、電流源回路430 の電流源I2の電流は前記NMOSト
ランジスタMN4 に流れ、電流源回路430 の出力ノードは
“Ｌ”になり、プルアップ側のNMOSトランジスタMN15は
オフになる。
【００５７】上記とは逆に、電圧比較回路41の出力が
“Ｌ”の時には、NMOSトランジスタMN4 がオフになり、
プルダウン側のNMOSトランジスタMN5 はオフになる。こ
の時、分圧電圧＞基準電圧Vrefであり、差動対トランジ
スタのうちの一方のトランジスタMN14がオン、他方のト
ランジスタMN13がオフになり、電流源回路430 の出力ノ
ードは“Ｈ”になり、プルアップ側のNMOSトランジスタ
MN15はオンになる。
“Ｌ”の時には、NMOSトランジスタMN4 がオフになり、
プルダウン側のNMOSトランジスタMN5 はオフになる。こ
の時、分圧電圧＞基準電圧Vrefであり、差動対トランジ
スタのうちの一方のトランジスタMN14がオン、他方のト
ランジスタMN13がオフになり、電流源回路430 の出力ノ
ードは“Ｈ”になり、プルアップ側のNMOSトランジスタ
MN15はオンになる。
【００５８】前記電位制限回路44は、図１中に示した電
位制限回路14と比べて、次の点が異なり、その他は同じ
であるので同じ符号を付している。
位制限回路14と比べて、次の点が異なり、その他は同じ
であるので同じ符号を付している。
【００５９】（１）スイッチ用のPMOSトランジスタMP5
が省略されている。
が省略されている。
【００６０】（２）電源電位VDD と接地電位DGNDとの間
に電流源I3とスイッチ用のNMOSトランジスタMN3 が直列
に接続されてなる電流源回路440 が追加されている。
に電流源I3とスイッチ用のNMOSトランジスタMN3 が直列
に接続されてなる電流源回路440 が追加されている。
【００６１】（３）上記スイッチ用のNMOSトランジスタ
MN3 のドレインにNMOSトランジスタMN11のゲート・ドレ
イン同士が接続されている。
MN3 のドレインにNMOSトランジスタMN11のゲート・ドレ
イン同士が接続されている。
【００６２】上記構成の電位制限回路44の動作は、基本
的には前述した図１中の電位制限回路14の動作と同じで
あるが、スイッチ用のNMOSトランジスタMN3 が常に電流
源I3に接続されているので、電圧比較回路41の出力が
“Ｈ”の時にNMOSトランジスタMN11、MN12、MN10をオフ
状態に制御し、電圧比較回路41の出力が“Ｌ”の時にNM
OSトランジスタMN11、MN12、MN10をオフ状態に制御す
る。したがって、図１中の電位制限回路14のようにプル
アップ側トランジスタMP4 を電流源として用いる場合の
制約が緩和されるという利点がある。
的には前述した図１中の電位制限回路14の動作と同じで
あるが、スイッチ用のNMOSトランジスタMN3 が常に電流
源I3に接続されているので、電圧比較回路41の出力が
“Ｈ”の時にNMOSトランジスタMN11、MN12、MN10をオフ
状態に制御し、電圧比較回路41の出力が“Ｌ”の時にNM
OSトランジスタMN11、MN12、MN10をオフ状態に制御す
る。したがって、図１中の電位制限回路14のようにプル
アップ側トランジスタMP4 を電流源として用いる場合の
制約が緩和されるという利点がある。
【００６３】図４のCMOS出力回路の動作は、基本的には
前述した図１のCMOS出力回路の動作と同様であり、同様
の効果が得られる。
前述した図１のCMOS出力回路の動作と同様であり、同様
の効果が得られる。
【００６４】＜第２の実施の形態の変形例＞第２の実施
の形態における電位制限回路44の基本構成は、電流源I3
と、この電流源I3に直列に接続され、前記電圧比較回路
41の第１のスイッチ素子SW31に連動してオン／オフ状態
が制御される第３のスイッチ素子（NMOSトランジスタMN
3 ）と、このNMOSトランジスタMN3 のドレインと接地ノ
ードとの間に接続された第１のNMOSトランジスタMN11
と、この第１のNMOSトランジスタMN11とゲート同士が接
続され、ドレインが電源電位VDD に接続され、ソースが
前記電圧比較回路41の出力ノードｎに接続された第２の
NMOSトランジスタMN10と、前記電圧比較回路41の出力ノ
ードｎにゲート・ドレインが接続され、ソースが前記出
力端子BOUTに接続された第３のNMOSトランジスタMN9 を
具備するものであればよい。
の形態における電位制限回路44の基本構成は、電流源I3
と、この電流源I3に直列に接続され、前記電圧比較回路
41の第１のスイッチ素子SW31に連動してオン／オフ状態
が制御される第３のスイッチ素子（NMOSトランジスタMN
3 ）と、このNMOSトランジスタMN3 のドレインと接地ノ
ードとの間に接続された第１のNMOSトランジスタMN11
と、この第１のNMOSトランジスタMN11とゲート同士が接
続され、ドレインが電源電位VDD に接続され、ソースが
前記電圧比較回路41の出力ノードｎに接続された第２の
NMOSトランジスタMN10と、前記電圧比較回路41の出力ノ
ードｎにゲート・ドレインが接続され、ソースが前記出
力端子BOUTに接続された第３のNMOSトランジスタMN9 を
具備するものであればよい。
【００６５】
【発明の効果】上述したように本発明の半導体集積回路
の出力回路によれば、駆動信号源ノードの電位の変化に
即応して出力段トランジスタを動作させ、プルダウン側
のNMOSトランジスタがオンし始めるまでの時間とプルダ
ウン側のNMOSトランジスタがオフし始めるまでの時間を
ほぼ等しくでき、良好な入出力特性を得ることができ
る。
の出力回路によれば、駆動信号源ノードの電位の変化に
即応して出力段トランジスタを動作させ、プルダウン側
のNMOSトランジスタがオンし始めるまでの時間とプルダ
ウン側のNMOSトランジスタがオフし始めるまでの時間を
ほぼ等しくでき、良好な入出力特性を得ることができ
る。
【図１】本発明の第１の実施の形態に係るＬＳＩのCMOS
出力回路を示す回路図。
出力回路を示す回路図。
【図２】図１のCMOS出力回路を差動入力信号INA 、INB
の接続関係が逆の関係で２個設けた出力回路部の入出力
特性のシミュレーション結果の一例を示す特性図。
の接続関係が逆の関係で２個設けた出力回路部の入出力
特性のシミュレーション結果の一例を示す特性図。
【図３】図１中の電圧比較回路と等価な駆動信号源の基
本構成を示す回路図。
本構成を示す回路図。
【図４】本発明の第２の実施の形態に係るＬＳＩのCMOS
出力回路を示す回路図。
出力回路を示す回路図。
【図５】パソコンのＵＳＢポートに使用されているＬＳ
Ｉの出力回路部を示す回路図。
Ｉの出力回路部を示す回路図。
【図６】図５中の２個の出力回路のうちの一方の出力回
路を代表的に取り出して一例を示す回路図。
路を代表的に取り出して一例を示す回路図。
【図７】図５の出力回路部の入出力特性のシミュレーシ
ョン結果の一例を示す特性図。
ョン結果の一例を示す特性図。
11…電圧比較回路（駆動信号源）、
12…出力段回路、
13…出力駆動制御回路、
14…電位制限回路、
C1…帰還用容量、
MP4 …プルアップ側のPMOSトランジスタ、
MN5 …プルダウン側のNMOSトランジスタ。
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 19/00
H03K 17/00
Claims (7)
- 【請求項１】 “Ｈ”レベルと“Ｌ”レベルとの間で変
化する駆動信号を出力する駆動信号源と、 電源電位と出力端子との間に接続されたプルアップ側の
トランジスタおよび前記出力端子と接地電位との間に接
続され、ゲートが前記駆動信号源の出力ノードに接続さ
れたプルダウン側のNMOSトランジスタを有する出力段回
路と、 前記駆動信号源の出力ノードに接続され、前記駆動信号
源の出力信号と同相の駆動信号を生成して前記プルアッ
プ側のトランジスタのゲートに入力する出力駆動制御回
路と、 前記出力端子と前記駆動信号源の出力ノードとの間に接
続された帰還用容量と、 前記出力端子の出力電圧を検知し、前記プルダウン側の
NMOSトランジスタのゲート電位を、このNMOSトランジス
タの閾値電圧よりやや高い電位またはやや低い電位に制
限する電位制限回路とを具備することを特徴とする半導
体集積回路。 - 【請求項２】 前記駆動信号源は、 前記電源電位と駆動信号源出力ノードとの間に直列に接
続された第１の電流源および第１のスイッチ素子と、 前記駆動信号源の出力ノードと接地電位との間に直列に
接続された第２のスイッチ素子および第２の電流源とを
具備し、前記第１のスイッチ素子および第２のスイッチ
素子が選択的にオン状態に制御されることを特徴とする
請求項１記載の半導体集積回路。 - 【請求項３】 前記プルアップ側のトランジスタはPMOS
トランジスタであり、 前記電位制限回路は、 電流源と、 前記電流源に直列に接続され、前記駆動信号源の第２の
スイッチ素子に連動してオン／オフ状態が制御される第
３のスイッチ素子と、 前記第３のスイッチ素子に直列に接続された第１のNMOS
トランジスタと、 前記第１のNMOSトランジスタとゲート同士が接続され、
ドレインが前記電源電位に接続され、ソースが前記駆動
信号源の出力ノードに接続された第２のNMOSトランジス
タと、 前記駆動信号源の出力ノードにゲート・ドレインが接続
され、ソースが前記出力端子に接続された第３のNMOSト
ランジスタとを具備することを特徴とする請求項２記載
の半導体集積回路。 - 【請求項４】 前記電流源は前記プルアップ側のPMOSト
ランジスタであり、前記第３のスイッチ素子は、ソース
が前記出力端子に接続され、ゲートが前記プルアップ側
のトランジスタのゲートに接続されたPMOSトランジスタ
からなり、 前記第１のNMOSトランジスタは、前記第３のスイッチ素
子スイッチ用のPMOSトランジスタのソースにゲート・ド
レイン同士が接続され、 前記第２のNMOSトランジスタは、前記第１のNMOSトラン
ジスタとゲート相互が接続され、ドレインが電源電位に
接続されていることを特徴とする請求項３記載の半導体
集積回路。 - 【請求項５】 前記プルアップ側のトランジスタはNMOS
トランジスタであり、 前記電位制限回路は、 電流源と、 前記電流源に直列に接続され、前記駆動信号源の第１の
スイッチ素子に連動してオン／オフ状態が制御される第
３のスイッチ素子と、 前記前記第３のスイッチ素子に直列に接続された第１の
NMOSトランジスタと、 前記第１のNMOSトランジスタとゲート同士が接続され、
ドレインが前記電源電位に接続され、ソースが前記駆動
信号源の出力ノードに接続された第２のNMOSトランジス
タと、 前記駆動信号源の出力ノードにゲート・ドレインが接続
され、ソースが前記出力端子に接続された第３のNMOSト
ランジスタとを具備することを特徴とする請求項２記載
の半導体集積回路。 - 【請求項６】 前記第３のスイッチ素子は、ドレインが
前記電流源に接続され、ソースが前記接地電位に接続さ
れ、ゲートが前記駆動信号源の出力ノードに接続された
NMOSトランジスタからなり、 前記第１のNMOSトランジスタは、前記第３のスイッチ素
子スイッチ用のNMOSトランジスタのドレインにゲート・
ドレイン同士が接続されており、 前記第２のNMOSトランジスタは、前記第１のNMOSトラン
ジスタとゲート相互が接続され、ドレインが電源電位に
接続されていることを特徴とする請求項５記載の半導体
集積回路。 - 【請求項７】 前記駆動信号源は第１電源で動作し、 前記出力段回路、出力駆動制御回路および電位制限回路
は第２電源で動作することを特徴とする請求項１乃至３
のいずれか１項に記載の半導体集積回路。
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