KR100706576B1

KR100706576B1 - 슬루율이 제어된 출력 구동회로

Info

Publication number: KR100706576B1
Application number: KR1020050070345A
Authority: KR
Inventors: 신순균
Original assignee: 삼성전자주식회사
Priority date: 2005-08-01
Filing date: 2005-08-01
Publication date: 2007-04-13
Also published as: CN1909371A; US20070024328A1; KR20070015773A

Abstract

슬루율 제어가 가능한 반도체 집적회로의 출력 구동회로가 개시되어 있다. 반도체 집적회로의 출력 구동회로는 프리 드라이버, 및 메인 드라이버를 구비한다. 프리 드라이버는 제 1 입력신호를 버퍼링하여 제 1 게이트 제어신호를 발생시켜 제 1 노드에 제공하고, 제 2 입력신호를 버퍼링하여 제 2 게이트 제어신호를 발생시켜 제 2 노드에 제공한다. 메인 드라이버는 제 1 게이트 제어신호 및 제 2 게이트 제어신호에 응답하여 출력신호를 발생시켜 출력노드에 제공한다. 출력신호가 상승 천이하는 동안 출력노드와 상기 제 1 노드 사이에 제 1 용량성 전류 경로가 형성되고, 출력신호가 하강 천이하는 동안 출력노드와 제 2 노드 사이에 제 2 용량성 전류 경로가 형성된다. 따라서, 출력 구동회로는 공정, 전압, 온도 등의 동작환경에 무관하게 일정한 슬루율을 가지는 출력신호를 발생시킬 수 있다.

Description

슬루율이 제어된 출력 구동회로{SLEW RATE-CONTROLLED OUTPUT DRIVER}

도 1은 종래의 반도체 집적회로의 출력 구동회로를 나타내는 도면이다.

도 2는 본 발명의 하나의 실시예에 따른 반도체 집적회로의 출력 구동회로를 나타내는 블록도이다.

도 3은 도 2에 도시된 반도체 집적회로의 출력 구동회로에 포함되어 있는 바이어스 전류 발생회로의 하나의 예를 나타내는 회로도이다.

도 4는 도 2에 도시된 반도체 집적회로의 출력 구동회로에 포함되어 있는 3 상태 제어회로의 하나의 예를 나타내는 회로도이다.

도 5는 도 2에 도시된 반도체 집적회로의 출력 구동회로에 포함되어 있는 프리 드라이버와 메인 드라이버의 하나의 예를 나타내는 회로도이다.

도 6은 본 발명의 다른 하나의 실시예에 따른 반도체 집적회로의 출력 구동회로를 나타내는 블록도이다.

도 7은 도 6에 도시된 반도체 집적회로의 출력 구동회로에 포함되어 있는 3 상태 제어회로의 하나의 예를 나타내는 도면이다.

도 8a 및 도 8b는 도 6에 도시된 반도체 집적회로의 출력 구동회로의 주요 노드의 전압 파형을 나타내는 시뮬레이션도이다.

도 9a 내지 도 9c는 도 1에 도시된 종래의 반도체 집적회로의 출력 구동회로 의 출력파형을 나타내는 도면이다.

도 10a 내지 도 10c는 도 6에 도시된 본 발명의 하나의 실시예에 따른 출력 구동회로의 출력파형을 나타내는 도면이다.

* 도면의 주요부분에 대한 부호의 설명 *

100, 200 : 출력 구동회로

110, 210 : 바이어스 전류 발생회로

120, 220 : 3 상태 제어회로

130, 230, 240 : 프리 드라이버

131, 132 : 버퍼

TG1, TG2 : 전달 게이트

140, 250, 260 : 메인 드라이버

본 발명은 반도체 집적회로에 관한 것으로, 특히 반도체 집적회로의 출력 구동회로에 관한 것이다.

반도체 집적회로의 입출력 회로는 고속으로 동작이 가능하고 공명(ringing), 반사(reflection) 등의 노이즈가 적은 것이 바람직하다. 입출력 회로의 노이즈를 줄이기 위해서 규격(specification)이 허용하는 범위 내에서 입출력 회로에서 전송되는 신호의 천이시간(transition time)을 증가시키는 것이 바람직하다. 또한, 신 호의 셋업 시간(setup time) 마진(margin), 및 유지시간(hold time) 마진을 유지하려면, 입출력 회로에서 전송되는 신호의 슬루율(slew rate)은 공정(process), 전압(voltage), 및 온도(temperature)에 무관하게 일정한 값을 유지해야 한다.

도 1을 참조하면, 출력 구동회로는 3 상태(tri-state) 제어로직(10), 프리 드라이버(30), 및 메인 드라이버(40)를 구비한다. 프리 드라이버(30)는 입력 데이터(DATA)의 슬루율을 조절하며, 메인 드라이버(40)는 프리 드라이버(30)의 출력신호에 응답하여 출력신호(DOUT)를 발생시킨다. 도 1의 출력 구동회로에서, 프리 드라이버(30)는 전류미러 연결된 MOS 트랜지스터들을 구비하고, MOS 트랜지스터들 각각의 드레인에는 전달 게이트(transmission gate)가 연결되어 있다. MOS 트랜지스터들 각각의 출력전류는 천이시간이 각각 다르기 때문에 메인 드라이버(40)의 출력신호인 출력신호(DOUT)는 일정한 슬루율을 유지한다. 그런데, 도 1의 출력 구동회로는 MOS 트랜지스터들의 온저항 또는 신호의 전송 지연시간이 공정, 전압, 및 온도의 변화에 따라 심하게 변동할 수 있다. 따라서, 출력신호(DOUT)의 천이시간 및 슬루율은 일정한 값을 갖지 않고 공정, 전압, 및 온도의 변화에 대해 변동할 수 있다.

따라서, 공정, 전압, 및 온도의 변화에 무관하게 일정한 값을 유지하는 출력신호를 발생시킬 수 있는 출력 구동회로가 필요하다.

본 발명의 목적은 공정, 전압, 온도 등의 동작 환경에 관계없이 일정한 슬루율을 가지는 출력신호를 발생시키는 반도체 집적회로의 출력 구동회로를 제공하는 것이다.

본 발명의 다른 목적은 공정, 전압, 온도 등의 동작 환경에 관계없이 일정한 슬루율을 가지는 출력신호를 발생시키는 반도체 집적회로의 출력 구동 방법을 제공하는 것이다.

상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 반도체 집적회로의 출력 구동회로는 프리 드라이버, 및 메인 드라이버를 구비한다.

프리 드라이버는 제 1 입력신호를 버퍼링하여 제 1 게이트 제어신호를 발생시켜 제 1 노드에 제공하고, 제 2 입력신호를 버퍼링하여 제 2 게이트 제어신호를 발생시켜 제 2 노드에 제공한다. 메인 드라이버는 상기 제 1 게이트 제어신호 및 상기 제 2 게이트 제어신호에 응답하여 출력신호를 발생시켜 출력노드에 제공한다.

본 발명의 하나의 실시형태에 따른 반도체 집적회로의 출력 구동회로는 상기 출력신호가 상승 천이하는 동안 상기 출력노드와 상기 제 1 노드 사이에 제 1 용량성 전류 경로를 형성하여 상기 출력 신호가 상기 상승 천이하는 동안 상기 제 1 게이트 제어신호의 하강 기울기를 감소시켜 상기 출력 신호의 슬루 레이트를 조절하고, 상기 출력신호가 하강 천이하는 동안 상기 출력노드와 상기 제 2 노드 사이에 제 2 용량성 전류 경로를 형성하여 상기 출력 신호가 상기 하강 천이하는 동안 상기 제 2 게이트 제어신호의 상승 기울기를 감소시켜 상기 출력 신호의 슬루 레이트를 조절한다.

본 발명의 다른 하나의 실시형태에 따른 출력 구동회로는 제 1 프리 드라이버, 제 2 프리 드라이버, 제 1 메인 드라이버 및 제 2 메인 드라이버를 구비한다.

제 1 프리 드라이버는 제 1 입력신호를 버퍼링하여 제 1 게이트 제어신호를 발생시켜 제 1 노드에 제공하고, 제 2 입력신호를 버퍼링하여 제 2 게이트 제어신호를 발생시켜 제 2 노드에 제공한다. 제 2 프리 드라이버는 상기 제 1 입력신호와 반대인 위상을 가지는 제 3 입력신호를 버퍼링하여 제 3 게이트 제어신호를 발생시켜 제 3 노드에 제공하고, 상기 제 2 입력신호와 반대인 위상을 가지는 제 4 입력신호를 버퍼링하여 제 4 게이트 제어신호를 발생시켜 제 4 노드에 제공한다. 제 1 메인 드라이버는 상기 제 1 게이트 제어신호 및 상기 제 2 게이트 제어신호에 응답하여 제 1 출력신호를 발생시켜 제 1 출력노드에 제공한다. 제 2 메인 드라이버는 상기 제 3 게이트 제어신호 및 상기 제 4 게이트 제어신호에 응답하여 제 2 출력신호를 발생시켜 제 2 출력노드에 제공한다.

본 발명의 하나의 실시형태에 따른 반도체 집적회로의 출력 구동회로는 상기 제 1 출력신호가 천이하는 동안 제 1 용량성 전류 경로를 형성하여 상기 제 1 출력 신호의 슬루 레이트를 조절하고, 상기 제 2 출력신호가 천이하는 동안 제 2 용량성 전류 경로를 형성하여 상기 제 2 출력 신호의 슬루 레이트를 조절한다.

상기 제 1 출력신호가 상승 천이하는 동안 상기 제 1 출력노드와 상기 제 1 노드 사이에 제 1 용량성 전류 경로를 형성하여 상기 제 1 출력 신호가 상기 상승 천이하는 동안 상기 제 1 게이트 제어신호의 하강 기울기를 감소시켜 상기 출력 신호의 슬루 레이트를 조절하고, 상기 제 1 출력신호가 하강 천이하는 동안 상기 제 1 출력노드와 상기 제 2 노드 사이에 제 2 용량성 전류 경로를 형성하여 상기 제 1 출력 신호가 상기 하강 천이하는 동안 상기 제 2 게이트 제어신호의 상승 기울기를 감소시켜 상기 출력 신호의 슬루 레이트를 조절한다.

상기 제 2 출력신호가 상승 천이하는 동안 상기 제 2 출력노드와 상기 제 3 노드 사이에 제 3 용량성 전류 경로를 형성하여 상기 제 2 출력 신호가 상기 상승 천이하는 동안 상기 제 3 게이트 제어신호의 하강 기울기를 감소시켜 상기 제 2 출력 신호의 슬루 레이트를 조절하고, 상기 제 2 출력신호가 하강 천이하는 동안 상기 제 2 출력노드와 상기 제 4 노드 사이에 제 4 용량성 전류 경로를 형성하여 상기 제 2 출력 신호가 상기 하강 천이하는 동안 상기 제 4 게이트 제어신호의 상승 기울기를 감소시켜 상기 제 2 출력 신호의 슬루 레이트를 조절한다.

본 발명의 하나의 실시형태에 따른 반도체 집적회로의 출력 구동 방법은 제 1 입력신호를 버퍼링하여 제 1 게이트 제어신호를 발생시켜 제 1 노드에 제공하는 단계, 제 2 입력신호를 버퍼링하여 제 2 게이트 제어신호를 발생시켜 제 2 노드에 제공하는 단계, 상기 제 1 게이트 제어신호 및 상기 제 2 게이트 제어신호에 응답하여 출력신호를 발생시켜 출력노드에 제공하는 단계, 상기 출력 신호가 상승 천이하는 동안 상기 출력노드와 상기 제 1 노드 사이에 제 1 용량성 전류 경로를 형성시키고, 상기 출력 신호가 상기 상승 천이하는 동안 상기 제 1 게이트 제어신호의 하강 기울기를 감소시켜 상기 출력 신호의 슬루 레이트를 조절하는 단계, 상기 출력 신호가 하강 천이하는 동안 상기 출력노드와 상기 제 2 노드 사이에 제 2 용량성 전류 경로를 형성시켜 상기 출력 신호가 상기 하강 천이하는 동안 상기 제 2 게 이트 제어신호의 상승 기울기를 감소시켜 상기 출력 신호의 슬루 레이트를 조절하는 단계를 포함한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.

도 2는 본 발명의 하나의 실시예에 따른 반도체 집적회로의 출력 구동회로를 나타내는 블록도이다. 도 2를 참조하면, 출력 구동회로(100)는 바이어스 전류 발생회로(110), 3 상태 제어회로(120), 프리 드라이버(130), 및 메인 드라이버(140)를 구비한다.

바이어스 전류 발생회로(110)는 제 1 바이어스 전류(IB1) 및 제 2 바이어스 전류(IB2)를 발생시켜 프리 드라이버(130)에 제공한다. 3 상태 제어회로(120)는 3 상태 제어신호(TS)와 입력 데이터(DATA)에 응답하여 제 1 입력신호(PC) 및 제 2 입력신호(NC)를 발생시킨다. 프리 드라이버(130)는 제 1 입력신호(PC)를 버퍼링하여 제 1 게이트 제어신호(PG)를 발생시키고, 제 2 입력신호(NC)를 버퍼링하여 제 2 게이트 제어신호(NG)를 발생시킨다. 메인 드라이버(140)는 제 1 게이트 제어신호(PG) 및 제 2 게이트 제어신호(NG)에 응답하여 출력신호(DOUT)를 발생시킨다.

도 3은 도 2에 도시된 반도체 집적회로의 출력 구동회로(100)에 포함되어 있는 바이어스 전류 발생회로(110)의 하나의 예를 나타내는 회로도이다.

도 3을 참조하면, 바이어스 전류 발생회로(110)는 전압 기준회로(111), 연산증폭기(113), NMOS 트랜지스터(MN1), 저항(R1), 및 PMOS 트랜지스터들(MP1, MP2, MP3)을 구비한다. 전압 기준회로(111)는 밴드 갭 기준전압 발생회로 등의 회로를 사용하여 기준전압을 발생하는 회로이다. 연산증폭기(113), 저항(R1), 및 NMOS 트 랜지스터(MN1)는 전압 기준회로(111)의 출력인 기준전압을 이용하여 기준전류를 발생시킨다. 전류미러 연결된 PMOS 트랜지스터들(MP1, MP2, MP3)은 NMOS 트랜지스터(MN1)를 통해 흐르는 전류에 응답하여 제 1 바이어스 전류(IB1) 및 제 2 바이어스 전류(IB2)를 발생시킨다.

도 4는 도 2에 도시된 반도체 집적회로의 출력 구동회로에 포함되어 있는 3 상태 제어회로의 하나의 예를 나타내는 회로도이다. 도 4를 참조하면, 3 상태 제어회로(120)는 AND 게이트(121), 인버터(122), 및 OR 게이트(123)를 구비한다.

인버터(122)는 3 상태 제어신호(TS)를 반전시킨다. AND 게이트(121)는 입력 데이터(DATA)와 인버터(122)의 출력신호에 대해 논리곱 연산을 수행하고 제 1 입력신호(PC)를 발생시킨다. OR 게이트(123)는 입력 데이터(DATA)와 3 상태 제어신호(TS)에 대해 논리합 연산을 수행하고 제 2 입력신호(NC)를 발생시킨다.

이하, 도 4의 3 상태 제어회로(120)의 동작에 대해 설명한다.

3 상태 제어회로(120)는 본 발명의 하나의 실시예에 따른 출력 구동회로(100)의 출력노드, 즉 출력 패드(미도시)를 고 임피던스(high impedance) 상태로 초기화시키는 기능을 한다.

3 상태 제어신호(TS)가 인에이블되었을 때, 예를 들면 3 상태 제어신호(TS)가 로직 "하이" 상태일 때, 인버터(122)의 출력신호는 로직 "로우" 상태이고 AND 게이트(121)의 출력신호인 제 1 입력신호(PC)는 로직 "로우" 상태가 된다. 또한, 3 상태 제어신호(TS)가 로직 "하이" 상태일 때, OR 게이트(123)의 출력신호인 제 2 입력신호(NC)는 로직 "하이" 상태가 된다. 제 1 입력신호(PC)가 로직 "로우" 상태 이고 제 2 입력신호(NC)가 로직 "하이" 상태일 때, 출력 구동회로(100)의 출력노드는 고 임피던스 상태가 된다.

3 상태 제어신호(TS)가 디스에이블되었을 때, 예를 들면 3 상태 제어신호(TS)가 로직 "로우" 상태일 때, 제 1 입력신호(PC)와 제 2 입력신호(NC)의 로직 상태는 입력 데이터(DATA)의 로직 상태에 따라 결정된다. 3 상태 제어신호(TS)가 디스에이블되었을 때, 제 1 입력신호(PC)와 제 2 입력신호(NC)는 동일한 로직 상태를 가진다.

도 5는 도 2에 도시된 반도체 집적회로의 출력 구동회로(100)에 포함되어 있는 프리 드라이버(130)와 메인 드라이버(140)의 하나의 예를 나타내는 회로도이다.

도 5를 참조하면, 프리 드라이버(130)는 제 1 버퍼(131), 제 2 버퍼(132), 제 1 전달 게이트(TG1), 제 2 전달 게이트(TG2), 및 커패시터(CF)를 구비한다.

제 1 버퍼(131)는 제 1 바이어스 전류(IB1)로 바이어스되어 있고, 제 1 입력신호(PC)를 버퍼링하여 제 1 게이트 제어신호(PG)를 발생시켜 제 1 노드(N1)에 제공한다. 제 2 버퍼(132)는 제 2 바이어스 전류(IB2)로 바이어스되어 있고, 제 2 입력신호(NC)를 버퍼링하여 제 2 게이트 제어신호(NG)를 발생시켜 제 2 노드(N2)에 제공한다. 제 1 전달 게이트(TG1)는 제 1 입력신호(PC)에 응답하여 제 1 노드(N1)를 제 3 노드(N3)에 전기적으로 연결한다. 제 2 전달 게이트(TG2)는 제 2 입력신호(NC)에 응답하여 제 2 노드(N2)를 제 3 노드(N3)에 전기적으로 연결한다. 커패시터(CF)는 출력노드(N4)와 제 3 노드(N3) 사이에 결합되어 있다.

메인 드라이버(140)는 풀업 트랜지스터(MP15)와 풀다운 트랜지스터(MN15)를 구비한다. 풀업 트랜지스터(MP15)는 제 1 게이트 제어신호(PG)에 응답하여 출력노드(N4)를 풀업시키고, 풀다운 트랜지스터(MN15)는 제 2 게이트 제어신호(NG)에 응답하여 출력노드(N4)를 풀다운시킨다.

메인 드라이버(140)에 포함된 풀업 트랜지스터(MP15)와 풀다운 트랜지스터(MN15)은 출력 로드를 구동하기 때문에, 프리 드라이버(130) 내에 있는 트랜지스터들(MP11, MN11, MP14, MN14) 보다 큰 사이즈를 가질 수 있다.

제 1 버퍼(131)는 PMOS 트랜지스터(MP11), NMOS 트랜지스터(MN11), 및 전류원(CS1)을 구비한다. PMOS 트랜지스터(MP11)는 제 1 전원전압에 연결된 소스와 제 1 입력신호(PC)가 인가되는 게이트와 제 1 노드(N1)에 연결된 드레인을 가진다. NMOS 트랜지스터(MN11)는 제 1 노드(N1)에 연결된 드레인과 제 1 입력신호(PC)가 인가되는 게이트를 가진다. 전류원(CS1)은 전류미러 연결된 NMOS 트랜지스터들(MN12, MN13)로 구성되어 있으며, 바이어스 전류 발생회로(도 2의 110)로부터 제 1 바이어스 전류(IB1)를 수신하여 NMOS 트랜지스터(MN11)에 제공한다.

제 2 버퍼(132)는 PMOS 트랜지스터(MP14), NMOS 트랜지스터(MN14), 및 전류원(CS2)을 구비한다. PMOS 트랜지스터(MP14)는 제 2 입력신호(NC)가 인가되는 게이트와 제 2 노드(N2)에 연결된 드레인을 가진다. NMOS 트랜지스터(MN14)는 제 2 노드(N2)에 연결된 드레인, 제 2 입력신호(NC)가 인가되는 게이트, 및 접지전압에 연결된 소스를 가진다. 전류원(CS2)은 전류미러 연결된 PMOS 트랜지스터들(MP12, MP13)로 구성되어 있으며, 바이어스 전류 발생회로(도 2의 110)로부터 제 2 바이어스 전류(IB2)를 수신하여 PMOS 트랜지스터(MP14)에 제공한다.

이하, 도 1 내지 도 5를 참조하여 본 발명의 하나의 실시예에 따른 반도체 집적회로의 출력 구동회로의 동작을 설명한다.

출력신호(DOUT)가 상승(rising) 천이하는 동안 출력노드(N4)와 제 1 노드(N1) 사이에 제 1 용량성 전류 경로를 형성하여 출력 신호(DOUT)가 상승 천이하는 동안 제 1 게이트 제어신호(PG)의 하강 기울기를 감소시켜 출력 신호의 슬루 레이트를 조절한다.

출력신호(DOUT)가 하강(falling) 천이하는 동안 출력노드(N4)와 제 2 노드(N2) 사이에 제 2 용량성 전류 경로를 형성하여 출력 신호(DOUT)가 하강 천이하는 동안 제 2 게이트 제어신호(NG)의 상승 기울기를 감소시켜 출력 신호(DOUT)의 슬루 레이트를 조절한다.

3 상태 제어신호(TS)가 디스에이블되었을 때, 제 1 입력신호(PC)와 제 2 입력신호(NC)는 모두 입력 데이터(DATA)와 동일한 로직 상태를 가진다.

3 상태 제어신호(TS)가 인에이블되었을 때, 제 1 입력신호(PC)는 로직 "로우" 상태를 가지고 제 2 입력신호(NC)는 로직 "하이" 상태를 가진다. 이 때. 프리 드라이버(130) 내에 있는 제 1 노드(N1)는 로직 "하이" 상태를 가지고, 제 2 노드(N2)는 로직 "로우" 상태를 가진다. 따라서, 풀업 트랜지스터(MP15)와 풀다운 트랜지스터(MN15)는 모두 오프되고, 출력노드(N4)는 고 임피던스 상태가 된다.

3 상태 제어회로(120)의 출력인 제 1 입력신호(PC)와 제 2 입력신호(NC)는 프리 드라이버(130)에 입력된다. 제 1 입력신호(PC)는 PMOS 트랜지스터(MP11)와 NMOS 트랜지스터(MN11)로 구성된 인버터에 의해 반전되어 제 1 노드(N1)에 출력된 다. 제 2 입력신호(NC)는 PMOS 트랜지스터(MP14)와 NMOS 트랜지스터(MN14)로 구성된 인버터에 의해 반전되어 제 2 노드(N2)에 출력된다.

반도체 집적회로가 정상 동작할 때는 3 상태 제어신호(TS)가 디스에이블된다.

먼저, 입력 데이터(DATA)가 로직 "로우" 상태에서 로직 "하이" 상태로 천이하는 경우의 반도체 집적회로의 출력 구동회로의 동작은 다음과 같다.

입력 데이터(DATA)가 로직 "로우" 상태에서 로직 "하이" 상태로 천이하면, 제 1 입력신호(PC)와 제 2 입력신호(NC)는 로직 "로우" 상태에서 로직 "하이" 상태로 천이한다.

제 1 입력신호(PC)와 제 2 입력신호(NC)가 로직 "로우" 상태일 때, 노드(N1)와 노드(N2)는 모두 로직 "하이" 상태이고, 출력신호(DOUT)는 로직 "로우" 상태를 가진다.

제 1 입력신호(PC)와 제 2 입력신호(NC)가 로직 "로우" 상태에서 로직 "하이" 상태로 천이하면, 전달 게이트(TG1)는 턴온되고, 전달 게이트(TG2)는 턴오프된다. 이 때, 풀업 트랜지스터(MP15)는 턴온되고 풀다운 트랜지스터(MN15)는 턴오프되며, 출력신호(DOUT)는 로직 "로우" 상태에서 로직 "하이" 상태로 천이하게 된다. 출력신호(DOUT)가 로직 "로우" 상태에서 로직 "하이" 상태로 천이하는 동안, 전달 게이트(TG1) 및 커패시터(CF)를 통해 용량성 전류(IC1)가 흐른다. 커패시터(CF)는 출력 구동회로의 출력신호가 천이하는 동안 출력신호(DOUT)의 슬루율이 목표 값이 되도록 풀업 트랜지스터(MP15)와 풀다운 트랜지스터(MN15)의 게이트-소스 전압(Vgs)을 일정시간 유지하는 기능을 한다. 이 용량성 전류는 커패시터(CF)에 흐르는 전류를 IC1 이라 하고 출력노드(PAD)와 풀업 트랜지스터(MP15) 또는 풀다운 트랜지스터(MN15)의 게이트 사이의 전압을 v라 할 때 IC1=CF ×dv/dt로 표현된다. 용량성 전류(IC1)의 크기가 제 1 바이어스 전류(IB1)의 크기와 같아지면 풀업 트랜지스터(MP15)의 게이트 전압인 제 1 게이트 제어신호(PG)는 소정 시간동안 일정한 값을 유지한다. 용량성 전류(IC1)는 풀업 트랜지스터(MP15)의 게이트 전압, 즉 노드(N1)의 전압이 접지전압과 같아질 때까지 흐른다. 노드(N1)의 전압이 접지전압과 같아지면 풀업 트랜지스터(MP15)가 완전히 온 상태가 된다.

다음, 입력 데이터(DATA)가 로직 "하이" 상태에서 로직 "로우" 상태로 천이하는 경우의 반도체 집적회로의 출력 구동회로의 동작은 다음과 같다.

입력 데이터(DATA)가 로직 "하이" 상태에서 로직 "로우" 상태로 천이하면, 제 1 입력신호(PC)와 제 2 입력신호(NC)는 로직 "하이" 상태에서 로직 "로우" 상태로 천이한다.

제 1 입력신호(PC)와 제 2 입력신호(NC)가 로직 "하이" 상태일 때, 노드(N1)와 노드(N2)는 모두 로직 "로우" 상태이고, 출력신호(DOUT)는 로직 "하이" 상태를 가진다.

제 1 입력신호(PC)와 제 2 입력신호(NC)가 로직 "하이" 상태에서 로직 "로우" 상태로 천이하면, 전달 게이트(TG1)는 턴오프되고, 전달 게이트(TG2)는 턴온된다. 이 때, 풀업 트랜지스터(MP15)는 턴오프되고 풀다운 트랜지스터(MN15)는 턴온되며, 출력신호(DOUT)는 로직 "하이" 상태에서 로직 "로우" 상태로 천이하게 된다. 출력신호(DOUT)가 로직 "하이" 상태에서 로직 "로우" 상태로 천이하는 동안, 전달 게이트(TG2) 및 커패시터(CF)를 통해 용량성 전류가 흐른다. 이 용량성 전류는 풀다운 트랜지스터(MN15)의 게이트 전압, 즉 노드(N2)의 전압이 전원전압(VDD)과 같아질 때까지 흐른다. 노드(N2)의 전압이 전원전압(VDD)과 같아지면 풀다운 트랜지스터(MN15)가 완전히 온 상태가 된다.

도 5의 출력 구동회로에 포함되어 있는 전달 게이트들(TG1, TG2)은 스위칭 기능을 수행하는 다른 소자들로 구성할 수도 있다.

도 6은 본 발명의 다른 하나의 실시예에 따른 반도체 집적회로의 출력 구동회로를 나타내는 블록도이다. 도 6을 참조하면, 출력 구동회로(200)는 바이어스 전류 발생회로(210), 3 상태 제어회로(220), 제 1 프리 드라이버(230), 제 2 프리 드라이버(240), 제 1 메인 드라이버(250), 및 제 2 메인 드라이버(260)를 구비한다.

바이어스 전류 발생회로(210)는 제 1 바이어스 전류(IB1) 및 제 2 바이어스 전류(IB2)를 발생시켜 제 1 프리 드라이버(230) 및 제 2 프리 드라이버(240)에 제공한다. 3 상태 제어회로(220)는 3 상태 제어신호(TS)와 입력 데이터(DATA)에 응답하여 제 1 입력신호(PC1), 제 2 입력신호(NC1), 제 3 입력신호(PC2), 및 제 4 입력신호(NC2)를 발생시킨다.

제 1 프리 드라이버(230)는 제 1 입력신호(PC1)를 버퍼링하여 제 1 게이트 제어신호(PG1)를 발생시키고, 제 2 입력신호(NC1)를 버퍼링하여 제 2 게이트 제어신호(NG1)를 발생시킨다. 제 2 프리 드라이버(240)는 제 3 입력신호(PC2)를 버퍼링하여 제 3 게이트 제어신호(PG2)를 발생시키고, 제 4 입력신호(NC2)를 버퍼링하여 제 4 게이트 제어신호(NG2)를 발생시킨다.

제 1 메인 드라이버(250)는 제 1 게이트 제어신호(PG1) 및 제 2 게이트 제어신호(NG1)에 응답하여 제 1 출력신호(DOUT)를 발생시킨다. 제 2 메인 드라이버(260)는 제 3 게이트 제어신호(PG2) 및 제 4 게이트 제어신호(NG2)에 응답하여 제 2 출력신호(DOUTB)를 발생시킨다.

도 7은 도 6에 도시된 반도체 집적회로의 출력 구동회로(200)에 포함되어 있는 3 상태 제어회로(220)의 하나의 예를 나타내는 회로도이다. 도 7을 참조하면, 3 상태 제어회로(220)는 AND 게이트들(221, 224), 인버터들(222, 225, 226), 및 OR 게이트들(223, 227)을 구비한다.

인버터들(222, 226)은 3 상태 제어신호(TS)를 반전시킨다. AND 게이트(221)는 입력 데이터(DATA)와 인버터(222)의 출력신호에 대해 논리곱 연산을 수행하고 제 1 입력신호(PC1)를 발생시킨다. OR 게이트(223)는 입력 데이터(DATA)와 3 상태 제어신호(TS)에 대해 논리합 연산을 수행하고 제 2 입력신호(NC1)를 발생시킨다.

AND 게이트(224)는 인버터(225)의 출력신호와 인버터(226)의 출력신호에 대해 논리곱 연산을 수행하고 제 3 입력신호(PC2)를 발생시킨다. OR 게이트(227)는 인버터(225)의 출력신호와 3 상태 제어신호(TS)에 대해 논리합 연산을 수행하고 제 4 입력신호(NC2)를 발생시킨다.

이하, 도 7의 3 상태 제어회로(220)의 동작에 대해 설명한다.

3 상태 제어회로(220)는 본 발명의 하나의 실시예에 따른 출력 구동회로(200)의 출력노드들, 즉 출력 패드들(미도시)을 고 임피던스(high impedance) 상태 로 초기화시키는 기능을 한다.

3 상태 제어신호(TS)가 인에이블되었을 때, 예를 들면 3 상태 제어신호(TS)가 로직 "하이" 상태일 때, 인버터(222)의 출력신호는 로직 "로우" 상태이고 AND 게이트(221)의 출력신호인 제 1 입력신호(PC1)는 로직 "로우" 상태가 된다. 또한, 3 상태 제어신호(TS)가 로직 "하이" 상태일 때, OR 게이트(223)의 출력신호인 제 2 입력신호(NC1)는 로직 "하이" 상태가 된다. 제 1 입력신호(PC1)가 로직 "로우" 상태이고 제 2 입력신호(NC1)가 로직 "하이" 상태일 때, 출력 구동회로(200)의 제 1 출력신호(DOUT)가 출력되는 출력노드는 고 임피던스 상태가 된다.

3 상태 제어신호(TS)가 로직 "하이" 상태일 때, 인버터(226)의 출력신호는 로직 "로우" 상태이고 AND 게이트(224)의 출력신호인 제 3 입력신호(PC2)는 로직 "로우" 상태가 된다. 또한, 3 상태 제어신호(TS)가 로직 "하이" 상태일 때, OR 게이트(227)의 출력신호인 제 4 입력신호(NC2)는 로직 "하이" 상태가 된다. 제 3 입력신호(PC2)가 로직 "로우" 상태이고 제 4 입력신호(NC2)가 로직 "하이" 상태일 때, 출력 구동회로(200)의 제 2 출력신호(DOUTB)가 출력되는 출력노드는 고 임피던스 상태가 된다.

3 상태 제어신호(TS)가 디스에이블되었을 때, 예를 들면 3 상태 제어신호(TS)가 로직 "로우" 상태일 때, 제 1 입력신호(PC1)와 제 2 입력신호(NC1)의 로직 상태는 입력 데이터(DATA)의 로직 상태에 따라 결정되고, 제 3 입력신호(PC2)와 제 4 입력신호(NC2)의 로직 상태는 입력 데이터(DATA)의 반전된 신호의 로직 상태에 따라 결정된다. 3 상태 제어신호(TS)가 디스에이블되었을 때, 제 1 입력신호(PC1)와 제 2 입력신호(NC1)는 동일한 로직 상태를 가진다. 또한, 3 상태 제어신호(TS)가 디스에이블되었을 때, 제 3 입력신호(PC2)와 제 4 입력신호(NC2)는 동일한 로직 상태를 가진다. 제 1 입력신호(PC1)와 제 3 입력신호(PC2)는 서로 반대인 위상을 가지고, 제 2 입력신호(NC1)와 제 4 입력신호(NC2)는 서로 반대인 위상을 가진다.

도 6의 출력 구동회로(200)에서, 제 1 프리 드라이버(230)와 제 2 프리 드라이버(240)는 각각 도 5에 도시된 프리 드라이버(130)와 동일한 회로 구성을 가지며, 제 1 메인 드라이버(250)와 제 2 메인 드라이버(260)는 각각 도 5에 도시된 메인 드라이버(140)와 동일한 회로 구성을 가진다. 따라서, 이들 회로 블록들(230, 240, 250, 260)에 대한 설명은 생략한다.

도 8a 및 도 8b는 도 6에 도시된 반도체 집적회로의 출력 구동회로의 주요 노드의 전압 파형을 나타내는 시뮬레이션도이다. 도 8a는 제 1 출력전압(DOUT)과 제 2 출력전압(DOUTB)의 파형을 나타내는 그래프이고, 도 8b는 제 1 노드(N1)의 전압(NG1)과 제 2 노드(N2)의 전압 파형(PG1)을 나타내는 그래프이다.

이하, 도 5 내지 도 8b를 참조하여 도 6에 도시된 본 발명의 하나의 실시예에 따른 반도체 집적회로의 출력 구동회로의 동작을 설명한다.

도 6에 도시된 본 발명의 하나의 실시예에 따른 반도체 집적회로의 출력 구동회로는 DDR2(Double data rate 2) DRAM(Dynamic Random Access memory)에 적용이 용이한 회로이다.

먼저, 도 5와 도 6을 참조하여 제 1 프리 드라이버(230)와 제 1 메인 드라이버(250)를 통해 제 1 출력신호(DOUT)가 출력되는 과정을 설명한다.

제 1 입력신호(PC1)가 상승 천이하는 동안 출력노드(N4)와 제 1 노드(N1) 사이에 용량성 전류 경로가 형성되고, 제 2 입력신호(NC1)가 하강 천이하는 동안 출력노드(N4)와 제 2 노드(N2) 사이에 용량성 전류 경로가 형성된다. 또한, 제 3 입력신호(PC2)가 상승 천이하는 동안 출력노드(N4)와 제 1 노드(N1) 사이에 용량성 전류 경로가 형성되고, 제 4 입력신호(NC2)가 하강 천이하는 동안 출력노드(N4)와 제 2 노드(N2) 사이에 용량성 전류 경로가 형성된다.

3 상태 제어신호(TS)가 인에이블되었을 때, 제 1 입력신호(PC1)는 로직 "로우" 상태를 가지고 제 2 입력신호(NC1)는 로직 "하이" 상태를 가진다. 이 때. 제 1 프리 드라이버(230) 내에 있는 제 1 노드(N1)는 로직 "하이" 상태를 가지고, 제 2 노드(N2)는 로직 "로우" 상태를 가진다. 따라서, 풀업 트랜지스터(MP15)와 풀다운 트랜지스터(MN15)는 모두 오프되고, 제 1 출력노드(N4)는 고 임피던스 상태가 된다.

마찬가지로, 3 상태 제어신호(TS)가 인에이블되었을 때, 제 3 입력신호(PC2)는 로직 "로우" 상태를 가지고 제 4 입력신호(NC2)는 로직 "하이" 상태를 가진다. 이 때. 제 2 프리 드라이버(240) 내에 있는 제 1 노드(N1)는 로직 "하이" 상태를 가지고, 제 2 노드(N2)는 로직 "로우" 상태를 가진다. 따라서, 풀업 트랜지스터(MP15)와 풀다운 트랜지스터(MN15)는 모두 오프되고, 제 2 출력노드(미도시)는 고 임피던스 상태가 된다.

반도체 집적회로가 정상 동작할 때는 3 상태 제어신호(TS)가 디스에이블된다. 3 상태 제어신호(TS)가 디스에이블되었을 때, 제 1 입력신호(PC1)와 제 2 입력 신호(NC1)는 모두 입력 데이터(DATA)와 동일한 로직 상태를 가지고, 제 3 입력신호(PC2)와 제 4 입력신호(NC2)는 모두 입력 데이터(DATA)와 반대인 로직 상태를 가진다.

상기한 바와 같이, 제 1 프리 드라이버(230)와 제 2 프리 드라이버(240)는 각각 도 5에 도시된 프리 드라이버(130)와 동일한 회로 구성을 가지며, 제 1 메인 드라이버(250)와 제 2 메인 드라이버(260)는 각각 도 5에 도시된 메인 드라이버(140)와 동일한 회로 구성을 가진다.

입력 데이터(DATA)가 로직 "로우" 상태에서 로직 "하이" 상태로 천이하면, 제 1 입력신호(PC1)와 제 2 입력신호(NC1)는 로직 "로우" 상태에서 로직 "하이" 상태로 천이한다.

제 1 입력신호(PC1)와 제 2 입력신호(NC1)가 로직 "로우" 상태일 때, 노드(N1)와 노드(N2)는 모두 로직 "하이" 상태이고, 제 1 출력신호(DOUT)는 로직 "로우" 상태를 가진다.

제 1 입력신호(PC1)와 제 2 입력신호(NC1)가 로직 "로우" 상태에서 로직 "하이" 상태로 천이하면, 전달 게이트(TG1)는 턴온되고, 전달 게이트(TG2)는 턴오프된다. 이 때, 풀업 트랜지스터(MP15)는 턴온되고 풀다운 트랜지스터(MN15)는 턴오프되며, 제 1 출력신호(DOUT)는 로직 "로우" 상태에서 로직 "하이" 상태로 천이하게 된다. 제 1 출력신호(DOUT)가 로직 "로우" 상태에서 로직 "하이" 상태로 천이하는 동안, 전달 게이트(TG1) 및 커패시터(CF)를 통해 용량성 전류가 흐른다. 이 용량성 전류는 풀업 트랜지스터(MP15)의 게이트 전압, 즉 노드(N1)의 전압이 접지전압과 같아질 때까지 흐른다. 노드(N1)의 전압이 접지전압과 같아지면 풀업 트랜지스터(MP15)가 완전히 온 상태가 된다.

제 1 입력신호(PC1)와 제 2 입력신호(NC1)가 로직 "로우" 상태에서 로직 "하이" 상태로 천이할 때, 제 3 입력신호(PC2)와 제 4 입력신호(NC2)는 로직 "하이" 상태에서 로직 "로우" 상태로 천이한다. 따라서, 입력 데이터(DATA)가 로직 "로우" 상태에서 로직 "하이" 상태로 천이할 때, 제 3 입력신호(PC2)와 제 4 입력신호(NC2)는 로직 "하이" 상태에서 로직 "로우" 상태로 천이하며, 제 2 출력신호(DOUTB)는 로직 "하이" 상태에서 로직 "로우" 상태로 천이하게 된다.

또한, 제 3 입력신호(PC2)와 제 4 입력신호(NC2)를 버퍼링하는 제 2 프리 드라이버(240)의 동작은 제 1 입력신호(PC1)와 제 2 입력신호(NC1)를 버퍼링하는 제 1 프리 드라이버(230)의 동작과 반대로 동작한다. 예를 들면, 제 1 프리 드라이버(230) 내에 있는 제 1 전달 게이트(TG1)가 온되고 제 2 전달 게이트(TG2)가 오프될 때, 제 2 프리 드라이버(240) 내에 있는 제 1 전달 게이트(TG1)가 오프되고 제 2 전달 게이트(TG2)가 온된다.

입력 데이터(DATA)가 로직 "하이" 상태에서 로직 "로우" 상태로 천이하면, 제 1 입력신호(PC1)와 제 2 입력신호(NC1)는 로직 "하이" 상태에서 로직 "로우" 상 태로 천이한다.

제 1 입력신호(PC1)와 제 2 입력신호(NC1)가 로직 "하이" 상태일 때, 노드(N1)와 노드(N2)는 모두 로직 "로우" 상태이고, 출력신호(DOUT)는 로직 "하이" 상태를 가진다.

제 1 입력신호(PC1)와 제 2 입력신호(NC1)가 로직 "하이" 상태에서 로직 "로우" 상태로 천이하면, 전달 게이트(TG1)는 턴오프되고, 전달 게이트(TG2)는 턴온된다. 이 때, 풀업 트랜지스터(MP15)는 턴오프되고 풀다운 트랜지스터(MN15)는 턴온되며, 제 1 출력신호(DOUT)는 로직 "하이" 상태에서 로직 "로우" 상태로 천이하게 된다. 제 1 출력신호(DOUT)가 로직 "하이" 상태에서 로직 "로우" 상태로 천이하는 동안, 전달 게이트(TG2) 및 커패시터(CF)를 통해 용량성 전류가 흐른다. 이 용량성 전류는 풀다운 트랜지스터(MP15)의 게이트 전압, 즉 노드(N2)의 전압이 전원전압(VDD)과 같아질 때까지 흐른다. 노드(N2)의 전압이 전원전압(VDD)과 같아지면 풀다운 트랜지스터(MN15)가 완전히 온 상태가 된다.

제 1 입력신호(PC1)와 제 2 입력신호(NC1)가 로직 "하이" 상태에서 로직 "로우" 상태로 천이할 때, 제 3 입력신호(PC2)와 제 4 입력신호(NC2)는 로직 "로우" 상태에서 로직 "하이" 상태로 천이한다. 따라서, 입력 데이터(DATA)가 로직 "하이" 상태에서 로직 "로우" 상태로 천이할 때, 제 3 입력신호(PC2)와 제 4 입력신호(NC2)는 로직 "로우" 상태에서 로직 "하이" 상태로 천이하며, 제 2 출력신호(DOUTB)는 로직 "로우 상태에서 로직 "하이" 상태로 천이하게 된다.

또한, 제 3 입력신호(PC2)와 제 4 입력신호(NC2)를 버퍼링하는 제 2 프리 드라이버(240)의 동작은 제 1 입력신호(PC1)와 제 2 입력신호(NC1)를 버퍼링하는 제 1 프리 드라이버(230)의 동작과 반대로 동작하기 때문에, 제 1 프리 드라이버(230) 내에 있는 제 1 전달 게이트(TG1)가 오프되고 제 2 전달 게이트(TG2)가 온될 때, 제 2 프리 드라이버(240) 내에 있는 제 1 전달 게이트(TG1)가 온되고 제 2 전달 게이트(TG2)는 오프된다.

다음, 제 2 프리 드라이버(240)와 제 2 메인 드라이버(260)를 통해 제 2 출력신호(DOUTB)가 출력되는 과정은 제 1 프리 드라이버(230)와 제 1 메인 드라이버(250)를 통해 제 1 출력신호(DOUT)가 출력되는 과정과 동일하므로 여기서 그 설명을 생략한다. 제 1 출력신호(DOUT)와 제 2 출력신호(DOUTB)는 위상이 서로 반대이다.

도 8a와 도 8b를 참조하면, 제 1 출력신호(DOUT)가 로직 "로우" 상태에서 로직 "하이" 상태로 천이하는 동안 풀업 트랜지스터(도 5의 MP15)의 게이트 전압인 제 1 게이트 제어신호(PG1)는 로직 "하이" 상태에서 로직 "로우" 상태로 갑자기 변화하지 않고, 로직 "하이" 상태에서 로직 "로우" 상태로 부드럽게 바뀌고 있음을 알 수 있다. 또한, 제 1 출력신호(DOUT)가 로직 "하이" 상태에서 로직 "로우" 상태로 천이하는 동안 풀다운 트랜지스터(도 5의 MN15)의 게이트 전압인 제 2 게이트 제어신호(NG1)는 로직 "로우" 상태에서 로직 "하이" 상태로 갑자기 변화하지 않고, 로직 "로우" 상태에서 로직 "하이" 상태로 부드럽게 바뀌고 있음을 알 수 있다. 마찬가지로, 제 2 출력신호(DOUTB)가 천이할 때, 제 3 및 제 4 게이트 제어신호들(PG2, NG2)의 상태도 부드럽게 바뀌게 된다.

이와 같이, 출력신호들(DOUT, DOUTB)이 천이할 때, 제 1 게이트 제어신호(PG1), 제 2 게이트 제어신호(NG1), 제 3 게이트 제어신호(PG2) 및 제 4 게이트 제어신호(NG2)가 부드럽게 변화하는 것은 본 발명의 출력 구동회로가 도 5에 도시된 바와 같은 구조를 갖는 프리 드라인버(130)와 메인 드라이버(140)를 구비하기 때문이다. 도 5를 다시 참조하면, 출력신호(DOUT)가 천이할 때 스위치 역할을 하는 전달 게이트들(TG1, TG2)과 커패시터(CF)에 의해 형성된 용량성 전류 경로가 형성되어 제 1 게이트 제어신호(PG1)와 제 2 게이트 제어신호(PG2)가 부드럽게 변화하는 것이다.

도 도 9a 내지 도 9c는 도 1에 도시된 종래의 반도체 집적회로의 출력 구동회로의 출력파형을 나타내는 도면이다.

도 9a의 그래프는 Vdd= 3V, Temp={-55, 125}, Process ={Fast, Typical, Slow}인 조건에서, 도 9b의 그래프는 Vdd= 3.3V, Temp={-55, 125}, Process ={Fast, Typical, Slow}인 조건에서, 도 9c의 그래프는 Vdd= 3.6V, Temp={-55, 125}, Process ={Fast, Typical, Slow}인 조건에서 각각 시뮬레이션한 결과를 나타낸다.

즉, 도 9a 내지 도 10c의 그래프는 온도를 -55℃에서 125℃ 까지 변화시키고, 공정을 Fast, Typical, Slow 세 가지의 공정조건으로 변화시키고, 전압을 3V, 3.3V, 3.6V 세 가지로 변화시키는 경우에 대한 시뮬레이션 결과이다.

도 10a의 그래프는 Vdd= 3V, Temp={-55, 125}, Process ={Fast, Typical, Slow}인 조건에서, 도 10b의 그래프는 Vdd= 3.3V, Temp={-55, 125}, Process ={Fast, Typical, Slow}인 조건에서, 도 10c의 그래프는 Vdd= 3.6V, Temp={-55, 125}, Process ={Fast, Typical, Slow}인 조건에서 각각 시뮬레이션한 결과를 나타낸다.

도 9a 내지 도 10c를 참조하면, Vdd= 3V일 때 도 10a에 도시된 본 발명에 따른 출력 구동회로의 출력신호들(DOUT, DOUTB)이 도 9a에 도시된 종래의 출력 구동회로의 출력신호들(DOUT, DOUTB)에 비해 온도와 공정의 변화에 대해 변동폭이 적음을 알 수 있다. 마찬가지로, Vdd= 3.3V일 때 도 10b에 도시된 본 발명에 따른 출력 구동회로의 출력신호들(DOUT, DOUTB)이 도 9b에 도시된 종래의 출력 구동회로의 출력신호들(DOUT, DOUTB)에 비해 온도와 공정의 변화에 대해 변동폭이 적음을 알 수 있다. Vdd= 3.6V일 때 도 10c에 도시된 본 발명에 따른 출력 구동회로의 출력신호들(DOUT, DOUTB)이 도 9c에 도시된 종래의 출력 구동회로의 출력신호들(DOUT, DOUTB)에 비해 온도와 공정의 변화에 대해 변동폭이 적음을 알 수 있다.

또한, Vdd가 3V에서 3.6V 까지 변화할 때, 도 10a 내지 도 10c에 도시된 본 발명에 따른 출력 구동회로의 출력신호들(DOUT, DOUTB)이 도 9a 내지 도 9c에 도시된 종래의 출력 구동회로의 출력신호들(DOUT, DOUTB)에 비해 변동폭이 적음을 알 수 있다.

표 1은 공정, 전압, 및 온도가 변화할 때, 도 1에 도시된 종래기술의 출력 구동회로와 도 6에 도시된 본 발명의 출력 구동회로에 대해 출력신호 파형의 상승시간과 하강시간을 함께 비교한 표이다.

	종래기술	본 발명
상승 시간[ns]	5.3 ~ 11.3	9.4 ~ 11.4
하강 시간[ns]	5.2 ~ 9.5	9.5 ~ 10.7
변화율	약 113%	약 21%

표 1을 참조하면, 공정, 전압, 및 온도가 변화할 때, 종래기술의 출력 구동회로의 출력신호의 변화율은 약 113% 이지만, 본 발명의 출력 구동회로의 출력신호의 변화율은 21 %로 종래기술의 출력 구동회로의 출력신호의 변화율에 비해 5분의 1 이하의 값을 나타내고 있다.

따라서, 본 발명에 따른 반도체 집적회로의 출력 구동회로의 출력신호는 공정, 전압, 및 온도 등의 동작 환경에 따라 슬루율의 변화가 매우 적다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

상술한 바와 같이, 본 발명에 따른 반도체 집적회로의 출력 구동회로는 출력데이터가 천이하는 동안 출력노드와 풀업 트랜지스터 사이 또는 출력노드와 풀다운 트랜지스터 사이에 용량성 전류 경로가 형성되어, 출력신호의 슬루율을 조절할 수 있다. 또한, 본 발명에 따른 반도체 집적회로의 출력 구동회로의 출력신호는 공정, 전압, 온도 등의 동작환경에 무관하게 일정한 슬루율을 가진다.

Claims

제 1 입력신호를 버퍼링하여 제 1 게이트 제어신호를 발생시켜 제 1 노드에 제공하고, 제 2 입력신호를 버퍼링하여 제 2 게이트 제어신호를 발생시켜 제 2 노드에 제공하는 프리 드라이버; 및

상기 제 1 게이트 제어신호 및 상기 제 2 게이트 제어신호에 응답하여 출력신호를 발생시켜 출력노드에 제공하는 메인 드라이버를 구비하고,

상기 출력신호가 상승 천이하는 동안 상기 출력노드와 상기 제 1 노드 사이에 제 1 용량성 전류 경로를 형성하여 상기 출력 신호가 상기 상승 천이하는 동안 상기 제 1 게이트 제어신호의 하강 기울기를 감소시켜 상기 출력 신호의 슬루 레이트를 조절하고,

상기 출력신호가 하강 천이하는 동안 상기 출력노드와 상기 제 2 노드 사이에 제 2 용량성 전류 경로를 형성하여 상기 출력 신호가 상기 하강 천이하는 동안 상기 제 2 게이트 제어신호의 상승 기울기를 감소시켜 상기 출력 신호의 슬루 레이트를 조절하는 것을 특징으로 하는 반도체 집적회로의 출력 구동회로.
제 1 항에 있어서, 상기 반도체 집적회로의 출력 구동회로는

3 상태 제어신호와 입력 데이터에 응답하여 상기 제 1 입력신호 및 상기 제 2 입력신호를 발생시키는 3 상태 제어회로를 더 구비하는 것을 특징으로 하는 반도체 집적회로의 출력 구동회로.
제 2 항에 있어서,

상기 3 상태 제어신호가 인에이블되어 있을 때는 상기 제 1 입력신호는 로직 "로우" 상태가 되고 상기 제 2 입력신호는 로직 "하이" 상태가 되며, 상기 출력노드는 고 임피던스 상태가 되는 것을 특징으로 하는 반도체 집적회로의 출력 구동회로.
제 1 항에 있어서, 상기 반도체 집적회로의 출력 구동회로는

제 1 및 제 2 바이어스 전류를 발생시키는 바이어스 전류 발생회로를 더 구비하는 것을 특징으로 하는 반도체 집적회로의 출력 구동회로.
제 4 항에 있어서, 상기 프리 드라이버는

상기 제 1 바이어스 전류로 바이어스되어 있고, 상기 제 1 입력신호를 버퍼링하여 상기 제 1 게이트 제어신호를 발생시켜 상기 제 1 노드에 제공하는 제 1 버퍼;

상기 제 2 바이어스 전류로 바이어스되어 있고, 상기 제 2 입력신호를 버퍼링하여 상기 제 2 게이트 제어신호를 발생시켜 상기 제 2 노드에 제공하는 제 2 버퍼;

상기 제 1 입력신호에 응답하여 상기 제 1 노드를 제 3 노드에 전기적으로 연결하는 제 1 스위치;

상기 제 2 입력신호에 응답하여 상기 제 2 노드를 상기 제 3 노드에 전기적으로 연결하는 제 2 스위치; 및

상기 출력노드와 상기 제 3 노드 사이에 결합되어 있는 커패시터를 구비하는 것을 특징으로 하는 반도체 집적회로의 출력 구동회로.
제 5 항에 있어서, 상기 제 1 스위치는

상기 제 1 입력신호에 응답하여 상기 제 1 노드를 상기 제 3 노드에 전기적으로 연결하는 전달 게이트를 포함하는 것을 특징으로 하는 반도체 집적회로의 출력 구동회로.
제 6 항에 있어서, 상기 전달 게이트는

상기 제 1 입력신호가 로직 "하이"인 동안 온되는 것을 특징으로 하는 반도체 집적회로의 출력 구동회로.
제 5 항에 있어서, 상기 제 2 스위치는

상기 제 2 입력신호에 응답하여 상기 제 2 노드를 상기 제 3 노드에 전기적으로 연결하는 전달 게이트를 포함하는 것을 특징으로 하는 반도체 집적회로의 출력 구동회로.
제 8 항에 있어서, 상기 전달 게이트는

상기 제 2 입력신호가 로직 "로우"인 동안 온되는 것을 특징으로 하는 반도 체 집적회로의 출력 구동회로.
제 5 항에 있어서, 상기 제 1 버퍼는

제 1 전원전압에 연결된 소스와 상기 제 1 입력신호가 인가되는 게이트와 상기 제 1 노드에 연결된 드레인을 가지는 PMOS 트랜지스터;

상기 제 1 노드에 연결된 드레인과 상기 제 1 입력신호가 인가되는 게이트를 가지는 NMOS 트랜지스터; 및

상기 NMOS 트랜지스터의 소스에 결합되어 있고, 상기 NMOS 트랜지스터에 상기 제 1 바이어스 전류를 제공하는 전류원을 구비하는 것을 특징으로 하는 반도체 집적회로의 출력 구동회로.
제 5 항에 있어서, 상기 제 2 버퍼는

상기 제 2 바이어스 전류를 발생시키는 전류원;

상기 제 2 바이어스 전류를 수신하는 소스와 상기 제 2 입력신호가 인가되는 게이트와 상기 제 2 노드에 연결된 드레인을 가지는 PMOS 트랜지스터;

상기 제 2 노드에 연결된 드레인과 상기 제 2 입력신호가 인가되는 게이트와 제 2 전원전압에 연결된 소스를 가지는 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 집적회로의 출력 구동회로.
제 1 항에 있어서, 상기 메인 드라이버는

상기 제 1 게이트 제어신호에 응답하여 상기 출력노드를 풀업시키는 풀업 트랜지스터; 및

상기 제 2 게이트 제어신호에 응답하여 상기 출력노드를 풀다운시키는 풀다운 트랜지스터를 구비하는 것을 특징으로 하는 반도체 집적회로의 출력 구동회로.
제 1 입력신호를 버퍼링하여 제 1 게이트 제어신호를 발생시켜 제 1 노드에 제공하고, 제 2 입력신호를 버퍼링하여 제 2 게이트 제어신호를 발생시켜 제 2 노드에 제공하는 제 1 프리 드라이버;

상기 제 1 입력신호와 반대인 위상을 가지는 제 3 입력신호를 버퍼링하여 제 3 게이트 제어신호를 발생시켜 제 3 노드에 제공하고, 상기 제 2 입력신호와 반대인 위상을 가지는 제 4 입력신호를 버퍼링하여 제 4 게이트 제어신호를 발생시켜 제 4 노드에 제공하는 제 2 프리 드라이버;

상기 제 1 게이트 제어신호 및 상기 제 2 게이트 제어신호에 응답하여 제 1 출력신호를 발생시켜 제 1 출력노드에 제공하는 제 1 메인 드라이버; 및

상기 제 3 게이트 제어신호 및 상기 제 4 게이트 제어신호에 응답하여 제 2 출력신호를 발생시켜 제 2 출력노드에 제공하는 제 2 메인 드라이버를 구비하고,

상기 제 1 출력신호가 천이하는 동안 제 1 용량성 전류 경로를 형성하여 상기 제 1 출력 신호의 슬루 레이트를 조절하고, 상기 제 2 출력신호가 천이하는 동안 제 2 용량성 전류 경로를 형성하여 상기 제 2 출력 신호의 슬루 레이트를 조절하는 것을 특징으로 하는 반도체 집적회로의 출력 구동회로.
제 13 항에 있어서,

상기 제 1 출력신호가 상승 천이하는 동안 상기 제 1 출력노드와 상기 제 1 노드 사이에 제 1 용량성 전류 경로를 형성하여 상기 제 1 출력 신호가 상기 상승 천이하는 동안 상기 제 1 게이트 제어신호의 하강 기울기를 감소시켜 상기 제 1 출력 신호의 슬루 레이트를 조절하고,

상기 제 1 출력신호가 하강 천이하는 동안 상기 제 1 출력노드와 상기 제 2 노드 사이에 제 2 용량성 전류 경로를 형성하여 상기 제 1 출력 신호가 상기 하강 천이하는 동안 상기 제 2 게이트 제어신호의 상승 기울기를 감소시켜 상기 제 1 출력 신호의 슬루 레이트를 조절하는 것을 특징으로 하는 반도체 집적회로의 출력 구동회로.
제 13 항에 있어서,

상기 제 2 출력신호가 상승 천이하는 동안 상기 제 2 출력노드와 상기 제 3 노드 사이에 제 3 용량성 전류 경로를 형성하여 상기 제 2 출력 신호가 상기 상승 천이하는 동안 상기 제 3 게이트 제어신호의 하강 기울기를 감소시켜 상기 제 2 출력 신호의 슬루 레이트를 조절하고,

상기 제 2 출력신호가 하강 천이하는 동안 상기 제 2 출력노드와 상기 제 4 노드 사이에 제 4 용량성 전류 경로를 형성하여 상기 제 2 출력 신호가 상기 하강 천이하는 동안 상기 제 4 게이트 제어신호의 상승 기울기를 감소시켜 상기 제 2 출 력 신호의 슬루 레이트를 조절하는 것을 특징으로 하는 반도체 집적회로의 출력 구동회로.
제 13 항에 있어서, 상기 반도체 집적회로의 출력 구동회로는

3 상태 제어신호와 입력 데이터에 응답하여 상기 제 1 내지 제 4 입력신호를 발생시키는 3 상태 제어회로를 더 구비하는 것을 특징으로 하는 반도체 집적회로의 출력 구동회로.
제 16 항에 있어서,

상기 3 상태 제어신호가 인에이블되어 있을 때는 상기 제 1 입력신호는 로직 "로우" 상태가 되고 상기 제 2 입력신호는 로직 "하이" 상태가 되며, 상기 출력노드는 고 임피던스 상태가 되는 것을 특징으로 하는 반도체 집적회로의 출력 구동회로.
제 16 항에 있어서,

상기 3 상태 제어신호가 인에이블되어 있을 때는 상기 제 3 입력신호는 로직 "로우" 상태가 되고 상기 제 4 입력신호는 로직 "하이" 상태가 되며, 상기 출력노드는 고 임피던스 상태가 되는 것을 특징으로 하는 반도체 집적회로의 출력 구동회로.
제 1 입력신호를 버퍼링하여 제 1 게이트 제어신호를 발생시켜 제 1 노드에 제공하는 단계;

제 2 입력신호를 버퍼링하여 제 2 게이트 제어신호를 발생시켜 제 2 노드에 제공하는 단계;

상기 제 1 게이트 제어신호 및 상기 제 2 게이트 제어신호에 응답하여 출력신호를 발생시켜 출력노드에 제공하는 단계;

상기 출력 신호가 상승 천이하는 동안 상기 출력노드와 상기 제 1 노드 사이에 제 1 용량성 전류 경로를 형성시키고, 상기 출력 신호가 상기 상승 천이하는 동안 상기 제 1 게이트 제어신호의 하강 기울기를 감소시켜 상기 출력 신호의 슬루 레이트를 조절하는 단계;

상기 출력 신호가 하강 천이하는 동안 상기 출력노드와 상기 제 2 노드 사이에 제 2 용량성 전류 경로를 형성시켜 상기 출력 신호가 상기 하강 천이하는 동안 상기 제 2 게이트 제어신호의 상승 기울기를 감소시켜 상기 출력 신호의 슬루 레이트를 조절하는 단계를 포함하는 것을 특징으로 하는 반도체 집적회로의 출력 구동 방법.