TW201508760A

TW201508760A - 輸出驅動裝置、輸出驅動器以及電位轉換系統

Info

Publication number: TW201508760A
Application number: TW102130655A
Authority: TW
Inventors: Hsian-Feng Liu; Chun-Chia Chen; Hsin-Kuang Chen; yao-zhong Zhang
Original assignee: Mstar Semiconductor Inc
Priority date: 2013-08-27
Filing date: 2013-08-27
Publication date: 2015-03-01
Also published as: TWI508096B; US20150061746A1; US9143133B2

Abstract

實施例提供一種輸出驅動電路，用以驅動一接合墊。該輸出驅動電路包含有一上拉電路以及一下拉電路。該上拉電路包含有第一、第二、與第三第一型電晶體，該第一與第二第一型電晶體串接於一高電源線與該接合墊之間，共同受一第一邏輯信號所控制，該第三第一型電晶體與該第二第一型電晶體並聯，且該第三第一型電晶體由一第一電源線提供偏壓。該下拉電路包含有第一、第二、與第三第二型電晶體，該第一與第二第二型電晶體串接於一低電源線與該接合墊之間，共同受一第二邏輯信號所控制，該第三第二型電晶體與該第二第二型電晶體並聯，且該第三第二型電晶體由一第二電源線提供偏壓。該上拉電路被架構為該第一第一型電晶體對該第一邏輯信號的反應速度低於該第二第一型電晶體對該第一邏輯信號的反應速度。

Description

輸出驅動裝置、輸出驅動器以及電位轉換系統

本發明之實施例係關於輸出驅動裝置、輸出驅動器以及電位轉換系統。

一般而言，積體電路可以大致區分為核心部分(core portion)與輸出入部分(input and output portion)。輸出入部分扮演了核心部分中的對外通訊的橋樑，一方面需要將核心部分所產生的內部信號(core signal)，透過接合墊(pad)傳遞到積體電路之外，另一方面也需要將外界送到接合墊的外部信號，傳遞到核心部分，以便進行處理。

電子產品往往隨著運算速度增快與節能的要求，核心部分的工作電壓需要下降。類似的，為了增加積體電路之間外部信號傳輸效率，新一代之外部信號的驅動電壓，也會跟著下降。舉例來說，一種記憶體的規格，第三代雙倍資料率同步動態隨機存取記憶體(Double-Data-Rate Three Synchronous Dynamic Random Access Memory，一般稱為DDR3 SDRAM)，其驅動電壓規定為1.5V，而第1代與第2代雙倍資料率同步動態隨機存取記憶體(簡稱DDR1與DDR2)的驅動電壓分別為2.5V與1.8V。而最新的DDR4，第四代的DDR，甚至規定驅動電壓低到1.2V。

傳統半導體製程可以在一半導體晶圓上製造出兩種元件：核心元件(core device)以及輸出入元件(input and output device)。舉例來說，核心元件的可靠度，是其所有的導電端(譬如說閘端、汲端、源端)在1.1V的操作電壓下的各樣電壓組合之操作條件下，都不可以發生問題；輸出入元件的可靠度，是其所有的導電端(譬如說閘端、汲端、源端)在1.5V的操作電壓下的各樣電壓組合之操作條件下，都不可以發生問題。舉例來說，如果輸出入元件與核心元件都是MOS元件，那輸出入元件中的閘氧化層將會厚於核心元件的閘氧化層。相較之下，核心元件(core device)的速度較快、驅動力強，但輸出入元件(IO device)比較強壯，可以承受比較高的電壓應力。

第1圖為一習知的輸出驅動裝置100，可以適用於DDR3，其屬於一積體電路中的輸出入部分。輸出驅動裝置100驅動接合墊102，被輸出入電源線Vddio以及Vssio所供電，兩者的電壓分別為1.5V與0V。輸出驅動裝置100有電位轉換電路106、上緩衝電路108H、下緩衝電路108L、以及輸出驅動器110。為了運算速度與省電的考量，核心電路104中採用核心元件(core device)，供電給核心電路104的核心電源線Vddcore以及Vsscore之電壓分別為1.1V以及0V。輸出驅動裝置100採用輸出入元件(IO device)。在輸出驅動器110中，上拉(high-side)PMOS PH與下拉(low-side)NMOS NL，因為其採用驅動力較弱的輸出入元件，又要符合DDR3的驅動力規格，所以將會占用相當大的半導體面積(silicon area)。

習知技術提出可以在輸出驅動裝置中，採用核心元件，以降低所需用的半導體面積。第2圖顯示習知技術中的另一輸出驅動器120，可用以取代第1圖中的輸出驅動器110。輸出驅動器120中，PMOS PH1與PH2 以及NMOS NL1與NL2都是採用核心元件。PMOS PH2與NMOS NL2的控制閘分別連接到電源線Vbp與Vbn，其電壓分別為0.4V與1.1V。PMOS PH1的控制閘則接收邏輯信號Sp，其高低邏輯準位分別是1.5V與0.4V。NMOS NL1的控制閘則接收邏輯信號Sn，其高低邏輯準位分別是1.1V與0V。這裡所謂高邏輯準位是指一信號等於邏輯上的”1”時，其所呈現的電壓準位，而低邏輯準位則是該信號等於邏輯上的”0”時，所呈現的電壓準位。PMOS PH1與PH2串接在一起，NMOS NL1與NL2串接在一起。這樣的串接結構可以防止原是用來操作於1.1V的操作電壓之核心元件(PMOS PH1與PH2以及NMOS NL1與NL2)，可能遭受到過高操作電壓(1.5V)之應力而造成的損害。

輸出驅動器120之中，PMOS PH2的控制閘到接合墊102之間的寄生電容會相當的大。為了避免接合墊102上的信號變化時，因電容耦合而造成電源線Vbp的電壓不穩定，因此，PMOS PH2的控制閘要接上一個相當大的離耦電容122。類似的，NMOS NL2的控制閘也要接上一個相當大的離耦電容124，來降低接合墊102上的信號變化對電源線Vbn的電壓影響。離耦電容122與124所占用的半導體面積也會相當的可觀。

本發明之實施例揭露一種輸出驅動電路(output driver)，用以驅動一接合墊(pad)。該輸出驅動電路包含有一上拉電路以及一下拉電路。該上拉電路包含有第一、第二、與第三第一型電晶體，該第一與第二第一型電晶體串接於一高電源線與該接合墊之間，共同受一第一邏輯信號所控制，該第三第一型電晶體與該第二第一型電晶體並聯，且該第三第一型電晶體由一第一電源線提供偏壓。該下拉電路包含有第一、第二、與第三第二型電晶體，該第一與第二第二型電晶體串接於一低電源線與該接合墊之間，共同受一第二邏輯信號所控制，該第三第二型電晶體與該第二第二型電晶體並聯，且該第三第二型電晶體由一第二電源線提供偏壓。該上拉電路被架構為該第一第一型電晶體對該第一邏輯信號的反應速度低於該第二第一型電晶體對該第一邏輯信號的反應速度。。

實施例揭露一種電位轉換系統，由一高電源線以及一低電源線供電。該電位轉換系統包含有一偏壓提供電路以及一第一電位轉換電路。該偏壓提供電路包含有一參考用電位轉換電路以及一回饋電路。該參考用電位轉換電路受一第一輸入邏輯準位以及一參考偏壓所控制，輸出一第一輸出邏輯準位。該回饋電路提供調整該參考偏壓，以使該第一輸出邏輯準位大約穩定於一預設值。該第一電位轉換電路具有與該參考用電位轉換電路相同之電路架構，受一輸入信號以及該參考偏壓所控制，以輸出一輸出信號。當該輸入信號為該第一輸入邏輯準位時，該輸出信號的電壓大約等於該預設值；當該輸入信號為另一輸入邏輯準位時，該輸出信號的電壓大約等於該高電源線與該低電源線的電壓其中之一。

實施例揭露一種輸出驅動裝置，包含有上電位轉換電路、一上緩衝電路、一下電位轉換電路、一下緩衝電路、以及一輸出驅動電路。該上電位轉換電路將一輸入信號轉換成一上輸出信號。該輸入信號具有二輸入邏輯準位，而該上輸出信號具有二上輸出邏輯準位。該上緩衝電路依據該上輸出信號，驅動一上控制端。該下電位轉換電路將該輸入信號轉換成一下輸出信號，該下輸出信號具有二下輸出邏輯準位。該下緩衝電路依據該下輸出信號，驅動一下控制端。該輸出驅動電路包含有該上控制端、該下控制端，該輸出驅動電路驅動一接合墊。該二下輸出邏輯準位與該二輸入邏輯準位相同。

100‧‧‧輸出驅動裝置

102‧‧‧接合墊

104‧‧‧核心電路

106‧‧‧電位轉換電路

108H‧‧‧上緩衝電路

108L‧‧‧下緩衝電路

110‧‧‧輸出驅動器

120‧‧‧輸出驅動器

122、124‧‧‧離耦電容

600、600a、600b‧‧‧輸出驅動裝置

602‧‧‧輸出驅動電路

604‧‧‧緩衝部分

606‧‧‧電位轉換部分

608H‧‧‧上拉電路

608L‧‧‧下拉電路

610‧‧‧接合墊

800、800a、800b、800-ref‧‧‧上電位轉換電路

802‧‧‧電流鏡

860‧‧‧偏壓提供電路

862‧‧‧運算放大器

900、900a、900b‧‧‧下電位轉換電路

902‧‧‧電流鏡

960‧‧‧偏壓提供電路

BH‧‧‧上緩衝電路

BL‧‧‧下緩衝電路

BN‧‧‧輸入端

BP‧‧‧輸入端

CN‧‧‧離耦電容

CP‧‧‧離耦電容

IN‧‧‧輸入端

lshn‧‧‧下電位轉換電路

lshp‧‧‧上電位轉換電路

nbias‧‧‧參考偏壓

Ncon‧‧‧連接點

NL、NL1、NL2、NL6、NL7、NL8、NL9、NL10、NL11、NL12、NL13‧‧‧NMOS電晶體

OUT‧‧‧輸出端

pbias‧‧‧參考偏壓

Pcon‧‧‧連接點

PH、PH1、PH2、PH6、PH7、PH8、PH9‧‧‧PMOS電晶體

RN、RP‧‧‧電阻

Sinv-p‧‧‧反向信號

Sin-n、Sin-p‧‧‧輸入信號

Sn‧‧‧邏輯信號

Snon-p‧‧‧非反向信號

Sout-n‧‧‧輸出信號

Sout-p‧‧‧輸出信號

Sout-p-ref‧‧‧輸出信號

Sp‧‧‧邏輯信號

Ssfn‧‧‧輸出信號

Ssfp‧‧‧輸出信號

S-core、S-core-a、S-core-b‧‧‧核心信號

t0、t1、t2、t3、t4、t5‧‧‧時間點

Tdead-f、Tdead-r‧‧‧不重疊時段

Ths-on‧‧‧高端開啟區段

Tls-on‧‧‧下端開啟區段

Vbp、Vbn‧‧‧電源線

Vddio、Vssio‧‧‧輸出入電源線

Vddcore、Vsscore‧‧‧核心電源線

Vnth、Vpth‧‧‧轉換電壓

Vpad‧‧‧電壓

第1圖為一習知的輸出驅動裝置。

第2圖顯示習知技術中的另一輸出驅動器。

第3圖顯示依據本發明所實施的輸出驅動裝置。

第4A圖顯示一上電位轉換電路。

第4B圖顯示一電位轉換系統。

第5A圖顯示一下電位轉換電路。

第5B圖顯示另一電位轉換系統。

第6圖舉例顯示了第3圖中的一些信號波形。

第3圖顯示依據本發明所實施的輸出驅動裝置600，其包含有電位轉換部分606、緩衝部分604以及輸出驅動電路602。輸出驅動裝置600都採用核心元件，以降低所需用的半導體面積。輸出驅動裝置600僅是本發明之一實施例，並不用以限制本發明。譬如說，在另一個依據本發明所實施例的一輸出驅動裝置中，同時擁有核心元件以及輸出入元件。

以下實施例中，核心電源線Vddcore與Vsscore分別為1.1V與0V，而輸出入電源線Vddio與Vssio分別為1.5V與0V，來做為例子，可以適用於DDR3的輸出入驅動裝置。但本發明不限於此。舉例來說，本發明之其他實施例，為可以適用於其他種DDR規格的輸出入驅動裝置，其輸出入電源線Vddio可以是1.35V或是1.2V。

第3圖中，電位轉換部分606包含有上電位轉換電路lshp與下電位轉換電路lshn。上電位轉換電路lshp受核心信號S-core以及參考偏壓pbias所控制，而產生輸出信號Ssfp。核心信號S-core的低與高邏輯準位，分別是核心電源線Vsscore的電壓以及核心電源線Vddcore的電壓，舉例來說，分別是0V與1.1V。輸出信號Ssfp的高低邏輯準位，大約分別是輸出入電源線Vddio與Vbp的電壓；舉例來說，分別是1.5V與0.4V。下電位轉換電路lshn受核心信號S-core以及參考偏壓nbias所控制，而產生輸出信號Ssfn。輸出信號Ssfn的高與低邏輯準位，大約分別是電源線Vbn與Vssio的電壓；舉例來說，分別是1.1V與0V。偏壓提供電路860與960分別提供參考偏壓pbias與nbias。在此可以發現，輸出信號Ssfn的高與低邏輯準位跟核心信號S-core的一樣。儘管上電位轉換電路lshp與下電位轉換電路lshn都受輸出入電源線Vddio與Vssio的供電，但是只有上電位轉換電路lshp提供電位轉換的功能，而下電位轉換電路lshn沒有。上電位轉換電路lshp與下電位轉換電路lshn的內部電路與運作方式將稍後解釋。

緩衝部分604有上緩衝電路BH與下緩衝電路BL。上緩衝電路BH由輸出入電源線Vddio與Vbp供電，如同第3圖所示，包含有兩個反向器，用來降低上電位轉換電路lshp的電容性負載，依據輸出信號Ssfp，產生邏輯信號Sp。類似的，下緩衝電路BL由電源線Vbn與Vssio供電，用來降低下電位轉換電路lshn的電容性負載，依據輸出信號Ssfn，產生邏輯信號Sn。

輸出驅動電路602有上拉電路608H與下拉電路608L。

上拉電路608H中有電阻RP，PMOS PH6、PH7與PH8。PMOS PH7與PMOS PH8並聯於PMOS PH6與接合墊610之間。PMOS PH6連接於輸出入電源線Vddio與PMOS PH7之間。PMOS PH8的控制端與輸出入電源線Vddio之間連接有一離耦電容CP，且PMOS PH8的控制端連接到電源線Vbp。離耦電容CP可降低接合墊610上的信號變化對電源線Vbp的影響。

雖然PMOS PH6與PH7都受控於信號Sp，但是因為電阻RP的存在，所以PMOS PH6對信號Sp的反應速度，將會低於PMOS PH7對信號Sp的反應速度。

如圖所示，下拉電路608L的電路架構類似於上拉電路608H，可以透過上拉電路608H的解說而了解，故不再累述。

當邏輯信號Sp與Sn的邏輯值固定為”0”時，其電壓分別為0.4V與OV，此時接合墊610被充電到約為1.5V。因為NMOS NL8的箝制效應，NMOS NL8與NL6之間的連接點Ncon電壓會被預充到1.1V-Vthn，其中，Vthn為積體電路中一些NMOS電晶體的臨界電壓(threshold voltage)。在一例子中，Vthn為0.81V，而積體電路中一些PMOS電晶體的臨界電壓Vthp=-1.05V。當信號Sp與Sn的邏輯值都由”0”轉變成”1”時，其電壓分別變成為1.5V與1.1V。此時PMOS PH6被關閉成為開路，接合墊610被導通的NMOS NL6、NL7與NL8下拉，所以其電壓值回從1.5V開始往0V下降。NMOS NL6對於邏輯信號Sn的反應速度低於NMOS NL7對於邏輯信號Sn的反應速度，所以接點Ncon的電壓會緩和的下降，避免NMOS NL8的最高汲源偏壓(maximum drain-to-source voltage)超過1.1V過多而產生熱電子對NMOS NL8造成損害。

類似的道理，當信號Sp與Sn的邏輯值都由”1”轉變成”0”時， NMOS NL6被關閉成為開路，接合墊610被導通的PMOS PH6、PH7與PH8上拉，所以其電壓值會從0V開始往1.5V上升。PMOS PH6對於信號Sp的反應速度低於PMOS PH7對於信號Sp的反應速度，所以連接點Pcon的電壓會緩和的上升，可以大約控制PMOS PH8的最低汲源偏壓在-1.1V附近，避免產生能量過強之熱電子而對PMOS PH8造成損害。

儘管下拉電路608L與上拉電路608H都採用適用於1.1V操作電壓的核心元件，但卻由比較高的1.5V電源所供電。從以上分析與元件可靠度模擬驗證可知，適當設計下之下拉電路608L與上拉電路608H可以符合一般商業可靠度的需求。

以要達到相同驅動力的角度來看，第3圖中的NMOS NL7與NL8的電流驅動力總和，要大約等於先前技術第2圖中的NMOS NL2的電流驅動力。因此，比較之下可知，就元件大小而言，NMOS NL8可以比NMOS NL2小，所以NMOS NL8的控制閘到接合墊610之間的寄生電容也會較小。第3圖中的離耦電容CN，相對於先前技術第2圖中的離耦電容124，就可以比較小，可以節省一些半導體面積。類似的，第3圖中的離耦電容CP也可以比第2圖中的離耦電容122小，節省一些半導體面積。

第4A圖顯示一上電位轉換電路800，可以做為第3圖中的上電位轉換電路lshp。上電位轉換電路800都是採用核心元件。上電位轉換電路800從輸入端IN與BP分別接收輸入信號Sin-p與參考偏壓pbias，在輸出端產生輸出信號Sout-p。

第4A圖中的三個反向器由核心電源線Vddcore以及核心電源線Vsscore(電壓分別為1.1V與0V)所供電，依據輸入信號Sin-p來產生反向信號Sinv-p與非反向信號Snon-p。其他的NMOS與PMOS的連接關係如第4A圖所示，由輸出入電源線Vddio以及輸出入電源線Vssio所供電，其電壓分別為1.5V與0V。NMOS NL9、NL10與NL11的連接關係類似於第3圖中的下拉電路608L，其操作原理以及對於元件可靠度之貢獻效果可以類推得知，故不再重述。

當輸入信號Sin-p的邏輯值為”0”時，其電壓為0V，反向信號Sinv-p與非反向信號Snon-p的電壓分別為1.1V與0V。此時，因為NMOS NL11關閉為開路，所以輸出信號Sout-p會被電流鏡802所產生的一充電電流所充電，直到輸出信號Sout-p的電壓等於輸出入電源線Vddio的電壓(1.5V)為止。輸出信號Sout-p的邏輯值變成”1”。

當輸入信號Sin-p的邏輯值為”1”時，其電壓為1.1V，反向信號Sinv-p與非反向信號Snon-p的電壓分別為0V與1.1V。此時，因為NMOS NL12與NL13均為開路(open circuit)，所以電流鏡802對輸出信號Sout-p的充電電流消失(變成0)。因為處於短路導通狀態，NMOS NL9、NL10、NL11的組合可以等效視為一下拉電阻。PMOS PH9之閘端連接到參考偏壓pbias，PMOS PH9可以等效視為一上拉電阻。下拉電阻與上拉電阻構成一分壓電路，使得此時的輸出信號Sout-p之電壓最後可以穩定在一預設值。稍後將說明，只要給予適當的參考偏壓pbias，這個預設值可以控制在0.4V，大約等於電源線Vbp的電壓。輸出信號Sout-p的邏輯值變成”0”。

第4B圖顯示一電位轉換系統，用以解說在一實施例中，參考偏壓pbias是如何產生與應用。第4B圖包含有一偏壓提供電路860以及輸出驅動裝置600a、600b。每個輸出驅動裝置600a、600b都可以用第3圖中的輸出驅動裝置600來實現。輸出驅動裝置600a、600b分別具有上電位轉換電路800a、800b。偏壓提供電路860也具有上電位轉換電路800-ref。第4B圖中的每個上電位轉換電路都可以用第4圖中的上電位轉換電路800來實現。本發明並不限於一個偏壓提供電路只能提供參考偏壓給兩個輸出驅動裝置，也可以給一個或是更多的輸出驅動裝置。

偏壓提供電路860還具有一運算放大器862，其產生參考偏壓pbias。參考偏壓pbias供應給第4B圖中所有上電位轉換電路的輸入端BP。運算放大器862的兩個輸入端分別連接到上電位轉換電路800-ref的輸出端OUT以及電源線Vbp。上電位轉換電路800-ref的輸入端IN則連接到1.1V，也就是核心信號S-core之高邏輯準位。運算放大器862提供了一個負回饋機制，控制參考偏壓pbias，以使上電位轉換電路800-ref所輸出的輸出信號Sout-p-ref大約穩定在電源線Vbp的電壓(0.4V)。

如同先前第4A圖所說明的，當輸入信號Sin-p的邏輯值為”0”，其電壓為0V，此時輸出信號Sout-p的邏輯值會變成”1”，其電壓為1.5V；當輸入信號Sin-p的邏輯值為”1”，其電壓為1.1V，輸出信號Sout-p的邏輯值會變成”0”，其電壓由參考偏壓pbias所控制。既然使第4B圖中的參考偏壓pbias使得上電位轉換電路800-ref的輸出信號Sout-p-ref大約穩定在0.4V，所以，每個上電位轉換電路800a、800b的輸出信號之邏輯值”0”所對應之低輸出邏輯準位，都大約會是0.4V。

第4B圖中的電位轉換系統至少具備有一個好處：每個上電位轉換電路的輸出信號，其低輸出邏輯準位(在此實施例中為0.4V)，大致不會隨著半導體製程飄移而有所改變。這乃是因為偏壓提供電路860中所提供的負回饋機制，不論半導體製程的飄移為何，會自動調整參考偏壓pbias，把輸出信號Sout-p-ref穩定在0.4V，也一起穩定了每個上電位轉換電路的輸出信號之低輸出邏輯準位。

第5A圖顯示一下電位轉換電路900，可以做為第3圖中的下電位轉換電路lshn。第5B圖顯示另一電位轉換系統。第5A圖與第5B圖的運作以及說明可以分別參考第4A圖與第4B圖的運作與說明而推知。簡單的說，第5A圖中的下電位轉換電路900，其輸出信號Sout-n之低輸出邏輯準位為0V，其高輸出邏輯準位由參考偏壓nbias所決定。第5B圖中偏壓提供電路960中提供了負回饋機制，不論半導體製程的飄移為何，可以自動調整參考偏壓nbias，把輸出信號Sout-n-ref穩定在1.1V，也同時穩定了每個上電位轉換電路的輸出信號之高輸出邏輯準位為1.1V。

實質上，第3圖中的下電位轉換電路lshn並沒有進行電位轉換，因為其輸出信號Ssfn的高低邏輯準位，都跟核心信號S-core的高低邏輯準位一樣。但是，下電位轉換電路lshn與上電位轉換電路lshp一同存在，可以自動提供一不重疊功能，也就是使得第3圖中的下拉電路608L與上拉電路608H不會同時開始導通。如果下拉電路608L與上拉電路608H同時導通，將會在輸出入電源線Vddio與Vssio之間形成一電流路徑，產生貫穿電流(shoot through current)，不只是浪費電源，更可能導致輸出入電源線Vddio或Vssio之電壓不穩，引發一些邏輯電路之邏輯判斷錯誤。

如同第4A圖所解說的，輸出信號Sout-p由邏輯上的”0”變成”1”時，是在沒有下拉電流的條件下，單單靠電流鏡802從0.4V開始而抬升到1.5V。所以只要電流鏡802提供的充電電流夠大，輸出信號Sout-p的上升電壓變化率就可以相當的大。相反的，輸出信號Sout-p由邏輯上的”1”變成”0”時，是在一個上拉電阻跟一個下拉電阻的爭奪平衡下，由1.5V變成0.4V。可以預期的，輸出信號Sout-p的下降電壓變化率，相對於其上升電壓變化率而言，應該會比較慢。

類似第4A圖中的道理，在第5A圖中，輸出信號Sout-n的上升電壓變化率，相對於其下降電壓變化率而言，應該會比較慢。

實務上，可以很簡單地把輸出信號Sout-n的上升電壓變化率，設計的低於輸出信號Sout-p的上升電壓變化率；把輸出信號Sout-p的下降電壓變化率，設計的低於輸出信號Sout-n的下降電壓變化率。這樣就可以產生不重疊功能，同時也可以簡化第3圖中的上下緩衝電路BH與BL之設計。

第6圖舉例顯示了第3圖中的一些信號波形，由上而下，分別是核心信號S-core、輸出信號Ssfp、邏輯信號Sp、輸出信號Ssfn、邏輯信號Sn、以及接合墊610上的電壓Vpad。以下說明請同時參考第3圖中的輸出驅動裝置600。

時間點t0之前，核心信號S-core為0V，輸出信號Ssfp、信號Sp、輸出信號Ssfn與信號Sn全部都是邏輯上的”1”，上拉電路608H關閉，下拉電路608L導通，所以電壓Vpad為0V。

在時間點t0，核心信號S-core從0V變成1.1V。因此，上電位轉換電路lshp的輸出信號Ssfp開始從1.5V，相對較慢的往0.4V下降；而下電位轉換電路lshn的輸出信號Ssfn開始從1.1V，相對較快的降到0V。因為輸出信號Ssfn很快的低過下緩衝電路BL所設定的轉換電壓Vnth，所以信號Sn也大約在時間點t0，從1.1V降成為0V。此時，下拉電路608L開始被關閉，呈現開路。

在時間點t1，輸出信號Ssfp的電壓才低過上緩衝電路BH所設定轉換電壓Vpth，所以信號Sp才從1.5V轉變成0.4V。此時，上拉電路608H被開啟，開始導通。電壓Vpad被上拉電路608H從0V上拉到1.5V。

在時間t0到t1的區段，為一不重疊時段Tdead-r，因為上拉電路608H與下拉電路608L都是關閉，沒有導通。由於此時接合墊610沒有被充放電，因此其電壓Vpad維持在時間t0之前的狀態，所以為0V。

在時間t2，核心信號S-core從1.1V變成0V。上電位轉換電路lshp的輸出信號Ssfp開始從0.4V，相對較快的升到1.5V；而下電位轉換電路lshn的輸出信號Ssfn開始從0V，相對較慢的往1.1V上升。因為輸出信號Ssfp很快的高過下緩衝電路BH所設定的轉換電壓Vpth，所以信號Sp也大約在時間點t2，從0.4V轉變為1.5V。此時，上拉電路608H被關閉，呈現開路。

時間t1到t2的區段，可以定義為高端開啟區段Ths-on，因為只有上拉電路608H導通，而下拉電路608L關閉。

在時間點t3，輸出信號Ssfn的電壓才高過下緩衝電路BL所設定轉換電壓Vnth，所以信號Sn才從0V轉變成1.1V。此時，下拉電路608L被開啟，開始進入下端開啟區段Tls-on，上拉電路608H關閉，而下拉電路608L導通。電壓Vpad被下拉電路608L從1.5V下拉到0V。

在時間t2到t3的區段，為另一不重疊時段Tdead-f，因為上拉電路608H與下拉電路608L都是關閉，沒有導通。由於此時接合墊610沒有被充放電，因此其電壓Vpad維持在時間t2之前的狀態，所以為1.5V。

儘管不重疊時段Tdead-f與Tdead-r的長度，基本上是由上緩衝電路BH與下緩衝電路BL所定義的轉換電壓Vpth與Vnth來決定。但是，從以上的分析可知，不論轉換電壓Vpth與Vnth為何，只要適當地區隔輸出信號Ssfp與Ssfn電壓的上升與下降變化率，不重疊時段Tdead-f與Tdead-r就一定會存在。這意味著上緩衝電路BH與下緩衝電路BL的設計會非常容易，大致上只需要考慮電容性負載的降低。換言之，儘管下電位轉換電路lshn類似一個假的(dummy)電位轉換電路，沒有像上電位轉換電路lshp有提供電位轉換的功能。但是，下電位轉換電路lshn與上電位轉換電路lshp一同存在，可以提供不重疊功能，簡化上緩衝電路BH與下緩衝電路BL的設計。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

600‧‧‧輸出驅動裝置