JP2003133938A - 出力回路 - Google Patents

Abstract

(57)【要約】 【課題】 出力電源電圧の電圧が変更される場合におい
ても、最適な駆動能力で出力ノードを駆動する。 【解決手段】 出力回路（４）は、出力電源電圧（ＶＤ
ＤＱ）に従って、この負電圧を用いるまたはトランジス
タサイズを変更して、この出力トランジスタの駆動能力
を調整する。特に、ＰチャネルＭＯＳトランジスタの駆
動力を拡大することにより、出力電源電圧が低くされる
場合においても、この駆動力低下を抑制して高速で出力
信号を生成することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、出力回路に関
し、特に、低電源電圧下においても高速で信号を出力す
るための出力回路の構成に関する。

【０００２】

【従来の技術】図２４は、従来の出力回路の最終出力段
の構成の一例を示す図である。図２４において、出力回
路は、電源ノードと出力ノードＯＮの間に接続されかつ
そのゲートに内部信号ＩＮＰを受けるＰチャネルＭＯＳ
トランジスタ（絶縁ゲート型電界効果トランジスタ）Ｐ
Ｑと、出力ノードＯＮと接地ノードの間に接続されかつ
そのゲートに内部信号ＩＮＮを受けるＮチャネル型ＭＯ
ＳトランジスタＮＱを含む。出力ノードＯＮに出力信号
ＤＱが出力される。

【０００３】内部信号ＩＮＰおよびＩＮＮは、図示しな
い出力駆動制御回路により生成される同じ論理レベルの
信号である。

【０００４】内部信号ＩＮＰおよびＩＮＮがともにＨレ
ベルのときには、ＭＯＳトランジスタＮＱがオン状態、
ＭＯＳトランジスタＰＱがオフ状態となり、出力ノード
ＯＮは接地電圧レベルに放電される。

【０００５】一方、内部信号ＩＮＰおよびＩＮＮがとも
にＬレベルのときには、ＭＯＳトランジスタＰＱがオン
状態、ＭＯＳトランジスタＮＱがオフ状態となる。この
状態において、出力ノードＯＮが、ＭＯＳトランジスタ
ＰＱにより出力電源電圧ＶＤＤＱレベルにまで充電さ
れ、出力信号ＤＱはＨレベルとなる。

【０００６】内部信号ＩＮＰがＨレベルでありかつ内部
信号ＩＮＰがＬレベルのときには、ＭＯＳトランジスタ
ＰＱおよびＮＱが共にオフ状態となり、出力ノードは、
ハイインピーダンス状態となる。

【０００７】出力回路において、それぞれ比較的大きな
駆動力を有するＰチャネルＭＯＳトランジスタＰＱとＮ
チャネルＭＯＳトランジスタＮＱとで、出力ノードＯＮ
を駆動する出力ドライブ段を構成する。これらのＭＯＳ
トランジスタＰＱおよびＮＱにより、外部装置などが接
続される出力ノードＯＮの大きな負荷を高速で駆動し
て、高速で出力信号ＤＱを伝達する。

【０００８】

【発明が解決しようとする課題】内部信号ＩＮＰは、Ｈ
レベルが、出力電源電圧ＶＤＤＱと同じ電圧レベルであ
り、そのＬレベルが、接地電圧レベルである。Ｐチャネ
ルＭＯＳトランジスタＰＱの電流駆動能力は、そのゲー
ト−ソース間電圧Ｖｇｓにより決定される。したがっ
て、出力電源電圧ＶＤＤＱが、たとえば２．５Ｖと比較
的高い場合には、ＰチャネルＭＯＳトランジスタＰＱ
は、そのゲート−ソース間電圧Ｖｇｓが、約２．５Ｖと
なり、高速で出力ノードＯＮを充電することができる。

【０００９】しかしながら、システム全体の消費電力の
低減および高速での信号転送のために出力電源電圧ＶＤ
ＤＱをたとえば１．８Ｖに低くした場合、このＰチャネ
ルＭＯＳトランジスタＰＱの導通時のゲート−ソース間
電圧Ｖｇｓは、１．８Ｖとなり、電源電圧ＶＤＤＱが、
２．５Ｖのときに比べてその電流駆動能力が低下する。
特に、仕様値においては、このような出力電源電圧ＶＤ
ＤＱに対しては、許容値が定められており、この出力電
源電圧ＶＤＤＱの許容範囲は、たとえば１．９５Ｖから
１．６５Ｖである。したがって、この下限許容値の１．
６５Ｖに出力電源電圧ＶＤＤＱが低下した場合、Ｐチャ
ネルＭＯＳトランジスタＰＱの電流駆動能力がさらに低
下し、高速で出力ノードＯＮを駆動することができなく
なり、高速で出力信号ＤＱを伝達することができなくな
るという問題が生じる。

【００１０】出力電源電圧ＶＤＤＱが低電圧化される場
合においても、ＰチャネルＭＯＳトランジスタＰＱの電
流駆動能力を大きくするために、そのサイズ（チャネル
幅Ｗとチャネル長Ｌの比）を大きくすることが考えられ
る。しかしながら、前世代との互換性およびインターフ
ェイスの相違などにより、半導体記憶装置が用いられる
システムの電源電圧としては、電源電圧が比較的に高い
場合がある。このようなシステムに、出力トランジスタ
のサイズが大きくされた半導体記憶装置を適用した場
合、出力ノードの駆動力が大きくなりすぎ、リンギング
などが発生し、高速でデータを出力することができなく
なる。

【００１１】また、このＰチャネルＭＯＳトランジスタ
のしきい値電圧の絶対値を小さくすることも考えられる
ものの、このようなしきい値電圧の絶対値を小さくした
場合、オフ状態時のリーク電流（サブスレッショルド電
流）が大きくなり、スタンバイ状態時における消費電流
が増大する。

【００１２】Ｎチャネル型ＭＯＳトランジスタＮＱにお
いても、その導通時のゲート−ソース間電圧Ｖｇｓは同
様に低くなる。従って、このＮチャネルＭＯＳトランジ
スタＮＱのゲートに印加される内部信号ＩＮＮのＨレベ
ルが出力電源電圧ＶＤＤＱレベルであれば、同様、この
ＮチャネルＭＯＳトランジスタＮＱの電流駆動力も低下
し、出力ノードを高速で放電することができなくなる。

【００１３】このような出力電源電圧の低電圧化は、半
導体記憶装置において顕著であり、低電源電圧下におい
て出力回路の動作速度が低下した場合、半導体記憶装置
の動作速度が、出力回路の動作速度により律速され、こ
の半導体記憶装置を高速動作させることができなくな
り、低電源電圧下で高速で処理を行なう処理システムを
構築することができなくなるという問題が生じる。

【００１４】それゆえ、この発明の目的は、低電源電圧
下でも高速で信号を出力することのできる出力回路を提
供することである。

【００１５】この発明の他の目的は、低電源電圧下にお
いても高速で動作する、半導体記憶装置に適したデータ
出力回路を提供することである。

【００１６】

【課題を解決するための手段】この発明の第１の観点に
係る出力回路は、出力ノードと出力電源電圧を供給する
電源ノードの間に接続され、内部信号に従って選択的に
導通する第１導電型の第１の出力トランジスタと、この
電源ノードと出力ノードとの間に接続され、内部信号に
従って第１のトランジスタと同相で導通する第２導電型
の第２のトランジスタとを備える。

【００１７】好ましくは、第２のトランジスタは、出力
電源電圧にバイアスされる第２導電型の基板領域に形成
される第１導電型のウェル領域と、このウェル領域表面
に間をおいて形成される第２導電型の第１および第２の
不純物領域と、これら第１および第２の不純物領域の間
のウェル領域上に形成されるゲート電極とを備える。

【００１８】好ましくは、ウェル領域は、ゲート電極と
同じ信号を受ける。好ましくは、内部信号に従ってこの
第１のトランジスタを駆動するための駆動回路がさらに
設けられる。この駆動回路は、第１のトランジスタのゲ
ート電極と出力電源電圧と極性の異なる電圧を供給する
参照ノードとの間に互いに直列に接続される第２導電型
の第３および第４のトランジスタを含む。第３のトラン
ジスタは、その制御電極に外部から与えられる外部電源
電圧を受け、第４のトランジスタは、第３のトランジス
タと参照ノードとの間に接続されかつその制御電極に内
部信号に相当する信号を受ける。

【００１９】この発明の第２の観点に係る出力回路は、
出力電源ノードと出力ノードとの間に接続される第１導
電型の第１のトランジスタと、出力電源ノードと出力ノ
ードの間に接続される第１導電型の第２のトランジスタ
と、内部信号に従って第１のトランジスタを選択的に導
通状態へ駆動する第１の駆動回路と、動作モード指示信
号に従って選択的に活性化され、活性化時内部信号に従
って第２のトランジスタを選択的に導通状態へ駆動する
第２の駆動回路とを備える。この第２の駆動回路は、動
作モード指示信号に従って出力電源ノードの電圧レベル
の第１の制御信号を生成する第１のゲート回路と、動作
モード指示信号に従って外部電源電圧レベルの第２の制
御信号を生成する第２のゲート回路と、内部信号に従っ
て第２のトランジスタのゲート電極を出力電源ノードの
電圧レベルに駆動する第３のトランジスタと、第１の制
御信号に従って選択的に導通し、導通時、第２のトラン
ジスタのゲート電極を出力電源ノードの出力電源電圧レ
ベルに駆動する第４のトランジスタと、第２のトランジ
スタのゲート電極と出力電源電圧と極性の異なる参照電
圧を供給する参照ノードとの間に互いに直列に接続され
る第５および第６のトランジスタとを含む。この第５の
トランジスタは、第２の制御信号をそのゲートに受け、
第６のトランジスタは、第５のトランジスタと参照ノー
ドとに間に接続されかつ内部信号をそのゲート電極に受
ける。

【００２０】好ましくは、第１のトランジスタのゲート
電極と参照ノードとの間に直列に第７および第８のトラ
ンジスタが接続される。この第７のトランジスタは、そ
のゲートに外部電源電圧を受け、第８のトランジスタ
は、第７のトランジスタと参照ノードとの間に接続され
かつ、そのゲートに内部信号を受ける。

【００２１】これに代えて、好ましくは、出力ノードと
参照ノードとの間に接続される第７のトランジスタと、
出力ノードと参照ノードとの間に接続される第８のトラ
ンジスタと、内部信号に従って第７のトランジスタを選
択的に導通状態へ駆動する第３の駆動回路とがさらに設
けられる。この第３の駆動回路は、第７のトランジスタ
のゲート電極と参照ノードとの間に直列に接続される第
９および第１０のトランジスタを含む。第９のトランジ
スタは、外部電源電圧をその制御電極に受け、第１０の
トランジスタは、第９のトランジスタと参照ノードとの
間に接続されかつ、そのノードに内部信号を受ける。こ
の構成において、さらに、内部信号と動作モード指示信
号とに従って、第８のトランジスタを選択的に導通状態
に駆動する第４の駆動回路が設けられる。この第４の駆
動回路は、動作モード指示信号に従って第９のトランジ
スタのゲート電極を外部電源電圧レベルに駆動する第１
１のトランジスタと、内部信号に従って第１１のトラン
ジスタのゲート電極を参照ノードの電圧レベルに駆動す
る第１２のトランジスタと、動作モード指示信号に従っ
て第９のトランジスタのゲート電圧を参照ノードの電圧
レベルに駆動する第１３のトランジスタとを含む。

【００２２】この発明の第３の観点に係る出力回路は、
電源電圧レベルを特定する動作モードに従ってその駆動
能力が固定的に変更可能であり、内部信号に従って出力
ノードを、設定された駆動能力で、出力電源ノードの電
圧レベルに駆動する第１の出力段を備える。

【００２３】好ましくは、さらに、動作モードに従って
その駆動能力が固定的に変更可能であり、内部信号に従
って出力ノードを、該固定的に設定された駆動能力で、
電源電圧と極性の異なる電圧を供給する参照ノードの電
圧レベルに駆動する第２の出力段が設けられる。

【００２４】好ましくは、第１の出力段は、内部信号に
従って出力ノードを出力電源電圧レベルに駆動する第１
導電型の第１のトランジスタと、動作モードを指定する
動作モード指示信号と内部信号とに従って、出力ノード
を駆動する第１導電型の第２のトランジスタと、動作モ
ード指示信号と内部信号の反転信号とに応答して、出力
ノードを駆動する第２導電型のトランジスタとを含む。

【００２５】これに代えて好ましくは、第１の出力段
は、内部信号に従って出力ノードを電源電圧レベルに駆
動する第１導電型の第１のトランジスタと、動作モード
に従って、固定的にそのゲート電極が出力電源ノードお
よび内部信号伝達ノードの一方に接続される第１導電型
の第２のトランジスタと、動作モードに従って、内部信
号の反転信号に応答する動作状態および常時非導通状態
の一方に設定され、かつ出力電源ノードと出力ノードの
間に接続される第２導電型の第３のトランジスタを含
む。

【００２６】好ましくは、第２の出力段は、内部信号に
従って、出力ノードを参照電圧レベルに駆動する第１の
トランジスタと、動作モードを指定する動作モード指示
信号と内部信号とに応答して、出力ノードを選択的に参
照電圧レベルに駆動する第２のトランジスタとを含む。

【００２７】これに代えて、好ましくは、第２の出力段
は、内部信号に従ってその出力ノードを参照電圧レベル
に駆動する第１のトランジスタと、動作モードに従って
常時非導通状態および内部信号に応答する状態のいずれ
かに設定され、内部信号への応答時、出力ノードを参照
ノードの電圧レベルに選択的に駆動する第２のトランジ
スタとを含む。

【００２８】好ましくは、出力回路は、出力信号のビッ
ト幅が変更可能であり、第１の出力段は、最大利用可能
な出力信号ビット各々に対応して配置される。第１の出
力段は、未使用とされるときには、出力電源ノードに代
えて外部電源線に選択的に接続される。この外部電源線
には、出力電源ノードに印加される出力電源電圧と別の
経路で外部電源電圧が印加されれる。

【００２９】また、好ましくは、出力回路は、その出力
信号のビット幅が可変であり、第２の出力段は、第１の
出力段に対応して配置される。この第２の出力段におい
て未使用とされるときには、参照ノードは、出力接地ノ
ードに代えて外部接地ノードに選択的に接続される。外
部接地ノードは、出力回路に接地電圧を供給する出力接
地ノードと別の経路で外部から接地電圧が供給される。

【００３０】この発明の第４の観点に係る出力回路は、
内部信号に従って負電圧と出力電源電圧の間で変化する
信号を生成する出力駆動回路と、この出力駆動回路の出
力信号に従って出力ノードを出力電源電圧レベルに駆動
する第１のトランジスタを備える。

【００３１】好ましくは、出力駆動回路は、内部信号
を、出力電源電圧と負電圧の間で変化する信号に変換す
るレベル変換回路を備える。

【００３２】これに代えて、好ましくは、出力駆動回路
は、内部信号に応答してワンショットのパルス信号を生
成するワンショットパルス信号生成回路と、このワンシ
ョットパルス信号に応答して第１のトランジスタのゲー
ト電極を出力電源電圧と極性の異なる参照電圧を供給す
る参照ノードの電圧レベルに駆動する第２のトランジス
タと、内部信号の遅延信号を第２のトランジスタのゲー
ト電極に結合する容量素子とを含む。

【００３３】好ましくは、出力駆動回路はさらに、内部
信号の振幅を拡張するレベル変換回路と、このレベル変
換回路の出力信号に従って第１のトランジスタのゲート
電極を出力電源電圧レベルに駆動する第３のトランジス
タとを備える。

【００３４】好ましくは、さらに、内部信号に応答して
出力ノードを出力電源電圧レベルに駆動する第２のトラ
ンジスタが設けられる。

【００３５】好ましくは、この出力駆動回路は、内部信
号に応答して容量結合により第１のトランジスタのゲー
ト電極に電圧変化を生じさせる容量素子を備える。

【００３６】好ましくは、内部信号に従ってチャージポ
ンプ動作を行なって負電圧を生成するポンプ回路と、こ
のポンプ回路の出力電圧に従って、出力ノードを出力電
源電圧レベルに保持する第２のトランジスタが設けられ
る。

【００３７】好ましくは、出力制御回路は、これに代え
て、内部信号に従って所定期間第１のトランジスタのゲ
ート電極を出力電源電圧と極性の異なる電圧を供給する
参照ノードの電圧レベルに駆動するプリ駆動回路と、所
定期間経過後、第１のトランジスタのゲート電極を負電
圧レベルに駆動するドライバとを備える。

【００３８】好ましくは、さらに、出力電源電圧のレベ
ルを特定する動作モードに従って、この出力制御回路の
負電圧生成動作を停止させる回路が設けられる。

【００３９】この発明の第４の観点にかかる出力回路
は、データビット幅が変更可能な構成において、未使用
とされるデータ出力回路の電源ノードが、この出力電源
線と異なる電圧を伝達する電源線に結合する。

【００４０】また、好ましくは、未使用とされるデータ
出力回路の電源ノードが、出力電源線と異なる外部電源
電圧を伝達する外部電源線にスイッチ回路を介して結合
される。

【００４１】また、これに代えて、好ましくは、データ
出力回路が所定数単位で出力回路群に分割され、出力回
路群に対応して配置される出力電源線を外部からの出力
電源電圧と異なる電圧を伝達する外部電源ノードにスイ
ッチ回路を介して結合する。

【００４２】好ましくは、スイッチ回路は、使用／未使
用を示すモード設定信号に従って導通し、導通時、対応
の出力電源線を外部電源電圧伝達ノードに結合するスイ
ッチ回路が配置される。

【００４３】出力ノードを駆動する部分に、並列に互い
に導電型の異なるトランジスタを配置する。これによ
り、同一導電型のトランジスタを並列に配置する場合に
比べて、一方の駆動能力を他方の駆動能力よりも同一占
有面積で大きくすることができ、面積増加を抑制して、
出力ノードの駆動能力を大きくすることができる。

【００４４】特に、この出力トランジスタをウェル領域
に形成することにより、導電型の異なるトランジスタを
並列に配置することができる。また、このトランジスタ
の基板領域を出力電源電圧レベルにバイアスすることに
より、寄生バイポーラトランジスタを出力ノード駆動時
に利用することができ、より高速で、出力ノードを駆動
することができる。

【００４５】また、出力トランジスタを並列に配置し、
選択的に動作モード指示信号に従って一方のトランジス
タを活性化することにより、動作モードに応じて出力ノ
ードの駆動能力を調整することができる。この場合にお
いて、出力トランジスタを駆動する直列に接続されるト
ランジスタの１つに、動作モード指示信号の電圧レベル
を外部電源電圧レベルに変更して与えることにより、高
速で、この出力用のトランジスタを駆動することができ
る。また、この直列トランジスタにより、出力トランジ
スタ駆動用のトランジスタのドレイン電界を緩和するこ
とができ、ホットキャリアが発生するのを防止すること
ができる。

【００４６】また、電源電圧のレベルに従って出力ノー
ドの電源電圧レベルに駆動する第１の出力段の駆動能力
を調整することにより、電源電圧レベルに応じて出力ノ
ード駆動速度を調整することができ、低電源電圧下にお
いても高速で出力ノードを駆動することができる。

【００４７】また、この出力トランジスタを駆動する信
号振幅を拡大することにより、低電源電圧下において
も、導通時のゲート−ソース間電圧を大きくすることが
でき、応じて駆動能力を大きくでき、高速で出力ノード
を駆動することができる。

【００４８】また、出力データのビット幅が変更可能な
構成において、未使用とされるデータ出力回路の電源ノ
ードの電位をデータ出力電源電圧と異なる電圧に固定す
ることにより、未使用とされるデータ出力回路の電源ノ
ードの電圧を安定化させることができ、未使用とされる
データ出力回路の電源ノイズが他回路の動作に悪影響を
及ぼすのを防止することができる。

【００４９】

【発明の実施の形態】［全体の構成］図１は、この発明
に従う出力回路を備える半導体記憶装置の全体の構成を
概略的に示す図である。図１において、半導体記憶装置
１は、外部電源電圧ＥＸＶＤＤおよびＶＳＳに従って内
部電源電圧を含む各種内部電圧を生成する内部電源回路
２と、内部電源回路２からの各種電圧（内部電源電圧お
よび内部電圧）を受け、メモリセルの選択およびデータ
の書込／読出を行なうメモリ回路３と、メモリ回路３か
ら読出されるデータを外部へ出力する出力回路４を含
む。

【００５０】メモリ回路３は、情報を記憶するための複
数のメモリセルと、メモリセルを選択するメモリ選択回
路と、選択メモリセルに対するデータの書きこみ／読出
を行う内部書込／読出回路、およびこれらの動作を制御
するための周辺制御回路を含む。

【００５１】出力回路４は、活性化時、データビットＤ
Ｑ＜ｎ：０＞を出力する。出力回路４へは、外部電源電
圧ＶＤＤおよびＶＳＳとは別に、出力電源電圧ＶＤＤＱ
およびＶＳＳＱが与えられる。この出力回路４において
は、メモリ回路３から読出されるデータを処理するた
め、内部電源回路２からの内部電圧を使用する回路が含
まれる。出力回路４において、専用の出力電源電圧ＶＤ
ＤＱおよびＶＳＳＱを使用することにより、データ出力
時において、安定に出力回路４に対し電源電圧を供給し
かつ、データ出力時の電源電圧の変動が内部回路の動作
に悪影響を及ぼすのを防止する。

【００５２】本発明においては、負電圧の利用および／
またはトランジスタサイズの変更などの以下に詳細に説
明する構成を利用して、出力回路４の駆動力を大きく
し、出力電源電圧ＶＤＤＱの電圧レベルが低くされた場
合においても、高速で、出力データＤＱ＜ｎ：０＞を生
成する。

【００５３】［実施の形態１］図２は、この発明の実施
の形態１に従う出力回路４の構成を概略的に示す図であ
る。図２において、出力回路４は、メモリ回路３から読
出された内部読出データＲＤとメモリ回路３に含まれる
出力制御回路からの出力許可信号ＯＥＭとを受けるＮＡ
ＮＤ回路１０と、内部読出データＲＤと出力許可信号Ｏ
ＥＭとを受けるゲート回路１１と、ＮＡＮＤ回路１０の
出力信号を出力電源電圧ＶＤＤＱと負電圧ＶＢＢ０の間
で変化する信号に変換するレベル変換回路１２と、ゲー
ト回路１１の出力信号を、外部電源電圧ＥＸＶＤＤと接
地電圧ＶＳＳの間で変化する信号に変換するレベル変換
回路１３と、レベル変換回路１３の出力信号を受けるイ
ンバータ１４と、レベル変換回路１２およびインバータ
１４の出力信号に従って出力データＤＱを生成する出力
バッファ回路１５を含む。

【００５４】この図２においては、出力回路４におい
て、１ビットのデータＤＱを出力する部分の構成を示
す。出力データビットそれぞれに対応して、この図２に
示す構成が配置される。

【００５５】ＮＡＮＤ回路１０は、図１に示す内部電源
回路２からの周辺電源電圧ＶＤＤＰを一方動作電源電圧
として受け、内部読出データＲＤと出力許可信号ＯＥＭ
がともにＨレベルのときに、Ｌレベルの信号を出力す
る。このＮＡＮＤ回路１０は、内部読出データＲＤおよ
び出力許可信号ＯＥＭの一方がＬレベルのときに、周辺
電源電圧ＶＤＤＰレベルのＨレベルの信号を出力する。

【００５６】ゲート回路１１は、周辺電源電圧ＶＤＤＰ
を一方動作電源電圧として受け、内部読出データＲＤが
Ｌレベルでありかつ出力許可信号ＯＥＭがＨレベルのと
きにＬレベルの信号を出力する。このゲート回路１１
は、出力許可信号ＯＥＭがＬレベルのときまたは内部読
出データＲＤがＨレベルのときに周辺電源電圧ＶＤＤＰ
レベルのＨレベルの信号を出力する。

【００５７】レベル変換回路１２は、周辺電源電圧ＶＤ
ＤＰおよび接地電圧ＶＳＳと出力電源電圧ＶＤＤＱと負
電圧ＶＢＢ０を動作電源電圧として受け、ＮＡＮＤ回路
１０からの振幅ＶＤＤＰの信号を、振幅ＶＤＤＱ−｜Ｖ
ＢＢ０｜の信号に変換する。

【００５８】レベル変換回路１３は、外部電源電圧ＥＸ
ＶＤＤと接地電圧ＶＳＳとを受け、ゲート回路１１から
の振幅ＶＤＤＰレベルの信号を、振幅ＥＸＶＤＤの信号
に変換する。

【００５９】インバータ１４は、外部電源電圧ＥＸＶＤ
Ｄおよび接地電圧ＶＳＳを動作電源電圧として受け、レ
ベル変換回路１３の出力信号を反転する。

【００６０】出力バッファ回路１５は、レベル変換回路
１２の出力信号がＬレベルのときに導通し、出力電源ノ
ード１５ａ上の出力電源電圧ＶＤＤＱを出力ノード１５
ｂに伝達するＰチャネルＭＯＳトランジスタＰＱと、イ
ンバータ１４の出力信号がＨレベルのときに導通し、出
力ノード１５ｂを、出力接地電圧ＶＳＳＱレベルに駆動
するＮチャネル型ＭＯＳトランジスタＮＱを含む。レベ
ル変換回路１２により負電圧ＶＢＢ０レベルのＬレベル
の信号を生成して、出力バッファ回路１５に含まれるＰ
チャネルＭＯＳトランジスタＰＱのゲートへ与えること
により、ＰチャネルＭＯＳトランジスタＰＱの導通時の
ゲート−ソース間電圧Ｖｇｓを、ＶＢＢ０−ＶＤＤＱと
することができ、負電圧ＶＢＢ０だけ、従来の接地電圧
のＬレベルの信号を与える場合に比べて大きくするとこ
とができる。これにより、ＰチャネルＭＯＳトランジス
タＰＱの電流駆動能力を大きくすることができる。従っ
て、出力電源電圧ＶＤＤＱの仕様値がたとえば１．８Ｖ
の場合あり、出力電源電圧ＶＤＤＱたとえ下限許容値の
１、６５Ｖに低下した場合であっても、十分に大きな駆
動能力を持って、出力ノード１５ｂへ電流を供給するこ
とができる。

【００６１】この負電圧ＶＢＢ０の電圧レベルとして
は、たとえば、このＰチャネルＭＯＳトランジスタＰＱ
が、出力電源電圧ＶＤＤＱが２．５Ｖのときに、十分な
電流駆動能力が与えられている場合には、この出力電源
電圧ＶＤＤＱが１．８Ｖに低下した場合のこの低下分
０．７Ｖを補償する程度の電圧レベルに設定されればよ
い。この電圧レベルは、ＭＯＳトランジスタのドレイン
電流の飽和領域での二乗特性に基づいて求めることがで
きる。

【００６２】一方、Ｎチャネル型ＭＯＳトランジスタＮ
Ｑは、外部電源電圧ＥＸＶＤＤを導通時、そのゲートに
受ける。この外部電源電圧ＥＸＶＤＤは、たとえば出力
電源電圧ＶＤＤＱが１．８Ｖの場合には、これより高い
電源電圧レベルであり、Ｎチャネル型ＭＯＳトランジス
タＮＱの導通時のゲート−ソース間電圧を大きくするこ
とができ、高速で出力ノード１５ｂを放電することがで
きる。

【００６３】したがって、この図２に示すように、レベ
ル変換回路１２において、Ｌレベルの信号として、負電
圧ＶＢＢ０レベルの信号を生成することにより、出力バ
ッファ回路１５において、出力ノード１５ｂをプルアッ
プするためのＰチャネルＭＯＳトランジスタＰＱの電流
駆動能力を大きくすることができ、出力電源電圧ＶＤＤ
Ｑが低下される場合においても、高速で出力ノード１５
ｂを駆動することができる。

【００６４】図３は、図２に示すレベル変換回路１２の
構成の一例を示す図である。図３において、レベル変換
回路１２は、図２に示すＮＡＮＤ回路１０の出力信号Ｓ
ＩＮＡを、出力電源電圧ＶＤＤＱレベルの振幅の信号に
変換する第１のレベル変換器２０と、第１のレベル変換
器２０の出力信号を振幅ＶＤＤＱ−ＶＢＢ０の信号に変
換する第２のレベル変換器２１を含む。

【００６５】第１のレベル変換器２０は、交差結合され
るＰチャネルＭＯＳトランジスタ２０ａおよび２０ｂ
と、内部ノード２０ｆと接地ノードの間に接続されかつ
そのゲートに出力信号ＳＩＮＡを受けるＮチャネルＭＯ
Ｓトランジスタ２０ｃと、内部ノード２０ｇと接地ノー
ドの間に接続されかつそのゲートに信号ＳＩＮＡをイン
バータ２０ｅを介して受けるＮＡＮＤ回路２０ｄを含
む。インバータ２０ｅの動作電源電圧は、周辺電源電圧
ＶＤＤＰである。

【００６６】ＰチャネルＭＯＳトランジスタ２０ａは、
出力電源ノードと内部ノード２０ｆの間に接続されかつ
そのゲートが内部ノード２０ｇに接続される。Ｐチャネ
ルＭＯＳトランジスタ２０ｂは、出力電源ノードと内部
ノード２０ｅの間に接続されかつそのゲートが内部ノー
ド２０ｆに接続される。

【００６７】この第１のレベル変換器２０において、信
号ＳＩＮＡがＨレベルのときには、ＭＯＳトランジスタ
２０ｃがオン状態、ＭＯＳトランジスタ２０ｂがオフ状
態となる。この状態において、内部ノード２０ｆがＭＯ
Ｓトランジスタ２０ｃを介して接地電圧レベルに駆動さ
れ、ＭＯＳトランジスタ２０ｂがオン状態となり、内部
ノード２０ｅの電圧レベルが、出力電源電圧ＶＤＤＱレ
ベルとなる。一方、この内部ノード２０ｇがＨレベルと
なると、ＭＯＳトランジスタ２０ａがオフ状態となり、
最終的に内部ノード２０ｆが接地電圧ＶＳＳレベル、内
部ノード２０ｇが出力電源電圧ＶＤＤＱレベルとなる。

【００６８】一方、信号ＳＩＮＡがＬレベルのときに
は、ＭＯＳトランジスタ２０ｃがオフ状態、ＭＯＳトラ
ンジスタ２０ｂがオン状態となる。この状態において
は、内部ノード２０ｇが、ＭＯＳトランジスタ２０ｄを
介して接地電圧ＶＳＳレベルに駆動され、内部ノード２
０ｆが、ＭＯＳトランジスタ２０ａにより充電され、出
力電源電圧ＶＤＤＱレベルとなる。内部ノード２０ｆが
出力電源電圧ＶＤＤＱレベルとなると、ＭＯＳトランジ
スタ２０ｅはオフ状態となる。

【００６９】したがって、この第１のレベル変換器２０
により、周辺電源電圧ＶＤＤＰレベルの信号ＳＩＮＡ
が、出力電源電圧ＶＤＤＱレベルの信号に変換される。
このレベル変換回路２０は、信号振幅の変換を行うだけ
であり、入力信号の論理レベルの反転は行わない。

【００７０】第２のレベル変換器２１は、交差結合され
るＮチャネル型ＭＯＳトランジスタ２１ａおよび２１ｂ
と、出力電源ノードと内部ノード２１ｆの間に接続され
かつそのゲートが第１のレベル変換器２０の内部ノード
２０ｇに結合されるＰチャネルＭＯＳトランジスタ２１
ｃと、出力電源ノードと内部ノード２１ｇの間に接続さ
れかつそのゲートが第１のレベル変換器２０の内部ノー
ド２０ｆに接続されるＰチャネルＭＯＳトランジスタ２
１ｄを含む。

【００７１】ＭＯＳトランジスタ２１ａは、内部ノード
２１ｆと負電圧ノード２１ｈの間に接続されかつそのゲ
ートが内部ノード２１ｇに接続される。ＭＯＳトランジ
スタ２１ｂは、内部ノード２１ｇと負電圧ノード２１ｈ
の間に接続されかつそのゲートが内部ノード２１ｆに接
続される。負電圧ノード２１ｈには、負電圧ＶＢＢ０が
与えられる。

【００７２】第１のレベル変換器２０の内部ノード２０
ｆおよび２０ｇが、それぞれ、出力電源電圧ＶＤＤＱお
よび接地電圧ＶＳＳレベルの状態を考える。この状態に
おいては、第２のレベル変換器２１において、ＭＯＳト
ランジスタ２１ｃがオン状態、ＭＯＳトランジスタ２１
ｄがオフ状態となり、内部ノード２１ｆが、ＭＯＳトラ
ンジスタ２１ｃにより、出力電源電圧ＶＤＤＱレベルに
充電される。この内部ノード２１ｆの電圧上昇に従って
ＭＯＳトランジスタ２１ｂがオン状態となり、内部ノー
ド２１ｇが負電圧ＶＢＢ０レベルに駆動される。内部ノ
ード２１ｇが負電圧ＶＢＢ０レベルにまで駆動される
と、ＭＯＳトランジスタ２１ａはオフ状態となる。した
がって、この状態においては、内部ノード２１ｇから、
負電圧ＶＢＢ０レベルの信号が出力され、出力バッファ
回路１５のＰチャネルＭＯＳトランジスタＰＱのゲート
へ与えられる。

【００７３】次に、第１のレベル変換器２０において、
内部ノード２０ｆが接地電圧ＶＳＳレベル、内部ノード
２０ｅが出力電源電圧ＶＤＤＱレベルの状態を考える。
この状態においては、ＭＯＳトランジスタ２１ｃがオフ
状態、ＭＯＳトランジスタ２１ｄがオン状態となり、内
部ノード２１ｇが、ＭＯＳトランジスタ２１ｄを介して
出力電源電圧ＶＤＤＱレベルに充電される。内部ノード
２１ｇの電圧上昇に従ってＭＯＳトランジスタ２１ａが
オン状態となり、内部ノード２１ｆが、負電圧ＶＢＢ０
レベルにまで駆動される。内部ノード２１ｆが負電圧Ｖ
ＢＢ０レベルに到達すると、ＭＯＳトランジスタ２１ｂ
がオフ状態となる。したがって、この第２のレベル変換
器１２からの内部ノード２１ｇからは、出力電源電圧Ｖ
ＤＤＱレベルの信号が出力される。このレベル変換回路
２１においては、第１のレベル変換回路２０の出力信号
の振幅を変換しているだけであり、その入力信号と出力
信号の論理レベルは同じである。

【００７４】したがって、この図３に示すレベル変換回
路１２の構成においては、図２に示すＮＡＮＤ回路１０
の出力信号ＳＩＮＡが接地電圧ＶＳＳレベルのときに
は、負電圧ＶＢＢ０レベルの信号が生成されて出力バッ
ファ回路５のＭＯＳトランジスタＰＱのゲートへ与えら
れる。一方、ＮＡＮＤ回路１０の出力信号ＳＩＮＡが、
周辺電源電圧ＶＤＤＰレベルのときには、内部ノード２
０ｇが出力電源電圧ＶＤＤＱレベルとなり、応じて第２
のレベル変換器２１の内部ノード２１ｇの電圧レベル
が、出力電源電圧ＶＤＤＱレベルとなる。したがって、
このレベル変換回路１２は、図２に示すＮＡＮＤ回路１
０の出力信号ＳＩＮＡの論理レベルを維持して、そのＬ
レベルを接地電圧から負電圧レベルにかつそのＨレベル
を出力電源電圧ＶＤＤＱレベルに変換する。

【００７５】図４は、図２に示すレベル変換回路１３の
構成の一例を示す図である。図４において、レベル変換
回路１３は、交差結合されるＰチャネルＭＯＳトランジ
スタ１３ａおよび１３ｂと、内部ノード１３ｆと接地ノ
ードの間に接続されかつそのゲートに図２に示すゲート
回路１１の出力信号ＳＩＮＢを受けるＮチャネル型ＭＯ
Ｓトランジスタ１３ｃと、内部ノード１３ｇと接地ノー
ドとの間に接続されかつそのゲートに信号ＳＩＮＢをイ
ンバータ１３ｅを介して受けるＮチャネル型ＭＯＳトラ
ンジスタ１３ｄを含む。インバータ１３ｅは、周辺電源
電圧ＶＤＤＰを一方動作電源電圧として受ける。

【００７６】ＭＯＳトランジスタ１３ａは、外部電源ノ
ードと内部ノード１３ｆの間に接続されかつそのゲート
が内部ノード１３ｇに接続される。ＭＯＳトランジスタ
１３ｂは、外部電源ノードと内部ノード１３ｇの間に接
続されかつそのゲートが内部ノード１３ｆに接続され
る。内部ノード１３ｇの出力信号が、インバータ１４を
介して出力バッファ回路のＮチャネル型ＭＯＳトランジ
スタＮＱのゲートへ与えられる。

【００７７】このレベル変換回路１３のレベル変換動作
は、図３に示す第１のレベル変換器２０のそれと同じで
ある。すなわち、図２に示すゲート回路１１の出力信号
ＳＩＮＢが周辺電源電圧ＶＤＤＰレベルのときには、Ｍ
ＯＳトランジスタ１３ｃがオン状態、ＭＯＳトランジス
タ１３ｄがオフ状態となり、内部ノード１３ｇは、ＭＯ
Ｓトランジスタ１３ｂにより充電されて外部電源電圧Ｅ
ＸＶＤＤレベルとなる。一方、信号ＳＩＮＢが接地電圧
ＶＳＳレベルのときには、ＭＯＳトランジスタ１３ｃが
オフ状態、ＭＯＳトランジスタ１３ｄがオン状態とな
り、内部ノード１３ｇは、ＭＯＳトランジスタ１３ｄに
より放電されて、接地電圧ＶＳＳレベルとなる。この内
部ノード１３ｇの信号がインバータ１４により反転され
て、出力バッファ回路５に含まれるＮチャネル型ＭＯＳ
トランジスタＮＱのゲートへ与えられる。

【００７８】この図４に示すレベル変換回路は、周辺電
源電圧ＶＤＤＰレベルの振幅の信号ＳＩＮＢを、論理レ
ベルを維持して、外部電源電圧ＥＸＶＤＤレベルの振幅
の信号に変換している。ＮチャネルＭＯＳトランジスタ
ＮＱを、外部電源電圧ＥＸＶＤＤにより駆動することに
より、外部電源電圧ＥＸＶＤＤが、出力電源電圧ＶＤＤ
Ｑよりも高い、たとえば２．５Ｖの場合に、高速で、出
力ノードを接地電圧レベルに駆動することができる。こ
の外部電源電圧ＥＸＶＤＤは、出力電源電圧ＶＤＤＱと
同一電圧レベルであってもよい。この出力電源電圧ＶＤ
ＤＱを、出力ノードプルアップ用に使用し、外部電源電
圧ＥＸＶＤＤを、出力ノードをプルダウン用に利用する
ことにより、この出力回路４が多ビットであり、数多く
の出力ノードが充放電される場合においても、この出力
電源電圧ＶＤＤＱの変動を抑制し、Ｈレベルに駆動すべ
き出力信号ビットを、Ｈレベルへ安定に、高速で、かつ
確実に駆動することができる。

【００７９】なお、負電圧発生回路ＶＢＢ０は、図１に
示す内部電源回路２に含まれる負電圧発生回路から生成
される。この負電圧発生回路としては、たとえば外部電
源電圧ＥＸＶＤＤから、キャパシタのチャージポンプ動
作を利用するポンプ回路を利用することができる。この
負電圧ＶＢＢ０の電圧レベルは、出力ノードプルアップ
用のＰチャネルＭＯＳトランジスタＰＱに要求される駆
動能力に応じて適当な電圧レベルに定められる。

【００８０】以上のように、この発明の実施の形態１に
従えば、出力回路の出力ノードプルアップ用のＭＯＳト
ランジスタのゲートへ、接地電圧レベルの信号に代えて
負電圧レベルの信号を与えており、出力電源電圧ＶＤＤ
Ｑが低電圧化される場合においても、この出力バッファ
回路の出力プルアップ用のＰチャネルＭＯＳトランジス
タの導通時のゲート−ソース間電圧を十分大きくするこ
とができ、低電源電圧下においても、高速で出力ノード
を駆動することができる。特に、半導体記憶装置におい
て、低電源電圧下においても、高速でデータを出力する
出力回路を実現することができる。

【００８１】［実施の形態２］図５は、この発明の実施
の形態２に従う出力回路の構成を概略的に示す図であ
る。図５においては、出力バッファ回路１５のプルダウ
ン用のＮチャネル型ＭＯＳトランジスタＮＱを駆動する
回路部分は、図２に示す構成と同じであり、対応する部
分には同一参照番号を付し、その詳細説明は省略する。

【００８２】この図５に示す出力回路４においては、出
力バッファ回路１５に含まれるプルアップ用のＰチャネ
ルＭＯＳトランジスタＰＱのゲートを負電圧レベルへ駆
動するために、キャパシタのチャージポンプ動作（容量
結合）を利用する。

【００８３】すなわち、図５において、出力回路４は、
ＮＡＮＤ回路１０の出力信号の振幅を、出力電源電圧Ｖ
ＤＤＱレベルに変換するレベル変換回路３０と、このレ
ベル変換回路３０の出力信号を反転するインバータ３１
と、インバータ３１の出力信号がＬレベルのときに導通
し、導通時、内部ノードＮＡを出力電源電圧ＶＤＤＱレ
ベルに駆動するＰチャネルＭＯＳトランジスタ３２を含
む。

【００８４】レベル変換回路３０は、図３に示す第１の
レベル変換器２０と同様の構成を有する。

【００８５】出力回路４は、さらに、ＮＡＮＤ回路１０
の出力信号を所定時間遅延する遅延回路３３と、遅延回
路３３の出力信号の立下がりに応答して内部ノードＮＡ
の電荷を引抜く容量素子３４と、遅延回路３４の出力信
号とＮＡＮＤ回路１０の出力信号とを受けるゲート回路
３５と、ゲート回路３５の出力信号がＬレベルのとき導
通し、導通時、内部ノードＮＡを接地電圧レベルに放電
するＰチャネルＭＯＳトランジスタ３６を含む。これら
の遅延回路３３およびゲート回路３５は、その動作電源
電圧は、周辺電源電圧レベルであってもよく、また外部
電源電圧ＥＸＶＤＤであってもよく、また出力電源電圧
ＶＤＤＱであってもよい。

【００８６】ゲート回路３５は、遅延回路３３の出力信
号がＬレベルのときかまたはＮＡＮＤ回路１０の出力信
号がＨレベルのときにＨレベルの信号を出力する。

【００８７】図６は、図５に示す出力回路４の出力デー
タＤＱのプルアップ時の動作を示す信号波形図である。
以下、図６を参照して、この図５に示す出力回路４の出
力ノードプルアップ時の動作について説明する。

【００８８】スタンバイ状態時においては、出力許可信
号ＯＥＭはＬレベルであり、ＮＡＮＤ回路１０の出力信
号は、周辺電源電圧ＶＤＤＰレベルのＨレベルであり、
ゲート回路３５は動作電源電圧レベルのＨレベルの信号
を出力する。したがって、ＭＯＳトランジスタ３６はオ
フ状態を維持する。

【００８９】一方、レベル変換回路３０が、出力電源電
圧ＶＤＤＱレベルのＨレベルの信号を出力し、応じてイ
ンバータ３１がＬレベルの信号を出力するため、Ｐチャ
ネルＭＯＳトランジスタ３２がオン状態となり、ノード
ＮＡが、出力電源ノードに結合されて、ノードＮＡは、
出力電源電圧ＶＤＤＱレベルにプリチャージされる。

【００９０】データ読出のために、出力許可信号ＯＥＭ
がＨレベルとなり、また、メモリ回路３から読出された
内部読出データＲＤがＨレベルに立上がると、ＮＡＮＤ
回路１０の出力信号がＬレベルとなる。遅延回路３３の
出力信号は、このときＨレベルであるため、ゲート回路
３５の出力信号がＬレベルとなり、ＭＯＳトランジスタ
３６がオン状態となり、ノードＮＡが接地電圧方向に放
電される。このノードＮＡの電圧レベルは、最低｜Ｖｈ
ｔｐ｜の電圧レベルにまで低下する。ここで、Ｖｔｈｐ
は、ＭＯＳトランジスタ３６のしきい値電圧を示す。

【００９１】一方、レベル変換回路３０の出力信号が、
Ｌレベルであり、インバータ３１の出力信号が出力電源
電圧ＶＤＤＱレベルのＨレベルとなり、ＭＯＳトランジ
スタ３２がオフ状態となる。したがって、このノードＮ
Ａの電圧低下に応じて、出力バッファ回路５のプルアッ
プ用のＰチャネルＭＯＳトランジスタＰＱがオン状態と
なり、出力ノードの電圧レベルを上昇させる。しかしな
がら、この状態においては、ノードＮＡの電圧レベル
は、｜Ｖｔｈｐ｜のレベルであり、ＭＯＳトランジスタ
ＰＱのゲート−ソース間電圧は、｜Ｖｔｈｐ｜−ＶＤＤ
Ｑの電圧レベルであり、ＭＯＳトランジスタＰＱは、比
較的弱いオン状態にあり、比較的小さな電流駆動力で出
力ノード１５ｂを充電する。

【００９２】この遅延回路３３の有する遅延時間が経過
すると、遅延回路３３の出力信号がＬレベルとなり、ゲ
ート回路３５の出力信号がＨレベルとなり、ＭＯＳトラ
ンジスタ３６がオフ状態となる。このとき、ノードＮＡ
が、ＭＯＳトランジスタ３２および３６がともにオフ状
態となるため、フローティング状態にあり、容量素子３
４は、この遅延回路３３の出力信号の電圧レベルの低下
に応じて、ノードＮＡから電荷を引抜き、その電圧レベ
ルを負電圧ＶＢＢレベルにまで低下させる。このノード
ＮＡが負電圧ＶＢＢレベルにまで駆動されると、出力バ
ッファ回路５のプルアップ用ＰチャネルＭＯＳトランジ
スタＰＱの電力駆動能力が大きくされ、出力ノード１５
ｂをさらに高速で駆動し、出力データＤＱが高速でＨレ
ベルに立上がる。ノードＮＡが、負電圧ＶＢＢレベルに
低下しても、ＭＯＳトランジスタ３６は、そのゲート電
圧がＨレベルであり、ノードＮＡの電圧レベルよりも十
分に高く、確実にオフ状態を維持する。

【００９３】データ読出動作が完了すると、出力許可信
号ＯＥＭがＬレベルに立下がり、ＮＡＮＤ回路１０の出
力信号がＨレベルとなり、インバータ３１の出力信号が
Ｌレベルとなる。応じて、ＭＯＳトランジスタ３２がオ
ン状態となり、ノードＮＡを出力電源電圧レベルに駆動
する。このとき、ＮＡＮＤ回路１０の出力信号がＨレベ
ルに立上がると、遅延回路３３の出力信号の論理レベル
に係らず、ゲート回路３５の出力信号はＨレベルとな
り、ＭＯＳトランジスタ３６をオフ状態に維持する。

【００９４】遅延回路３３の出力信号がＨレベルに立上
がるときには、既にＭＯＳトランジスタ３２により内部
ノードＮＡは出力電源電圧ＶＤＤＱレベルにプリチャー
ジされており、この容量素子３４のチャージポンプ動作
が行なわれても、内部ノードＮＡは、出力電源電圧ＶＤ
ＤＱレベルを維持する。

【００９５】したがって、図５に示すように、容量素子
３４のチャージポンプ動作（容量結合）を利用して、内
部ノードＮＡが接地電圧レベル(正確には、ＭＯＳトラ
ンジスタ３６のしきい値電圧の絶対値の電圧レベル)に
駆動された後に、遅延回路３３の出力信号に従って内部
ノードＮＡの電荷を容量素子３４により引抜くことによ
り、高速で、内部ノードＮＡを負電圧レベルにまで駆動
することができる。

【００９６】この負電圧ＶＢＢの電圧レベルは、容量素
子３４の容量値と、内部ノードＮＡの寄生容量の容量値
の比と、遅延回路３３の出力信号の振幅により定められ
る。

【００９７】この図５に示す出力回路の構成の場合、プ
ルアップ用のＰチャネルＭＯＳトランジスタＰＱは、そ
のゲート電圧が２段階で駆動されるため、急激に大きな
充電電流が出力ノードに駆動されてリンギングなどが生
じることはなく、高速かつ安定に、出力データＤＱを出
力電源電圧ＶＤＤＱレベルにまで駆動することができ
る。

【００９８】また、負電圧発生回路を用いず、容量素子
３４のチャージポンプ動作を利用しているだけであり、
負電圧発生回路が不要となり、回路占有面積および消費
電流を低減することができる。

【００９９】なお、この出力回路の出力ノードがＬレベ
ルに駆動されるときには、ＮＡＮＤ回路１０の出力信号
はＨレベルであり、スタンバイ状態時と同じであり、内
部ノードＮＡは、出力電源電圧ＶＤＤＱレベルに保持さ
れる。

【０１００】以上のように、この発明の実施の形態２に
従えば、容量素子のチャージポンプ動作を利用して、出
力ノードプルアップ用のＰチャネルＭＯＳトランジスタ
のゲートを負電圧レベルにまで駆動しており、負電圧発
生回路が不要となり、この負電圧発生回路の消費電流お
よび回路占有面積を低減することができる。

【０１０１】なお、図５に示す出力回路の構成におい
て、容量素子３４は、ＭＯＳトランジスタ３６がオフ状
態となった後に、電荷引抜き動作を行なうことが要求さ
れるだけであり、ゲート回路３５の出力信号の反転信号
に従って、この容量素子３４が電荷引抜き動作を行なう
ように構成されてもよい。

【０１０２】［実施の形態３］図７は、この発明の実施
の形態３に従う出力回路の構成を概略的に示す図であ
る。図７に示す出力回路４において、出力バッファ回路
５に含まれるＮチャネルＭＯＳトランジスタＮＱを駆動
する部分の構成は、図２に示す出力回路の構成と同じで
あり、対応する部分には同一参照番号を付し、その詳細
説明は省略する。

【０１０３】この図７に示す出力回路４においては、出
力バッファ回路５のプルアップ用のＰチャネルＭＯＳト
ランジスタＰＱのゲートとＮＡＮＤ回路１０の出力の間
に、容量素子４１が設けられる。この容量素子４１のチ
ャージポンプ動作を実現するために、出力回路４は、さ
らに、ＮＡＮＤ回路１０の出力信号の振幅を、出力電源
電圧ＶＤＤＱレベルの振幅に変換するレベル変換回路４
０と、レベル変換回路４０の出力信号を受けるインバー
タ４２と、インバータ４２の出力信号がＬレベルのとき
に導通し、導通時ノードＮＢを出力電源電圧ＶＤＤＱレ
ベルに充電するＰチャネルＭＯＳトランジスタ４３を含
む。

【０１０４】出力バッファ回路５においては、プルアッ
プ用のＰチャネルＭＯＳトランジスタＰＱと並列に、電
圧保持用のＰチャネルＭＯＳトランジスタＰＴが設けら
れる。このＰチャネルＭＯＳトランジスタＰＴのゲート
へは、レベル変換回路４０の出力信号が与えられる。

【０１０５】レベル変換回路４０は、図３に示す第１の
レベル変換器２０と同様の構成を有し、ＮＡＮＤ回路１
０の出力信号の論理レベルを維持して、そのＨレベル
を、周辺電源電圧ＶＤＤＰレベルから出力電源電圧ＶＤ
ＤＱレベルに駆動する。

【０１０６】図８は、図７示す出力回路４の出力ノード
プルアップ時の動作を示す信号波形図である。以下、図
８を参照してこの図７に示す出力回路の動作について説
明する。

【０１０７】スタンバイ状態時においては、出力許可信
号ＯＥＭがＬレベルであり、ＮＡＮＤ回路１０の出力信
号はＨレベルであり、応じてインバータ４２の出力信号
はＬレベルである。したがって、内部ノードＮＢは、Ｍ
ＯＳトランジスタ４３により、出力電源電圧ＶＤＤＱレ
ベルにプリチャージされて保持される。従って、ＭＯＳ
トランジスタＰＱがオフ状態を維持する。また、レベル
変換回路４０の出力信号は出力電源電圧ＶＤＤＱレベル
であり、出力バッファ回路５において、ＰチャネルＭＯ
ＳトランジスタＰＴもオフ状態を維持する。

【０１０８】ＮＡＮＤ回路１１の出力信号がＨレベルで
あり、インバータ１４の出力信号がＬレベルであり、Ｍ
ＯＳトランジスタＮＱもオフ状態を維持する。以下の説
明においては、データ出力ノードがプルアップされる動
作について説明するため、このプルダウン用のＭＯＳト
ランジスタＮＱの動作については、説明を省略する。

【０１０９】データ出力時においては、出力許可信号Ｏ
ＥＭがＨレベルとなり、続いて、メモリ回路３からの内
部読出データＲＤが周辺電源電圧ＶＤＤＰレベルのＨレ
ベルとなる。この内部読出データＲＤがＨレベル（周辺
電源電圧ＶＤＤＰレベル）に立上がると、ＮＡＮＤ回路
１０の出力信号がＬレベルとなり、応じて、レベル変換
回路４０の出力信号も接地電圧レベルとなる。インバー
タ４２の出力信号が出力電源電圧ＶＤＤＱレベルに上昇
し、ＰチャネルＭＯＳトランジスタ４３がオフ状態とな
り、内部ノードＮＢへのプリチャージ動作を停止する。
また、このときに、内部ノードＮＢがフローティング状
態となると、レベル変換回路４０の出力信号の立下りに
従って、容量素子４１の電荷引抜き動作により、内部ノ
ードＮＢの電圧レベルは負電圧ＶＢＢレベルにまで低下
する。この内部ノードＮＢの電圧レベルの低下は、容量
素子４１の容量値と内部ノードＮＢの寄生容量の容量値
と出力電源電圧ＶＤＤＱの電圧レベルとにより決定され
る。この容量素子４１の容量値が、内部ノードＮＢの寄
生容量の容量値の十分大きい場合に、内部ノードＮＢが
出力電源電圧ＶＤＤＱレベルにプリチャージされていて
も、確実に、内部ノードＮＢを負電圧ＶＢＢレベルにま
で駆動することができる。また、ＭＯＳトランジスタ４
３は、ゲートとソース電圧が同一電圧レベルであり、ノ
ードＮＢが負電圧レベルに駆動されても確実にオフ状態
を維持する。

【０１１０】この内部ノードＮＢが、負電圧ＶＢＢレベ
ルにまで駆動されると、出力バッファ回路５において、
ＰチャネルＭＯＳトランジスタＰＱが大きな駆動力を持
って、出力ノード１５ｂを高速で駆動する。一方、Ｐチ
ャネルＭＯＳトランジスタＰＴは、そのゲートに接地電
圧の信号をレベル変換回路４０から受けており、出力電
源電圧ＶＤＤＱが比較的低いため、比較的弱い駆動力
で、出力ノード１５ｂへ電流を供給する。

【０１１１】このＭＯＳトランジスタＰＴは、その駆動
力は、したがって、比較的弱いものの、以下の理由のた
めに設けられる。すなわち、内部ノードＮＢは、ＭＯＳ
トランジスタ４３がオフ状態であるため、フローティン
グ状態となる。したがって容量素子４１の電荷引き抜き
動作により、この電圧レベルが低下されても、ノイズま
たはリーク電流などにより、その電圧レベルが上昇し、
ＰチャネルＭＯＳトランジスタＰＱの駆動力が低下し、
出力ノード１５ｂからの出力データビットＤＱを、確実
に、出力電源電圧ＶＤＤＱレベルに保持することができ
なくなる可能性が考えられる。したがって、この状態に
おいて、ＭＯＳトランジスタＰＴをオン状態に維持し、
出力ノード１５ｂを、出力電源電圧ＶＤＤＱレベルに保
持する。このＭＯＳトランジスタＰＴは、したがって出
力ノードＯＮの電圧レベル保持のために設けられてお
り、大きな駆動能力は要求されないため、そのゲートへ
接地電圧レベルの信号を与える。

【０１１２】データ読出動作が完了すると、出力許可信
号ＯＥＭがＬレベルに立下がり、ＮＡＮＤ回路１０の出
力信号がＨレベルとなり、レベル変換回路４０の出力信
号も、出力電源電圧ＶＤＤＱレベルとなる。応じて、Ｍ
ＯＳトランジスタ４３が、インバータ４２からのＬレベ
ルの信号に応答してオン状態となり、内部ノードＮＢ
が、出力電源電圧ＶＤＤＱレベルに再びプリチャージさ
れる。このレベル変換回路４０の出力信号の立上がり時
において、容量素子４１によるチャージポンプ動作が行
われても、ノードＮＢは、ＭＯＳトランジスタ４３によ
り出力電源ノードに結合されており、その電圧レベル
は、出力電源電圧ＶＤＤＱレベルである。

【０１１３】なお、図７に示す出力回路の構成におい
て、ＭＯＳトランジスタ４３がオフ状態となった後に、
確実に容量素子４１により電荷引抜き動作を開始するた
めに、この容量素子４１の前段に、遅延回路が配置され
ていてもよい。

【０１１４】また、図７に示す出力回路の構成において
は、レベル変換回路４０の出力信号を容量素子４１へ与
えて電荷引抜き動作を行なっている。しかしながら、容
量素子４１の容量値を、例えばＭＯＳキャパシタを用い
て小占有面積で十分内部ノードＮＢの寄生容量の容量値
よりも大きくすることができる場合には、ＮＡＮＤ回路
１０の出力信号を容量素子４１へ与え、このＮＡＮＤ回
路１０の出力信号に従って、内部ノードＮＢからの電荷
引抜き動作を行なうように構成してもよい。

【０１１５】［変更例］図９は、この発明の実施の形態
３の変更例の構成を示す図である。この図９に示す出力
回路の構成は、図５に示す出力回路の構成と以下の点が
異なっている。すなわち、出力バッファ回路１５におい
て、ＰチャネルＭＯＳトランジスタＰＱと並列に、レベ
ル変換回路３０の出力信号をゲートに受けるＰチャネル
ＭＯＳトランジスタＰＴが設けられる。

【０１１６】このＰチャネルＭＯＳトランジスタＰＴの
ゲートへ与えられる信号の振幅は、出力電源電圧ＶＤＤ
Ｑレベルであり、ＭＯＳトランジスタＰＴの導通時に
は、そのゲートに接地電圧レベルの信号が与えられる。
したがって、先の図７に示す出力回路と同様、内部ノー
ドＮＡが負電圧レベルでフローティング状態にあり、そ
の電圧レベルが不安定となる場合においても、確実に、
出力ノード１５ｂを、出力電源電圧ＶＤＤＱレベルに保
持することができる。

【０１１７】これにより、出力電源電圧ＶＤＤＱが低電
圧の場合においても、ＭＯＳトランジスタＰＱにより、
このゲート電圧を負電圧として、高速で出力ノード１５
ｂをプルアップし、かつ、このプルアップされた出力デ
ータビットＤＱを、確実にＭＯＳトランジスタＰＴによ
り出力電源電圧ＶＤＤＱレベルに保持することができ
る。

【０１１８】以上のように、この発明の実施の形態３に
従えば、出力バッファ回路のプルアップ用のトランジス
タとして、そのゲート電圧が負電圧レベルに駆動される
第１のプルアップ用トランジスタと、そのゲート電圧が
接地電圧レベルに駆動される第２のプルアップ用トラン
ジスタとを設けているため、第１のプルアップ用トラン
ジスタで高速で出力ノードをプルアップし、別に設けら
れた第２のトランジスタにより、このプルアップされた
出力ノードを確実に出力電源電圧レベルに保持すること
ができ、高速かつ確実に出力データビットを生成するこ
とができる。

【０１１９】［実施の形態４］図１０は、この発明の実
施の形態４に従う出力回路の構成を概略的に示す図であ
る。図１０において、出力バッファ回路１５において
は、出力ノードをプルアップするためのＰチャネルＭＯ
ＳトランジスタＰＱおよびＰＴが出力電源ノードと出力
ノード１５ｂの間に並列に接続される。

【０１２０】この出力バッファ回路１５に含まれるＭＯ
ＳトランジスタＰＱおよびＮＱは、出力駆動回路５０に
より駆動される。この出力駆動回路５０は、内部読出デ
ータＲＤと出力許可信号ＯＥＭに従ってこれらのＭＯＳ
トランジスタＰＱおよびＮＱを駆動する。出力駆動回路
５０の構成は、先の実施の形態１から３に示す出力回路
の駆動部の構成と同じであり、ＭＯＳトランジスタＰＱ
のゲートへ与えられる信号は、Ｌレベルが負電圧レベル
に駆動され、Ｈレベルが、出力電源電圧ＶＤＤＱレベル
に駆動される。ＮチャネルＭＯＳトランジスタＮＱのゲ
ートへ与えられる信号は、そのＨレベルが外部電源電圧
ＥＸＶＤＤレベルに駆動され、Ｌレベルが、接地電圧レ
ベルに駆動される。

【０１２１】電圧保持用のＭＯＳトランジスタＰＴに対
して、保持トランジスタ駆動回路５２が設けられる。保
持トランジスタ駆動回路５２は、出力許可信号ＯＥＭと
内部読出データＲＤを受けるＮＡＮＤ回路５２ａと、Ｎ
ＡＮＤ回路５２ａの出力信号がＬレベルのときに活性化
され、活性化時所定の周期で発振動作を行なう発振回路
５２ｂと、ＮＡＮＤ回路５２ａの出力信号の振幅を、出
力電源電圧ＶＤＤＱレベルに変換するレベル変換回路５
２ｄと、レベル変換回路５２ｄの出力信号を反転するイ
ンバータ５２ｅと、インバータ５２ｅの出力信号がＬレ
ベルのとき導通し、ＭＯＳトランジスタＰＴのゲートを
出力電源電圧ＶＤＤＱレベルに充電するＰチャネルＭＯ
Ｓトランジスタ５２ｆと、発振回路５２ｂの出力信号に
従ってチャージポンプ動作を行ない、ＭＯＳトランジス
タＰＴのゲート電位を負電圧レベルに駆動する容量素子
５２ｃと、レベル変換回路５２ｄの出力信号がＬレベル
のとき導通し、導通時、ＭＯＳトランジスタＰＴのゲー
トを放電するクランプ用のＰチャネルＭＯＳトランジス
タ５２ｇを含む。

【０１２２】ＮＡＮＤ回路５２ａは、周辺電源電圧ＶＤ
ＤＰを一方動作電源電圧として受ける。レベル変換回路
５２ｄはこのＮＡＮＤ回路５２ａのＨレベルの信号を、
出力電源電圧ＶＤＤＱレベルの信号に変換する。インバ
ータ５２ｅは、出力電源電圧ＶＤＤＱを一方動作電源電
圧として受ける。

【０１２３】発振回路５２ｂの動作電源電圧は、周辺電
源電圧ＶＤＤＰ、外部電源電圧ＥＸＶＤＤおよび出力電
源電圧ＶＤＤＱのいずれであってもよい。次に、この図
１０に示す出力回路の動作について説明する。

【０１２４】出力駆動回路５０の動作は、先の実施の形
態１から３に示した出力回路の動作と同じであり、ＭＯ
ＳトランジスタＰＱは導通時そのゲートが、負電圧レベ
ルに駆動される。

【０１２５】スタンバイ状態においては、ＮＡＮＤ回路
５２ａの出力信号はＨレベルであり、発振回路５２ｂは
発振動作を停止する。このＮＡＮＤ回路５２ａの出力信
号がＨレベルのときに発振動作を停止する発振回路５２
ｂの構成としては、以下の構成が考えられる。すなわ
ち、このＮＡＮＤ回路５２ａの出力信号を第１の入力に
受けるＮＯＲ回路と偶数段のインバータをリング状に接
続する。

【０１２６】レベル変換回路５２ｄは、スタンバイ状態
時においては、したがってＨレベルの信号を出力し、Ｍ
ＯＳトランジスタ５２ｇがオフ状態、ＭＯＳトランジス
タ５２ｆがオン状態となり、ＭＯＳトランジスタＰＴは
そのゲートが出力電源電圧ＶＤＤＱレベルに保持され、
オフ状態を維持する。

【０１２７】データ読出動作が始まり、ＮＡＮＤ回路５
２ａの出力信号がＬレベルとなると、レベル変換回路５
２ｂの出力信号がＬレベルとなり、ＭＯＳトランジスタ
５２ｇのゲートが接地電圧レベルに駆動される。また、
インバータ５２ｅの出力信号が出力電源電圧ＶＤＤＱレ
ベルとなり、ＭＯＳトランジスタ５２ｆがオフ状態とな
る。したがって、このＭＯＳトランジスタＰＴのゲート
が、ＭＯＳトランジスタ５２ｇにより、電圧Ｖｔｈｐレ
ベルにまで放電される。ここで、電圧Ｖｔｈｐは、ＭＯ
Ｓトランジスタ５２ｇのしきい値電圧の絶対値を示す。
続いて、発振回路５２ｂが発振動作を行ない、容量素子
５２ｃにより、ＭＯＳトランジスタＰＴのゲートの電圧
レベルが、低下する。このＭＯＳトランジスタＰＴのゲ
ートの電圧が、負電圧レベルにまで低下すると、ＭＯＳ
トランジスタ５２ｇは、ゲートおよびソースがともに接
地電圧レベルとなり、オフ状態を維持する。

【０１２８】一方、発振回路５２ｂの出力信号がＨレベ
ルに立上がると、容量素子５２ｃの電荷注入動作によ
り、ＭＯＳトランジスタＰＴのゲートの電圧レベルが上
昇する。このＭＯＳトランジスタＰＴのゲート電圧の上
昇時においては、ＭＯＳトランジスタ５２ｇが導通し、
そのＭＯＳトランジスタＰＴのゲートの電圧レベルを、
電圧Ｖｔｈｐにクランプする。したがって、このＭＯＳ
トランジスタＰＴのゲート電圧は、たとえば、発振回路
５２ｂの動作電源電圧をＶＤＤとし、その出力信号の振
幅が、ＶＤＤのときには、電圧Ｖｔｈｐと電圧Ｖｔｈｐ
−ＶＤＤの間で変化する。

【０１２９】したがって、この出力駆動回路５０におい
て、ＭＯＳトランジスタＰＱのゲートに負電圧を供給す
るノードがフローティング状態でありその電圧レベルが
不安定な場合においても、ＭＯＳトランジスタＰＴのゲ
ート電位を、負電圧レベルに所定周期で駆動して確実に
オン状態として、出力ノード１５ｂを、出力電源電圧Ｖ
ＤＤＱレベルに保持することができる。

【０１３０】また、この電圧保持用のＭＯＳトランジス
タＰＴのゲート電圧が間欠的に発振回路５２ｂの発振周
期で負電圧レベルに駆動されるため、出力ノード１５ｂ
のプルアップ時においても、ＭＯＳトランジスタＰＱの
プルアップ動作を補助して、高速で出力ノード１５ｂを
プルアップすることができる。また間欠的にプルアップ
動作を補助しているだけであり、不必要に高速で出力ノ
ードが１５ｂが駆動されるのを防止することができ、出
力ノード１５ｂにおいてリンギングが発生するのを防止
することができる。

【０１３１】この発振回路５２ｂは、単に、ＭＯＳトラ
ンジスタＰＴのゲート電圧を、負電圧レベルに駆動する
ことが要求されるだけであり、容量素子５２ｃおよび発
振回路５２ｂの占有面積を十分小さくして、消費電流を
低減することができる。

【０１３２】また、ＭＯＳトランジスタ５２ｆも、単
に、導通時にＭＯＳトランジスタＰＴのゲートを出力電
源電圧ＶＤＤＱレベルに保持することが要求されるだけ
であり、そのサイズは十分に小さくすることができる。

【０１３３】なお、発振回路５２ｂにおいては、電圧保
持用のＭＯＳトランジスタＰＴのゲートがフローティン
グ状態となった後に発振動作を行なうように、ＮＡＮＤ
回路５２ａの出力信号を遅延回路を通して発振動作活性
化信号を生成して発振回路５２ｂの発振動作を行なう様
に構成してもよい。

【０１３４】以上のように、この発明の実施の形態４に
従えば、出力ノードの電圧保持用のトランジスタのゲー
トをチャージポンプ回路で負電圧レベルに保持してお
り、間欠的に、出力ノードの電圧保持動作を行なうこと
ができ、ＭＯＳトランジスタのゲートノードがフローテ
ィング状態とされる場合においても、確実に、出力ノー
ドを出力電源電圧レベルにプルアップして保持すること
ができる。また、この出力駆動回路が、出力プルアップ
用のＭＯＳトランジスタＰＱのゲートを負電圧レベルに
駆動する場合においても、この保持用のＭＯＳトランジ
スタＰＴを間欠的にオン状態へ駆動することにより、よ
り高速で、出力ノードにリンギングを生じさせることな
く、出力電源電圧レベルにまで出力ノードをプルアップ
することができる。

【０１３５】［実施の形態５］図１１（Ａ）は、この発
明の実施の形態５に従う出力回路の要部の構成を示す図
である。図１１（Ａ）においては、出力バッファ回路１
５に含まれるプルアップ用のＰチャネルＭＯＳトランジ
スタＰＱを駆動する部分の構成を示す。この出力バッフ
ァ回路１５に含まれるプルダウン用のＮチャネルＭＯＳ
トランジスタを駆動する部分は、先の実施の形態１から
４のいずれかと同様、ゲート回路１１、レベル変換回路
１３およびインバータ１４で構成される。

【０１３６】図１１（Ａ）において、出力回路は、内部
読出データ信号ＲＤと出力許可信号ＯＥＭとを受けるＡ
ＮＤ回路５４と、ＡＮＤ回路５４からの振幅ＶＤＤＰの
信号を振幅ＶＤＤＱの信号に変換するレベル変換回路５
５と、レベル変換回路５５の出力信号を所定時間Ｔ遅延
する遅延回路５６と、遅延回路５６の出力信号とレベル
変換回路５５の出力信号とを受けるＮＡＮＤ回路５７
と、レベル変換回路５５の出力信号がＬレベルのとき導
通し、導通時、内部ノードＮＣを出力電源電圧ＶＤＤＱ
レベルに充電するＰチャネルＭＯＳトランジスタ５８
と、内部ノードＮＣと接地ノードの間に直列に接続され
るＮチャネルＭＯＳトランジスタ５９および６０を含
む。

【０１３７】ＭＯＳトランジスタ５９のゲートへは、Ｎ
ＡＮＤ回路５７の出力信号が与えられ、ＭＯＳトランジ
スタ６０のゲートへは、レベル変換回路５５の出力信号
が与えられる。このＭＯＳトランジスタ５９は、内部ノ
ードＮＣに出力電源電圧ＶＤＤＱが与えられたときに、
ＭＯＳトランジスタ６０が単独で設けられている場合に
較べて、ＭＯＳトランジスタ６０のドレイン電界を緩和
し、ホットキャリアが生成されて素子特性が劣化するの
を防止するために設けられる。しかしながら、この出力
電源電圧ＶＤＤＱの電圧レベルが低くなり、ＭＯＳトラ
ンジスタ６０において、ドレイン高電界が発生する可能
性がない場合には、ＭＯＳトランジスタ５９は省略して
もよい。

【０１３８】出力回路は、さらに、ＮＡＮＤ回路５７の
出力信号のＬレベルを負電圧ＶＢＢ０レベルに変換する
レベル変換回路６１と、レベル変換回路６１の出力信号
を受けるインバータ６２と、インバータ６２の出力信号
がＨレベルのとき導通し、内部ノードＮＣを負電圧ＶＢ
Ｂ０レベルに駆動するＮチャネルＭＯＳトランジスタ６
３を含む。この内部ノードＮＣが、出力バッファ回路５
に含まれるプルアップ用のＰチャネルＭＯＳトランジス
タＰＱのゲートに接続される。レベル変換回路６１およ
びインバータ６２は、出力電源電圧ＶＤＤＱを、一方の
動作電源電圧として受ける。レベル変換回路６１の構成
は、図３に示す第２のレベル変換回路２１の構成と同様
である。

【０１３９】図１１（Ｂ）は、図１１（Ａ）に示す出力
回路のＨレベルデータ出力時の動作を示す信号波形図で
ある。以下、図１１（Ｂ）を参照して、この図１１
（Ａ）に示す出力回路のＨデータ出力時の動作について
説明する。

【０１４０】スタンバイ状態時においては、ＡＮＤ回路
５４の出力信号は出力許可信号ＯＥＭがＬレベルである
ため、Ｌレベルであり、応じて、レベル変換回路５５の
出力信号もＬレベルである。この状態においては、ＭＯ
Ｓトランジスタ６０がオフ状態、ＭＯＳトランジスタ５
８がオン状態となり、内部ノードＮＣは、出力電源電圧
ＶＤＤＱレベルに充電され、出力バッファ回路１５のプ
ルアップ用のＰチャネルＭＯＳトランジスタＰＱはオフ
状態を維持する。

【０１４１】またＮＡＮＤ回路５７の出力信号がＨレベ
ルであり、インバータ６２の出力信号が負電圧ＶＢＢ０
レベルのＬレベルであり、ＭＯＳトランジスタ６３がオ
フ状態を維持する。

【０１４２】出力許可信号ＯＥＭおよび内部読出データ
ＲＤがともにＨレベルとなると、ＡＮＤ回路５４の出力
信号が周辺電源電圧ＶＤＤＰレベルのＨレベルとなり、
応じてレベル変換回路５５の出力信号が出力電源電圧Ｖ
ＤＤＱレベルとなる。応じて、ＰチャネルＭＯＳトラン
ジスタ５８がオフ状態となり、一方、ＮチャネルＭＯＳ
トランジスタ６０がオン状態となる。スタンバイ状態時
においては、レベル変換回路５５の出力信号はＬレベル
であるため、このレベル変換回路５５の出力信号が出力
電源電圧ＶＤＤＱレベルに上昇しても、遅延回路５６の
出力信号は、時間Ｔ経過後に、出力電源電圧ＶＤＤＱレ
ベルに立上がる。したがって、この遅延回路５６が有す
る遅延時間Ｔの間、ＮＡＮＤ回路５７の出力信号はＨレ
ベルであり、応じてＭＯＳトランジスタ５９がオン状態
である。

【０１４３】遅延回路５６の有する遅延時間Ｔが経過し
た後、ＮＡＮＤ回路５７の出力信号はＬレベルとなり、
ＭＯＳトランジスタ５９がオフ状態となる。したがっ
て、この遅延回路５６が有する遅延時間Ｔの間、内部ノ
ードＮＣは、ＭＯＳトランジスタ５９および６０により
接地電圧レベルＶＳＳ（ＶＳＳＱ）レベルに駆動され
る。このノードＮＣの電圧レベルが低下すると、出力バ
ッファ回路１５において、ＭＯＳトランジスタＰＱがオ
ン状態となり、出力ノード１５ｂがプルアップされる。

【０１４４】ＮＡＮＤ回路５７の出力信号がＨレベルの
間、レベル変換回路６１の出力信号もＨレベルであり、
インバータ６２により、ＭＯＳトランジスタ６３はオフ
状態を維持する。

【０１４５】このＮＡＮＤ回路５７の出力信号がＬレベ
ルとなると、応じてレベル変換回路６１の出力信号がＬ
レベルとなり、インバータ６２により、ＭＯＳトランジ
スタ６３がオン状態となり、内部ノードＮＣが負電圧Ｖ
ＢＢ０レベルに駆動される。これにより、出力バッファ
回路１５に含まれるプルアップ用のＰチャネルＭＯＳト
ランジスタＰＱを深いオン状態として、高速で出力ノー
ド１５ｂへ電流を供給させ、高速で出力ノード１５ｂを
出力電源電圧ＶＤＤＱレベルにプルアップする。

【０１４６】出力許可信号ＯＥＭがＬレベルとなると、
ＡＮＤ回路５４の出力信号がＬレベルとなり、再びレベ
ル変換回路５５の出力信号がＬレベルとなる。ＭＯＳト
ランジスタ５９がオン状態であっても、ＭＯＳトランジ
スタ６０が、レベル変換回路５５の出力信号に従ってオ
フ状態であり、また、インバータ６２の出力信号がＬレ
ベルでありＭＯＳトランジスタ６３がオフ状態となるた
め、内部ノードＮＣは再び、ＭＯＳトランジスタ５８に
より出力電源電圧ＶＤＤＱレベルに充電される。

【０１４７】この図１１（Ａ）に示す出力回路のよう
に、内部ノードＮＣを一旦接地電圧レベルに駆動し、そ
の後に、内部ノードＮＣを負電圧レベルに駆動すること
により、この内部ノードＮＣを、出力電源電圧ＶＤＤＱ
レベルから負電圧ＶＢＢ０へ１段階で駆動する場合に比
べて、負電圧発生回路が吸収する電荷量を低減でき、応
じて負電圧発生回路の消費電流を低減することができ
る。

【０１４８】また、プルアップ用のＰチャネルＭＯＳト
ランジスタＰＱは２段階で駆動され、その導通時、先
ず、ゲート−ソース間電圧が出力電源電圧ＶＤＤＱレベ
ルのときに出力ノード１５ｂを充電し、次いで、ゲート
−ソース間電圧Ｖｇｓが、ＶＤＤＱ−ＶＢＢ０に設定さ
れ、大きな電流駆動力で、出力ノード１５ｂを高速で充
電する。これにより、出力ノード１５ｂにリンギングを
生じさせることなく、高速で、出力電源電圧ＶＤＤＱレ
ベル出力ノード１５ｂを駆動することができる。

【０１４９】以上のように、この発明の実施の形態５に
従えば、負電圧発生回路からの負電圧を用いて、出力バ
ッファ回路のプルアップ用トランジスタの電位を、導通
時、一旦接地電圧レベルに駆動した後に、負電圧レベル
に駆動しており、負電圧発生回路は、接地電圧レベルの
ノードを、負電圧レベルに駆動することが要求されるだ
けであり、その消費電流を低減することができる。

【０１５０】［実施の形態６］半導体記憶装置において
は、そのインターフェイスが異なる場合がある。たとえ
ば出力電源電圧ＶＤＤＱとして、１．８Ｖ系インターフ
ェイスを用いる場合と、ＬＶＴＴＬインターフェイスが
用いられる場合がある。このＬＶＴＴＬインターフェイ
スが用いられる場合には、出力電源電圧ＶＤＤＱは、
２．５Ｖ以上(２．５から３．３Ｖ）であり、１．８Ｖ
インターフェイス系よりも、その出力電源電圧ＶＤＤＱ
の電圧レベルは高い。この場合には、特に、出力バッフ
ァ回路においてプルアップ用のＰチャネルＭＯＳトラン
ジスタのゲートを負電圧レベルに駆動する必要はない。
したがって、この出力電源電圧ＶＤＤＱの電圧レベルに
応じて、出力バッファ回路のプルアップトランジスタの
ゲート電圧のＬレベルを、負電圧または接地電圧レベル
のいずれかに設定する。

【０１５１】図１２は、この発明の実施の形態６に従う
負電圧発生部の構成を概略的に示す図である。図１２に
おいて、負電圧発生部は、用いられる出力電源電圧ＶＤ
ＤＱの電圧レベルに応じて選択的に電圧レベルが設定さ
れるパッド７０と、パッド７０と接地ノードの間に接続
されるリンク素子７１と、パッド７０の電圧を入力信号
として受けるインバータ７２と、インバータ７２の出力
信号がＬレベルのとき導通し、インバータ７２の入力
を、外部電源電圧ＥＸＶＤＤレベルに保持するＰチャネ
ルＭＯＳトランジスタ７３と、インバータ７２の出力信
号を受けるインバータ７４と、インバータ７４の出力信
号をレベル変換するレベル変換回路７５と、レベル変換
回路７５の出力信号ＭＬＶに従って負電圧伝達線７７を
選択的に接地ノードに接続するＮチャネルＭＯＳトラン
ジスタ７６と、レベル変換回路７５の出力信号に従って
選択的に活性化され、活性化時、負電圧伝達線７７に負
電圧ＶＢＢ０を生成する負電圧発生回路７８と、リセッ
ト信号ＺＲＳＴに従って選択的に導通し、導通時インバ
ータ７２の入力を外部電源電圧ＥＸＶＤＤレベルに充電
するＰチャネルＭＯＳトランジスタ７９とを含む。この
負電圧伝達線７７上の負電圧ＶＢＢ０が、先の実施の形
態１および５において示した出力回路の負電圧ノードへ
結合される。

【０１５２】レベル変換回路７５は、そのローレベル動
作電源電圧として負電圧発生回路の出力ノードの電圧を
受ける。

【０１５３】リンク素子７１は、たとえばヒューズ素子
であり、レーザなどのエネルギー線を用いて溶断可能で
あり、この半導体記憶装置のインターフェイスが１．８
系Ｖインターフェイスであるか、または出力電源電圧Ｖ
ＤＤＱが２．５Ｖ以上のＬＶＴＴＬインターフェイスで
あるかに従って選択的に溶断される。

【０１５４】電源投入時またはシステムリセット時にお
いてリセット信号ＺＲＳＴが所定期間Ｌレベルとなりこ
のパッド７０は、ＭＯＳトランジスタ７９により外部電
源電圧ＥＸＶＤＤレベルにプリチャージされる。リンク
素子７１が非溶断状態の場合には、ＭＯＳトランジスタ
７９の充電電圧がリンク素子７１を介して放電され、イ
ンバータ７２の入力信号がＬベルとなり、インバータ７
２がＨレベルの信号を出力し、ＰチャネルＭＯＳトラン
ジスタ７３がオフ状態となり、パッド７０の電圧が、リ
ンク素子７１により接地電圧レベルに保持される。この
状態においては、インバータ７４の出力信号がＬレベル
となり、レベル変換回路７５の出力信号ＭＬＶもＬレベ
ルとなり、ＭＯＳトランジスタ７６はオフ状態となる。
応じて、負電圧伝達線７７が、接地ノードから切り離さ
れる。

【０１５５】レベル変換回路７５の出力信号ＭＬＶがＬ
レベルのときには、負電圧発生回路７８が活性化され、
たとえばチャージポンプ動作により所定電圧レベルの負
電圧ＶＢＢ０を生成して負電圧伝達線７７へ伝達する。
この負電圧発生回路７８の生成する負電圧ＶＢＢ０は、
レベル変換回路７５のローレベル動作電源電圧として利
用されており、レベル変換回路７５の出力するＬレベル
の信号は、負電圧ＶＢＢ０レベルの信号であり、ＭＯＳ
トランジスタ７６は確実にオフ状態に維持され、確実
に、負電圧発生回路７８の生成する負電圧ＶＢＢ０が出
力回路４へ伝達される。

【０１５６】一方、リンク素子７１の溶断時において
は、リセット信号ＺＲＳＴに従って、パッド７０が所定
期間電源電圧ＥＸＶＤＤレベルにプリチャージされる
と、インバータ７２の出力信号がＬレベルとなり、ＭＯ
Ｓトランジスタ７３がオン状態となり、インバータ７２
の入力信号はＬレベルとなり、インバータ７２の出力信
号はＨレベルとなり、ＭＯＳトランジスタ７３はオフ状
態を維持する。インバータ７４の出力信号がＨレベルと
なり、レベル変換回路７５の出力信号ＭＬＶもまた外部
電源電圧ＥＸＶＤＤレベルのＨレベルとなり、ＭＯＳト
ランジスタ７６がオン状態となり、負電圧伝達線７７を
接地ノードに結合する。

【０１５７】このレベル変換回路７５の出力信号がＨレ
ベルのときには、負電圧発生回路７８の負電圧の発生動
作は停止される。レベル変換回路７５において、そのＬ
レベル側の動作電源電圧は、負電圧伝達線７７上の電圧
レベルであり、接地電圧レベルであり、たとえ負電圧発
生回路７８の負電圧発生動作が停止されても、レベル変
換回路７５のＬレベル側電源電圧が確実に接地電圧レベ
ルに保持され、安定にレベル変換動作を実行する。

【０１５８】なお、レベル変換回路７５の出力信号ＭＬ
ＶがＨレベルのときに負電圧発生動作を停止する構成と
しては、チャージポンプ動作を行うための発振回路とし
て、レベル変換回路７５の出力信号ＭＬＶを第１の入力
に受けるＮＯＲ回路と偶数段のインバータとをリング状
に接続する構成を利用することができる。ＮＯＲ回路の
第２の入力に最終段のインバータの出力信号を与える。

【０１５９】また、負電圧発生回路７８は、負電圧発生
動作が停止される場合には、その出力ノードが、負電圧
伝達線７７の接地電圧に従って接地電圧に設定される。
この場合、負電圧発生回路７８は、負電圧発生動作停止
時においては、出力ハイインピーダンス状態に設定され
る。すなわち、出力段の転送ゲートがオフ状態に固定的
に設定されても良い。

【０１６０】したがって、リンク素子７１が溶断状態の
場合には、負電圧発生回路７８の負電圧発生動作は停止
され、ＬＶＴＴＬインターフェイスに適した駆動力で、
出力データのプルアップが行なわれる。一方、リンク素
子７１の非溶断時においては、レベル変換回路７５の出
力信号ＭＬＶはＬレベルであり、負電圧発生回路７８が
動作して、負電圧伝達線７７の電圧は負電圧ＶＢＢ０レ
ベルとなり、１．８Ｖ系インターフェイスにおいて、出
力電源電圧ＶＤＤＱが低い場合においても、高速で、出
力データを生成することができる。

【０１６１】なお、リンク素子の溶断／非溶断とインタ
ーフェイスとの対応関係は、上述の関係と逆であっても
よい。また、パッドに対するボンディングの有無に従っ
て、負電圧発生回路の負電圧発生動作が選択的に活性化
されても良い。

【０１６２】また、負電圧発生回路７８が、非活性化時
には接地電圧を負電圧伝達線７７に伝達する構成が用い
られても良い。

【０１６３】以上のように、この発明の実施の形態６に
従えば、適用されるインターフェイスの出力電源電圧レ
ベルに応じて、出力バッファ回路のプルアップトランジ
スタのゲート電圧レベルを調整しており、使用動作環境
に応じた最適な駆動力で、出力ノードを駆動して、高速
かつ安定に出力データを生成することができる。

【０１６４】［実施の形態７］図１３は、この発明の実
施の形態７に従う出力回路の構成を概略的に示す図であ
る。この図１３に示す出力回路は、図５に示す出力回路
と以下の点において異なっている。すなわち、遅延回路
３３の前段に、図１２に示すレベル変換回路７５からの
モードセレクト信号ＭＬＶとＮＡＮＤ回路１０の出力信
号を受けるゲート回路８０が設けられる。また、遅延回
路３３の出力信号とＮＡＮＤ回路１０の出力信号を受け
るゲート回路８１およびこのゲート回路８１の出力信号
に従ってノードＮＡを接地電圧レベルに駆動するＮチャ
ネルＭＯＳトランジスタ８２が、図５に示すゲート回路
３５およびＰチャネルＭＯＳトランジスタ３６に代えて
配置される。ゲート回路８１は、遅延回路３３の出力信
号がＬレベルのときまたはＮＡＮＤ回路１０の出力信号
がＨレベルのときにＬレベルの信号を出力する。

【０１６５】ＭＯＳトランジスタ８２は、ソースおよび
ドレイン不純物領域が非対称的に形成され、ソースが接
地ノードに接続されかつドレインがノードＮＡに接続さ
れる。

【０１６６】図１３に示す出力回路の他の構成は、図５
に示す出力回路の構成と同じであり、対応する部分には
同一参照番号を付し、その詳細説明は省略する。

【０１６７】ゲート回路８０は、ＯＲ回路であり、モー
ドセレクト信号ＭＬＶがＨレベルのときには、その出力
信号はＨレベルに固定され、応じて遅延回路３３の出力
信号もＨレベルに固定される。容量素子３４がＭＯＳキ
ャパシタで構成される場合、そのゲート−ソースがとも
にＨレベルとなり、チャネル領域は形成されず、ＭＯＳ
キャパシタは形成されない。また、遅延回路３３の出力
信号がＨレベルに固定されるため、ノードＮＡに対する
電荷の引抜き動作は行なわれない。

【０１６８】一方、ゲート回路８１が、インバータとし
て動作し、ＮＡＮＤ回路１０の出力信号がＬレベルのと
きには、Ｈレベルの信号を出力し、ＭＯＳトランジスタ
８２をオン状態に保持し、内部ノードＮＡを接地電圧レ
ベルに駆動する。このときには、レベル変換回路３０の
出力信号がＬレベルであり、インバータ３１の出力信号
がＨレベルとなるため、ＭＯＳトランジスタ３２はオフ
状態である。ノードＮＡの電圧レベルの低下にしたがっ
て、プルアップ用のＰチャネルＭＯＳトランジスタＰＱ
がオン状態となる。このモードセレクト信号ＭＬＶがＨ
レベルのときには、ＬＶＴＴＬモードが設定されるとき
であり、出力電源電圧ＶＤＤＱは、２．５Ｖ以上の電圧
レベルであり、このＭＯＳトランジスタＰＱのゲート電
圧が、接地電圧レベルであっても、十分おおきな駆動力
を持って出力ノードを駆動することができる。

【０１６９】一方、モードセレクト信号ＭＬＶがＬレベ
ルのときには、ゲート回路８０はバッファ回路として動
作し、先の図５において示したように、ＮＡＮＤ回路１
０の出力信号がＬレベルのときには、遅延回路３３の出
力信号の立下りに応答して容量素子３４の容量結合(チ
ャージポンプ動作)により内部ノードＮＡが負電圧レベ
ルに駆動される。

【０１７０】ノードＮＡが、負電圧レベルに駆動される
までの期間ＭＯＳトランジスタ８２がオン状態となり、
ノードＮＡを接地電圧レベルに駆動する。ノードＮＡが
負電圧に駆動され、また、ゲート回路８１の出力信号が
接地電圧レベルのＬであっても、ＭＯＳトランジスタ８
２のソースは接地ノードに接続されており、そのゲート
およびソース電圧は等しく、ＭＯＳトランジスタ８２は
オフ状態を維持する。これにより接地ノードからノード
ＮＡに電流が流入し、負電圧レベルを上昇させるのを防
止する。

【０１７１】したがって、このインターフェイスの電源
電圧レベルに応じて、選択的に負電圧発生動作を停止さ
せることにより、このインターフェイスに応じた電圧
を、容量素子の電荷注入動作（チャージポンプ動作）を
利用する場合においても、確実に、選択的に活性化する
ことができ、出力電源電圧の電圧レベルに応じた駆動力
を、出力バッファ回路のプルアップトランジスタに与え
ることができる。

【０１７２】なお、負電圧ＶＢＢ０の電圧レベルが、Ｍ
ＯＳトランジスタ８２のしきい値電圧よりも絶対値が小
さい場合には、負電圧をノードＮＡに生成してもＭＯＳ
トランジスタ８２のゲート−ソース間電圧が、そのしき
い値電圧よりも小さくなり、ＭＯＳトランジスタ８２は
オフ状態となるため、この場合には、特に、ソースおよ
びドレイン領域を固定的に形成する必要がない。

【０１７３】［変更例］図１４は、この発明の実施の形
態７の変更例の構成を概略的に示す図である。図１４に
示す出力回路４は、図７に示す出力回路と以下の点にお
いてその構成が異なっている。すなわち、容量素子４１
へは、モードセレクト信号ＭＬＶとレベル変換回路４０
の出力信号を受けるＯＲ回路８３の出力信号が与えら
れ、また電圧保持用のＭＯＳトランジスタＰＴのゲート
へも、このＯＲ回路８３の出力信号が与えられる。さら
に、モードセレクト信号ＭＬＶとレベル変換回路４０の
出力信号を受けるＡＮＤ回路８４と、このＡＮＤ回路８
４の出力信号に従って内部ノードＮＢを接地ノードへ結
合するＮチャネルＭＯＳトランジスタ８６が設けられ
る。このＭＯＳトランジスタ８６は、ノードＮＢの電圧
レベルに係らずソースおよびドレインが固定的に形成さ
れ、ソースが接地ノードに接続されかつドレインがノー
ドＮＢに接続される。

【０１７４】この図１４に示す出力回路の他の構成は、
図７に示す出力回路の構成と同じであり、対応する部分
には同一参照符号を付し、その詳細説明は省略する。

【０１７５】この図１４に示す出力回路の構成におい
て、モードセレクト信号ＭＬＶがＨレベルのときには、
ＯＲ回路８３の出力信号はＨレベルに固定され、容量素
子４１は、ＭＯＳキャパシタで構成される場合、チャネ
ル領域に形成されないため、容量として機能しない。ま
た、ＭＯＳトランジスタＰＴは、オフ状態を維持する。
一方、ＡＮＤ回路８４の出力信号は、レベル変換回路４
０の出力信号に従って変化し、ＭＯＳトランジスタ８６
が、ＭＯＳトランジスタ４３と相補的にオン状態とな
る。この場合には、ノードＮＢは、接地電圧レベルと出
力電源電圧ＶＤＤＱとの間で変化する。

【０１７６】一方、モードセレクト信号ＭＬＶがＬレベ
ルのときには、ＯＲ回路８２がバッファ回路として動作
し、図７に示す出力回路と同様の電荷引抜き動作および
出力ノードの電圧保持動作が行なわれる。ＡＮＤ回路８
４の出力信号はＬレベル固定であり、ＭＯＳトランジス
タ８６は、そのソースが接地ノードに接続されており、
オフ状態を維持する。このＭＯＳトランジスタ８６のド
レイン領域Ｄおよびソース領域Ｓを固定することによ
り、内部ノードＮＢが、負電圧レベルに駆動される場合
においても、このＭＯＳトランジスタ８６を確実にオフ
状態に維持することができる。

【０１７７】容量素子４１は、ノードＮＢを出力電源電
圧ＶＤＤＱから負電圧レベルにまで駆動することが要求
されるため、その容量値は十分大きくされる。ＭＯＳキ
ャパシタを利用することにより、小占有面積で大きな容
量値を有する容量素子を実現することができる。

【０１７８】なお、ＭＯＳトランジスタ８６の構成とし
ては、たとえば、基板領域（バックゲート）を内部ノー
ドＮＢに接続し、そのウェル領域を、たとえば出力電源
電圧ＶＤＤＱにバイアスされるＮウェルで取囲み、この
ＭＯＳトランジスタ８６の形成領域を他の素子と分離す
る。内部ノードＮＢが負電圧レベルに低下した場合、こ
の基板領域も負電圧レベルとなり、ソース−基板領域間
は、逆バイアス状態となり、リーク電流が生じるのが防
止される。このとき、ＭＯＳトランジスタ８６のゲート
電位は接地電圧レベルであっても、基板領域が負電圧レ
ベルに低下し、バックゲートバイアス効果によりしきい
値電圧が大きくなり、より深いオフ状態が実実現され
る。また、このソース領域を固定する構成としては、ソ
ースおよびドレイン領域を非対称的に形成し、ソース領
域のたとえば不純物ノードを低くして、空乏層がドレイ
ン領域よりも広がるように構成する。

【０１７９】なお、図１３および図１４に示す出力回路
において、モードセレクト信号ＭＬＶに代えて、メタル
マスク配線により、そのインターフェイスに応じて、モ
ードセレクト信号ＭＬＶを受けるノードの電圧レベル
が、ＨレベルまたはＬレベルに固定されてもよい。

【０１８０】以上のように、この発明の実施の形態７に
従えば、適用されるインターフェイスの電源電圧のレベ
ルに応じて、選択的に、負電圧発生動作を停止させてお
り、容量素子の電荷注入を利用して負電圧を生成を行な
う場合においても、確実に、負電圧発生を行う構成に悪
影響を及ぼすことなく、負電圧発生動作を停止させるこ
とができる。これにより、インターフェイスの電源電圧
レベルに応じた最適な駆動力で出力データを生成するこ
とができる。

【０１８１】［実施の形態８］図１５は、この発明の実
施の形態８に従う出力回路の構成を概略的に示す図であ
る。図１５において、出力バッファ回路１５において、
出力ノード１５ｂをプルアップするためのＰチャネルＭ
ＯＳトランジスタＰＱと並列に、ＮチャネルＭＯＳトラ
ンジスタ９０が配置される。このＮチャネルＭＯＳトラ
ンジスタ９０は、そのバックゲート（基板領域）とゲー
トが同じ電圧レベルに設定される。このＮチャネルＭＯ
Ｓトランジスタ９０の、ゲートおよびバックゲート（基
板領域）の電圧レベルを同じとすることにより、基板バ
イアス効果の影響をなくして、このＭＯＳトランジスタ
９０を高速でオン状態へ駆動することができ、また、Ｍ
ＯＳトランジスタ９０の電流駆動能力を大きくすること
ができる。

【０１８２】このＭＯＳトランジスタ９０を駆動するた
めに、ＮＡＮＤ回路１０の出力信号の振幅を、出力電源
電圧ＶＤＤＱレベルの振幅の信号に変換するレベル変換
回路９２と、このレベル変換回路９２の出力信号を反転
するインバータ９４とが設けられる。レベル変換回路９
２の出力信号が、プルアップ用のＰチャネルＭＯＳトラ
ンジスタＰＱのゲートへ与えられ、インバータ９４の出
力信号が、ＮチャネルＭＯＳトランジスタ９０のバック
ゲートおよびゲートへ与えられる。インバータ９４は、
出力電源電圧ＶＤＤＱを一方動作電源電圧として受け
る。

【０１８３】出力バッファ回路１５のプルダウン用のＮ
チャネルＭＯＳトランジスタＮＱを駆動する回路部分
は、図２に示す構成と同じであり、対応する部分には同
一参照番号を付し、その詳細説明は省略する。

【０１８４】出力バッファ回路１５のプルアップ動作時
においては、ＮＡＮＤ回路１０の出力信号がＬレベルで
あり、一方、ゲート回路１１の出力信号がＨレベルであ
る。したがって、レベル変換回路９２の出力信号がＬレ
ベル、レベル変換回路１３の出力信号がＨレベルとな
り、ＭＯＳトランジスタＰＱがオン状態、ＭＯＳトラン
ジスタＮＱがインバータ１４によりオフ状態となる。こ
のとき、また、インバータ９４の出力信号が出力電源電
圧ＶＤＤＱレベルのＨレベルとなり、ＭＯＳトランジス
タ９０がオン状態となる。したがって出力ノード１５ｂ
が、ＭＯＳトランジスタＰＱおよび９０により駆動さ
れ、出力電源電圧ＶＤＤＱが、たとえば１．８Ｖの電圧
レベルの場合においても、ＭＯＳトランジスタ９０によ
り、電流駆動力が補償されて高速で、出力ノード１５ｂ
を出力電源電圧ＶＤＤＱレベルに駆動することができ
る。

【０１８５】なお、このＭＯＳトランジスタ９０のバッ
クゲートとゲートを同一電圧レベルに設定することによ
り、以下に説明するように、このＭＯＳトランジスタ９
０の電流駆動能力を、そのバックゲートを接地電圧レベ
ルに固定する場合に比べてより大きくすることをでき
る。

【０１８６】図１６は、図１５に示すＮチャネルＭＯＳ
トランジスタ９０の断面構造を概略的に示す図である。
図１６において、ＭＯＳトランジスタ９０は、出力電源
電圧ＶＤＤＱにバイアスされるＮウェル１０１上部に形
成されるＰウェル１０２内に形成される。このＮウェル
１０１は、接地電圧ＶＳＳにバイアスされるＰ基板（半
導体基板）１００上に形成される。

【０１８７】ＭＯＳトランジスタ９０は、Ｐウェル１０
２表面に間をおいて形成されるＮ型不純物領域１０３お
よび１０４と、これらの不純物領域１０３および１０４
の間のＰウェル１０２領域上に図示しないゲート絶縁膜
を介して形成されるゲート電極１０５を含む。Ｐウェル
１０２は、Ｐ型不純物領域１０６を介してノード１５ｅ
に結合され、またゲート電極１０５も、ノード１５ｅに
接続される。このノード１５ｅには、インバータ９４か
らの出力信号が伝達される。不純物領域１０３は、電源
ノード１５ｄを介して出力電源電圧ＶＤＤＱを受ける。
不純物領域１０４は、出力ノード１５ｂに接続される。

【０１８８】ノード１５ｅの電圧が接地電圧レベルのと
きには、Ｐウェルは、不純物領域１０６を介して接地電
圧レベルにバイアスされる。このときには、出力ノード
１５ｂが、プルダウン用のＮチャネルＭＯＳトランジス
タ（ＮＱ）により、接地電圧レベルに放電される。Ｐウ
ェル１０２と不純物領域１０４が同一電圧レベルとなる
ものの、このＰＮ接合のビルトイン電圧により、Ｐウェ
ル１０２と不純物領域１０４の間のＰＮ接合は非導通状
態を維持する。

【０１８９】またスタンバイ状態時において、出力ノー
ド１５ｂがハイインピーダンス状態となる場合において
も、出力ノード１５ｂが接続される外部バスの終端抵抗
により、バス終端電圧レベルに設定され、この終端電圧
は、接地電圧よりも高い電圧レベルであり、スタンバイ
状態時においても、この不純物領域１０４とＰウェル１
０２の間のＰＮ接合は非導通状態を維持する。

【０１９０】インバータ９４の出力信号が出力電源電圧
ＶＤＤＱレベルに立上がると、Ｐウェル１０２は、不純
物領域１０６を介して、出力電源電圧ＶＤＤＱレベルに
まで充電される。このときゲート電極１０５の電圧は出
力電源電圧レベルに上昇し、不純物領域１０３および１
０４の間にチャネルが形成され、このチャネル領域を介
して電源ノード１５ｄから出力ノード１５ｂへ電流が供
給される。このとき、また、Ｐウェル１０２は、出力電
源電圧ＶＤＤＱレベルにバイアスされるため、Ｎウェル
１０１、Ｐウェル１０２、および不純物領域１０４によ
り形成される寄生ＮＰＮバイポーラトランジスタ１１０
がオン状態となり、Ｎウェル１０１から電流Ｉを不純物
領域１０４を介して出力ノード１５ｂへ供給する。した
がって、このＮチャネルＭＯＳトランジスタ９０のチャ
ネル領域を介しての電流供給とともに、寄生バイポーラ
トランジスタによる電流注入により、高速で、出力ノー
ド１５ｂの電圧レベルを上昇させることができる。

【０１９１】なお、このとき、Ｐウェル１０２が出力電
源電圧ＶＤＤＱレベルにバイアスされるため、最終的
に、不純物領域１０４と同一電圧レベルとなり、このＭ
ＯＳトランジスタ９０のバックゲートとソースの電圧レ
ベルが同じとなり、基板効果がなく、しきい値電圧を小
さくすることができ、このＮチャネルＭＯＳトランジス
タ９０の電流駆動力を大きくすることができ、高速で出
力ノード１５ｂの電圧レベルを上昇させることができ
る。

【０１９２】なお、このＮウェル１０１は、ＭＯＳトラ
ンジスタ９０に対して専用に形成されてもよい。また、
図１５に示すインバータ９４およびレベル変換回路９２
に含まれるＮチャネルＭＯＳトランジスタに共通に設け
られてもよい。ただし、各ＮチャネルＭＯＳトランジス
タに対してＰウェル１０２を設ける必要がある。

【０１９３】以上のように、この発明の実施の形態８に
従えば、出力バッファ回路においてプルアップ用のＰチ
ャネルＭＯＳトランジスタと並列にＮチャネルＭＯＳト
ランジスタを設け、このゲートおよびバックゲートを同
一電圧レベルに固定しているため、そのしきい値電圧を
小さくすることができ、出力電源電圧ＶＤＤＱが低い場
合においても、大きな電流駆動力で、出力ノード１５ｂ
を高速で充電することができる。

【０１９４】また、このＮチャネルＭＯＳトランジスタ
のバックゲートを形成するＰウェル領域を出力電源電圧
レベルにバイアスされるＮウェル内に形成することによ
り、プルアップ用のＮチャネルＭＯＳトランジスタ導通
時、ラテラル寄生バイポーラトランジスタが導通してＮ
ウェルから出力ノードに電流を供給し、高速で、出力信
号を立上げることができる。

【０１９５】［実施の形態９］図１７は、この発明の実
施の形態９に従う出力回路の構成を概略的に示す図であ
る。この図１７に示す出力回路においては、内部読出デ
ータＲＤと出力許可信号ＯＥＭを受けるＡＮＤ回路１１
５と、ＡＮＤ回路１１５の出力信号のレベルを変換する
レベル変換回路９２と、このレベル変換回路９２の出力
信号に従って出力バッファ回路１５内のプルアップ用の
ＰチャネルＭＯＳトランジスタＰＱを駆動するプルアッ
プドライブ回路１２０とが設けられる。

【０１９６】ＡＮＤ回路１１５は、周辺電源電圧ＶＤＤ
Ｐを動作電源電圧として受ける。レベル変換回路９２
は、このＡＮＤ回路１１５の振幅ＶＤＤＰの信号を、論
理レベルを維持して、振幅ＶＤＤＱの信号に変換する。

【０１９７】プルアップドライブ回路１２０は、出力電
源ノードと内部ノードＧの間に接続され、そのゲートに
レベル変換回路９２の出力信号を受けるＰチャネルＭＯ
Ｓトランジスタ１２０ａと、内部ノードＧと接地ノード
の間に直列に接続されるＮチャネルＭＯＳトランジスタ
１２０ｂおよび１２０ｃを含む。内部ノードＧが、出力
バッファ回路１５のプルアップ用ＰチャネルＭＯＳトラ
ンジスタＰＱのゲートに接続される。

【０１９８】ＮチャネルＭＯＳトランジスタ１２０ｂ
は、そのゲートに外部電源電圧ＥＸＶＤＤを受け、Ｎチ
ャネルＭＯＳトランジスタ１２０ｃは、そのゲートに、
レベル変換回路９２の出力信号を受ける。

【０１９９】出力電源電圧ＶＤＤＱは、その入出力イン
ターフェイスにより、１．８Ｖまたは２．５Ｖ以上の場
合が存在する。一方、外部電源電圧ＥＸＶＤＤは、２．
５Ｖであり、インターフェイスによらず一定である。こ
のＮチャネルＭＯＳトランジスタ１２０ｂは、内部ノー
ドＧが出力電源電圧ＶＤＤＱレベルに充電された場合
に、ＮチャネルＭＯＳトランジスタ１２０ｃのドレイン
電界が高くなり、ホットキャリアが発生するのを防止す
るために設けられる。すなわち、ＭＯＳトランジスタ１
２０ｂおよび１２０ｃにより、それぞれのドレイン−ソ
ース間電圧をチャネル抵抗に応じて分割し、ドレイン電
界を緩和する。

【０２００】このＭＯＳトランジスタ１２０ｂのゲート
に、出力電源電圧ＶＤＤＱを与えた場合、１．８Ｖ系イ
ンターフェイスの場合には、ＮチャネルＭＯＳトランジ
スタ１２０ｂのゲート電圧が低く、電流駆動能力が小さ
くなり、高速で、内部ノードＧを接地電圧ＶＳＳＱレベ
ルに駆動することはできない。そこで、外部電源電圧Ｅ
ＸＶＤＤを、ＭＯＳトランジスタ１２０ｂのゲートに与
え、その電流駆動力を大きくし、内部ノードＧを高速で
接地電圧ＶＳＳＱレベルに放電して、プルアップ用ＭＯ
ＳトランジスタＰＱを高速でオン状態へ駆動する。

【０２０１】出力電源電圧ＶＤＤＱが低い場合において
も、プルアップ用のＰチャネルＭＯＳトランジスタＰＱ
のゲートを高速で接地電圧レベルへ放電して、高速でＰ
チャネルＭＯＳトランジスタＰＱをオン状態へ駆動し、
応じて出力ノード１５ｂを高速でプルアップする。

【０２０２】なお、このＭＯＳトランジスタ１２０ｂの
ゲート電圧は、インターフェイスに応じて、外部電源電
圧ＥＸＶＤＤおよび出力電源電圧ＶＤＤＱのいずれかに
選択的に設定されてもよい。すなわち、モードセレクト
信号ＭＬＶ（実施の形態６参照）を用いて、このＭＯＳ
トランジスタ１２０ｂのゲート電圧が設定されてもよ
く、またメタルマスク配線で、このＭＯＳトランジスタ
１２０ｂのゲート電圧が設定されてもよい。

【０２０３】このプルアップドライブ回路１２０を用い
ることにより、レベル変換回路９２の出力駆動力が小さ
い場合においても、高速で、プルアップ用のＰチャネル
ＭＯＳトランジスタＰＱゲートを接地電圧レベルへ駆動
することができ、プルアップトランジスタをオン状態へ
高速で駆動することができる。

【０２０４】以上のように、この発明の実施の形態９に
従えば、プルアップトランジスタドライブ用の回路内の
電界緩和用ＭＯＳトランジスタのゲート電圧を外部電源
電圧に設定しており、低電源電圧下においても、高速で
プルアップ用ＰチャネルＭＯＳトランジスタＰＱをオン
状態へ駆動することができ、高速で出力信号を立上げる
ことができる。

【０２０５】なお、実施の形態９において、プルダウン
用のＭＯＳトランジスタＮＱを駆動する回路部分の構成
は、図２に示す実施の形態１の構成と同じであるが、他
の実施の形態の構成が用いられても良い。

【０２０６】［実施の形態１０］図１８は、この実施の
形態１０に従う出力回路の要部の構成を示す図である。
この図１８においては、出力バッファ回路１５において
は、２つのプルアップ用ＰチャネルＭＯＳトランジスタ
ＰＱ１およびＰＱ２と、２つのプルダウン用のＮチャネ
ルＭＯＳトランジスタＮＱ１およびＮＱ２が設けられ
る。この出力バッファ回路１５の出力ノード駆動能力
は、動作モード指示信号ＳＬＯＷに従って設定される。
すなわち、たとえば動作周波数が高い場合または出力負
荷が大きい場合には、ＭＯＳトランジスタＰＱ１、ＰＱ
２、ＮＱ１およびＮＱ２をすべて動作させる。一方、動
作周波数が低い場合または出力負荷が小さく、出力ノー
ド１５ｂを高速で駆動することが要求されない場合に
は、ＭＯＳトランジスタＰＱ１およびＮＱ１を利用す
る。

【０２０７】この出力バッファ回路１５の駆動能力を設
定するために、図示しないモードレジスタ回路に格納さ
れる動作モード指示信号ＳＬＯＷを受けるインバータ１
３４および１３６が設けられる。インバータ１３４は、
出力電源電圧ＶＤＤＱを一方動作電源電圧として受け、
インバータ１３６が、外部電源電圧ＥＸＶＤＤを一方動
作電源電圧として受ける。

【０２０８】プルアップ用ＰチャネルＭＯＳトランジス
タＰＱ１およびＰＱ２を駆動するために、プルアップ用
ドライブ回路１３０が設けられ、また、プルダウン用の
ＮチャネルＭＯＳトランジスタＮＱ１およびＮＱ２を駆
動するために、プルダウンドライブ回路１３２が設けら
れる。プルアップドライブ回路１３０は、図１７に示す
レベル変換回路９２の出力信号に従ってプルアップ用Ｍ
ＯＳトランジスタＰＱ１を駆動する第１のドライブ回路
１３０ａと、動作モード指示信号ＳＬＯＷに従って選択
的に活性化され、活性化時レベル変換回路９２が出力信
号に従ってプルアップ用ＭＯＳトランジスタＰＱ２を駆
動する第２のドライブ回路１３０ｂを含む。

【０２０９】第１のドライブ回路１３０ａは、出力電源
ノードと内部ノードＧＰ１の間に接続されかつそのゲー
トにレベル変換回路９２の出力信号を受けるＰチャネル
ＭＯＳトランジスタＰＴ１と、内部ノードＧＰ１と接地
ノード（ＶＳＳＱノード）の間に直列に接続されるＮチ
ャネルＭＯＳトランジスタＮＴ１およびＮＴ２を含む。
ＮチャネルＭＯＳトランジスタＮＴ１のゲートへは、先
の実施の形態９のＭＯＳトランジスタ１２０ｂと同様、
外部電源電圧ＥＸＶＤＤが与えられる。ＭＯＳトランジ
スタＮＴ２のゲートへは、図１７に示すレベル変換回路
９２の出力信号が与えられる。ＭＯＳトランジスタＮＴ
１は、ドレイン電界緩和のために設けられる。

【０２１０】第２のドライブ回路１３０ｂは、出力電源
ノードと内部ノードＧＰ２の間に接続されかつそのゲー
トにレベル変換回路９２の出力信号を受けるＰチャネル
ＭＯＳトランジスタＰＴ２と、出力電源ノードと内部ノ
ードＧＰ２の間に接続されかつそのゲートにインバータ
１３４の出力信号を受けるＰチャネルＭＯＳトランジス
タＰＴ３と、内部ノードＧＰ２と接地ノード（ＶＳＳＱ
ノード）の間に直列に接続されるＮチャネルＭＯＳトラ
ンジスタＮＴ３およびＮＴ４を含む。ＭＯＳトランジス
タＮＴ３のゲートへは、インバータ１３６の出力信号が
与えられ、ＭＯＳトランジスタＮＴ４のゲートへは、レ
ベル変換回路９２の出力信号が与えられる。

【０２１１】プルダウンドライブ回路１３２は、図１７
に示すレベル変換回路１３の出力信号に従ってプルダウ
ン用ＭＯＳトランジスタＮＱ１を駆動する第１のプルダ
ウンドライバ１３２ａと、動作モード指示信号ＳＬＯＷ
に従って選択的に活性化され、活性化時、レベル変換回
路１３の出力信号に従ってプルダウン用ＭＯＳトランジ
スタＮＱ２を駆動する第２のプルダウンドライバ１３２
ｂを含む。

【０２１２】第１のプルダウンドライバ１３２ａは、外
部電源ノードと内部ノードＧＮ１の間に接続されかつそ
のゲートにレベル変換回路１３の出力信号を受けるＰチ
ャネルＭＯＳトランジスタＰＴ４と、内部ノードＧＮ１
と接地ノード（ＶＳＳＱノード）の間に直列に接続され
るＮチャネルＭＯＳトランジスタＮＴ５およびＮＴ６を
含む。ＭＯＳトランジスタＮＴ５のゲートへは、外部電
源電圧ＥＸＶＤＤが与えられ、ＮチャネルＭＯＳトラン
ジスタＮＴ６のゲートへは、レベル変換回路１３の出力
信号が与えられる。

【０２１３】第２のプルダウンドライバ１３２ｂは、外
部電源ノードと内部ノードＧＮ２の間に直列に接続され
るＰチャネルＭＯＳトランジスタＰＴ５およびＰＴ６
と、内部ノードＧＮ２と接地ノードの間に接続されかつ
そのゲートにレベル変換回路１３の出力信号を受けるＮ
チャネルＭＯＳトランジスタＮＴ７と、内部ノードＧＮ
２と接地ノードの間に接続されかつそのゲートに動作モ
ード指示信号ＳＬＯＷを受けるＮチャネルＭＯＳトラン
ジスタＮＴ８を含む。

【０２１４】ＭＯＳトランジスタＰＴ５はそのゲート
に、レベル変換回路１３の出力信号を受け、ＭＯＳトラ
ンジスタＰＴ６は、そのゲートに動作モード指示信号Ｓ
ＬＯＷを受ける。

【０２１５】動作モード指示信号ＳＬＯＷがＬレベルの
ときには、インバータ１３４および１３６の出力信号が
ともにＨレベルとなる。この状態において、第２のドラ
イブ回路１３０ｂにおいて、ＭＯＳトランジスタＰＴ３
はそのゲートに出力電源電圧ＶＤＤＱレベルの信号を受
け、オフ状態となる。一方、ＭＯＳトランジスタＮＴ３
は、そのゲートに外部電源電圧ＥＸＶＤＤレベルの信号
を受けオン状態となる。したがって、第１および第２の
ドライブ回路１３０ａおよび１３０ｂは、ともに、レベ
ル変換回路９２の出力信号に従ってＭＯＳトランジスタ
ＰＱ１およびＰＱ２を駆動する。ＭＯＳトランジスタＮ
Ｔ３は、そのゲートに外部電源電圧ＥＸＶＤＤを受けて
おり、先の実施の形態９と同様、そのオン抵抗が十分小
さくなり、高速で、ＭＯＳトランジスタＰＱ２のゲート
を接地電圧レベルへ駆動することができる。

【０２１６】また、プルダウンドライブ回路１３２にお
いては、ＭＯＳトランジスタＰＴ６がオン状態となり、
一方、ＭＯＳトランジスタＮＴ８がオフ状態となる。し
たがって、例えば図１３に示すレベル変換回路１３の出
力信号に従って第１および第２のプルダウンドライバ１
３２ａおよび１３２ｂが動作し、ＭＯＳトランジスタＮ
Ｑ１およびＮＱ２を駆動することができる。この動作モ
ード指示信号ＳＬＯＷがＬレベルのときには、内部読出
データに従って、出力ノード１５ｂは２つのＭＯＳトラ
ンジスタＰＱ１およびＰＱ２によりプルアップされるか
または２つのＮチャネルＭＯＳトランジスタＮＱ１およ
びＮＱ２に従ってプルダウンされる。

【０２１７】一方、動作モード指示信号ＳＬＯＷがＨレ
ベルに設定された場合には、インバータ１３４および１
３６の出力信号がＬレベルとなる。第２のドライブ回路
１３０ｂにおいて、ＰチャネルＭＯＳトランジスタＰＴ
３がオン状態、ＭＯＳトランジスタＮＴ３がオフ状態と
なる。したがって、内部ノードＧＰ２が出力電源電圧Ｖ
ＤＤＱレベルに固定され、出力バッファ回路１５のＭＯ
ＳトランジスタＰＱ２がオフ状態に固定される。したが
って、第１のドライブ回路１３０ａの出力信号に従って
ＭＯＳトランジスタＰＱ１が駆動され、出力ノード１５
ｂが、１つのＭＯＳトランジスタＰＱ１によりプルアッ
プされる。

【０２１８】プルダウンドライブ回路１３２において
は、ＭＯＳトランジスタＰＴ６がオフ状態、ＭＯＳトラ
ンジスタＮＴ８がオン状態となり、内部ノードＧＮ２が
接地電圧レベルに固定される。したがって、ＭＯＳトラ
ンジスタＮＱ２は常時オフ状態となり、出力ノード１５
ｂは、ＭＯＳトランジスタＮＱ１により、プルダウンさ
れる。

【０２１９】この動作モード指示信号ＳＬＯＷに従っ
て、出力バッファ回路１５の駆動能力を変更する構成に
おいても、出力電源電圧ＶＤＤＱを動作電源電圧として
受けるインバータ１３４と外部電源電圧ＥＸＶＤＤを動
作電源電圧として受けるインバータ１３６を別々に設
け、第２のドライブ回路１３０ｂのＭＯＳトランジスタ
ＮＴ４のドレイン高電界を緩和するためのＭＯＳトラン
ジスタＮＴ３へ外部電源電圧ＥＸＶＤＤレベルの動作モ
ード指示信号ＳＬＯＷを与えることにより、出力電源電
圧ＶＤＤＱが低くされる場合においても、この電界緩和
用のＭＯＳトランジスタＮＴ３のコンダクタンスは十分
大きくすることができ、高速で、内部ノードＧＰ２を接
地電圧レベルへ駆動することができる。

【０２２０】なお、インバータ１３４および１３６へ与
えられる動作モード指示信号ＳＬＯＷの電圧レベルは、
周辺電源電圧レベルの場合、このインバータ１３４およ
び１３６の入力論理しきい値は、この周辺電源電圧ＶＤ
Ｄレベルに応じて調整すればよい。この入力論理しきい
値の調整は、構成要素のＭＯＳトランジスタのサイズの
調整（レシオの調整）により実現することができる。

【０２２１】また、この動作モード指示信号ＳＬＯＷ
は、プルダウンドライブ回路１３２に与えられる動作モ
ード指示信号と共用する場合には、この動作モード指示
信号ＳＬＯＷは、外部電源電圧ＥＸＶＤＤレベルの信号
となる。

【０２２２】また、インバータ１３４および１３６が、
それぞれレベル変換機能を備えていても良い。これらの
インバータ１３４および１３６において、周辺電源電圧
レベルの振幅を有する動作モード指示信号ＳＬＯＷのレ
ベル変換を個々に行なうことができる。

【０２２３】なお、プルダウンドライブ回路１３２にお
いて、ＰチャネルＭＯＳトランジスタＰＴ６のゲートへ
与えられる動作モード指示信号ＳＬＯＷはそのＨレベル
が、外部電源電圧ＥＸＶＤＤレベルに設定される。Ｎチ
ャネルＭＯＳトランジスタＮＴ８へ与えられる動作モー
ド指示信号ＳＬＯＷは、周辺電源電圧レベルであっても
よく、また出力電源電圧レベルであってもよく、また外
部電源電圧レベルであってもよい。

【０２２４】この動作モード指示信号ＳＬＯＷは、前述
のように、モードレジスタセットコマンドに従って、図
示しないレジスタ回路内に格納される。

【０２２５】以上のように、動作モードに応じて出力ノ
ード駆動能力を変更する場合においても、この動作モー
ド指示信号のＨレベルを、それぞれ出力電源電圧および
外部電源電圧の信号を生成する回路を別々に設け、外部
電源電圧を、プルアップＭＯＳトランジスタをドライブ
スルーなどの電界緩和用のＭＯＳトランジスタのゲート
へ与えることにより、出力電源電圧が駆動される場合に
おいても、高速で、この高速スルーレート時、高速で、
プルアップトランジスタをオン状態へ駆動して、高速で
出力信号をプルアップすることができる。

【０２２６】［実施の形態１１］図１９は、この発明の
実施の形態１１に従う出力回路の構成を概略的に示す図
である。図１９においては、出力バッファ回路１５にお
いて、出力ノード１５ｂをプルアップするために、２つ
のＰチャネルＭＯＳトランジスタＰＱ３およびＰＱ４
と、１つのＮチャネルＭＯＳトランジスタＮＱＰが設け
られる。また、出力ノード１５ｂをプルダウンするため
に、２つのＮチャネルＭＯＳトランジスタＮＱ３および
ＮＱ４が設けられる。プルアップ側において、ＭＯＳト
ランジスタＰＱ３、ＰＱ４、およびＮＱＰを設けてい
る。出力電源電圧ＶＤＤＱが、１．８Ｖに設定された場
合、そのプルアップ能力が低下するため、この能力低下
を補償するために、実施の形態８において説明したよう
に、ＮチャネルＭＯＳトランジスタＮＱＰを用いて駆動
能力を大きくする。プルダウン側においては２つのＮチ
ャネルＭＯＳトランジスタＮＱ３およびＮＱ４が設けら
れる。出力電源電圧ＶＤＤＱが、たとえばＬＶＴＴＬイ
ンターフェイスが適用され、２．５Ｖに設定された場
合、この出力ノード１５ｂの電圧を高速で放電するため
に、２つのＭＯＳトランジスタＮＱ３およびＮＱ４が設
けられる。

【０２２７】しかしながら、この出力電源電圧ＶＤＤＱ
が、ＬＶＴＴＬレベルのときには、これらのＭＯＳトラ
ンジスタＰＱ３、ＰＱ４およびＮＱＰを用いて出力ノー
ド１５ｂをプルアップした場合、その駆動能力が大きく
なりすぎ、リンギングが生じる可能性があり、また出力
ノード１５ｂの充電速度と放電速度が異なる可能性があ
る。そこで、このインターフェイスに応じて、出力バッ
ファ回路１５において、用いられるＭＯＳトランジスタ
の数を調整する。

【０２２８】ＰチャネルＭＯＳトランジスタＰＱ３は、
出力駆動回路１４０の出力信号に従って常時駆動され
る。この出力駆動回路１４０は、内部読出データＲＤと
出力許可信号ＯＥＭに従って、出力制御信号を生成す
る。この出力制御信号は、プルアップ制御のためには、
出力電源電圧ＶＤＤＱレベルの振幅の信号を生成し、一
方、プルダウン制御のために、外部電源電圧ＥＸＶＤＤ
レベルの信号を生成する（負電圧を発生する回路構成が
この出力駆動回路１４０において用いられてもよい）。
したがって、この出力駆動回路１４０は、プルアップ駆
動のために、出力電源電圧ＶＤＤＱを使用し、プルダウ
ン駆動のために、外部電源電圧ＥＸＶＤＤを使用する。
出力駆動回路１４０の構成は、先の実施の形態１から１
０のいずれであってもよい。

【０２２９】ＰチャネルＭＯＳトランジスタＰＱ４を制
御するために、出力駆動回路１４０の出力制御信号とモ
ードセレクト信号ＭＬＶを受けるＯＲ回路１４２が設け
られる。このＯＲ回路１４２は、出力電源電圧ＶＤＤＱ
を動作電源電圧として受ける。モードセレクト信号ＭＬ
Ｖは、先の図１２に示したように、１．８Ｖインターフ
ェイスおよびＬＶＴＴＬインターフェイスに応じて、こ
の電圧レベルが固定的に設定される。このモードセレク
ト信号ＭＬＶは、外部電源電圧ＥＸＶＤＤレベル以上の
振幅を有する。外部電源電圧ＥＸＶＤＤは、出力電源電
圧ＶＤＤＱ以上であり、特に、このモードセレクト信号
ＭＬＶのレベル変換を行なう必要はない。

【０２３０】ＮチャネルＭＯＳトランジスタＮＱＰを制
御するために、出力駆動回路１４０の出力制御信号を受
けるインバータ１４４と、インバータ１４４の出力信号
とモードセレクト信号ＭＬＶの受けるゲート回路１４６
が設けられる。このゲート回路１４６の出力信号が、Ｍ
ＯＳトランジスタＮＱＰに与えられる。このＮチャネル
ＭＯＳトランジスタＮＱＰは、先の実施の形態８におい
て図１５を参照して説明したように、そのゲートおよび
バックゲートにゲート回路１４６の出力信号を受けても
よい。ゲート回路１４６は、モードセレクト信号ＭＬＶ
がＬレベルのときにバッファ回路として動作し、一方、
モードセレクト信号ＭＬＶがＨレベルのときには、Ｌレ
ベルの信号を出力する。

【０２３１】したがって、モードセレクト信号ＭＬＶが
Ｈレベルに設定され、ＬＶＴＴＬインターフェイスが指
定されたときには、プルアップ側において、ＯＲ回路１
４２の出力信号がＨレベル、ゲート回路１４６の出力信
号がＬレベルとなり、ＭＯＳトランジスタＰＱ４および
ＮＱＰはともにオフ状態となる。したがって、出力ノー
ド１５ｂは、ＰチャネルＭＯＳトランジスタＰＱ３によ
り駆動される。この場合には、出力電源電圧ＶＤＤＱ
は、たとえば２．５Ｖであり、ＭＯＳトランジスタＰＱ
３は、十分大きな駆動力を持って、出力ノード１５ｂを
駆動することができる。

【０２３２】一方、モードセレクト信号ＭＬＶがＬレベ
ルに設定された場合には、ＯＲ回路１４２はバッファ回
路として動作し、またゲート回路１４６もバッファ回路
として動作する。したがってこの場合には、出力駆動回
路１４０の出力信号に従ってＭＯＳトランジスタＰＱ
３、ＰＱ４およびＮＱＰが動作する。出力電源電圧ＶＤ
ＤＱは、このモードセレクト信号ＭＬＶがＬレベルのと
きには、たとえば１．８Ｖであり、これらのＭＯＳトラ
ンジスタＰＱ３、ＰＱ４およびＮＱＰを並行して動作さ
せることにより、その出力電源電圧低下時における駆動
能力の低下を補償して高速で、出力ノード１５ｂをプル
アップする。

【０２３３】一方、プルダウン側においては、Ｎチャネ
ルＭＯＳトランジスタＮＱ３は、出力駆動回路１４０の
出力制御信号に従って動作する。一方、ＭＯＳトランジ
スタＮＱ４は、この出力駆動回路１４０の出力制御信号
とモードセレクト信号ＭＬＶを受けるＡＮＤ回路１４８
の出力信号に従って動作する。このＡＮＤ回路１４８
は、外部電源電圧ＥＸＶＤＤを動作電源電圧として受け
る。したがって、このモードセレクト信号ＭＬＶがＨレ
ベルのときには、ＡＮＤ回路１４８は、バッファ回路と
して動作し、ＭＯＳトランジスタＮＱ３およびＮＱ４が
並列して動作する。したがって、この出力ノード１５ｂ
が、ＬＶＴＴＬモード時において、たとえば２．５Ｖレ
ベルの振幅で駆動されるとき、高速で、出力ノードのＨ
レベル電圧を放電する。

【０２３４】一方、モードセレクト信号ＭＬＶがＬレベ
ルのときには、ＡＮＤ回路１４８の出力信号はＬレベル
であり、ＭＯＳトランジスタＮＱ４は常時オフ状態とな
る。この状態において、出力ノード１５ｂは、Ｎチャネ
ルＭＯＳトランジスタＮＱ３により駆動される。ＭＯＳ
トランジスタＮＱ３は、Ｈレベルの信号として、ゲート
に与えられたときに、そのゲート電圧は外部電源電圧Ｅ
ＸＶＤＤレベルとなり、１つのＭＯＳトランジスタＮＱ
３で、１．８ＶのＨレベル信号を、高速で接地電圧レベ
ルに駆動することができる。

【０２３５】したがって、モードセレクト信号ＭＬＶが
Ｈレベルであり、ＬＶＴＴＬモードが指定されて、出力
電源電圧ＶＤＤＱがたとえば２．５Ｖに設定される場合
には、プルアップ時においては、ＰチャネルＭＯＳトラ
ンジスタＰＱ３を用いて出力ノード１５ｂをプルアップ
し、一方、プルダウン側においては、ＮチャネルＭＯＳ
トランジスタＮＱ３およびＮＱ４を用いて、この出力ノ
ード１５ｂをプルダウンする。

【０２３６】一方、モードセレクト信号ＭＬＶがＬレベ
ルに設定された場合には、プルアップ側においては、Ｍ
ＯＳトランジスタＰＱ３、ＰＱ４およびＮＱＰを用いて
出力ノード１５ｂをプルアップし、一方プルダウン側に
おいては、ＭＯＳトランジスタＮＱ３を用いて出力ノー
ド１５ｂをプルダウンする。

【０２３７】したがって、出力電源電圧ＶＤＤＱのイン
ターフェイスの仕様電圧レベルに応じて、出力ノード１
５ｂのプルアップおよびプルダウン能力を調整すること
により、この出力インターフェイスに応じて最適な駆動
能力で、出力ノードのプルアップ／プルダウンを同一特
性で行なうことができる。

【０２３８】なお、ここで、ＭＯＳトランジスタＰＱ
３、ＰＱ４およびＮＱＰは、出力電源電圧ＶＤＤＱが
１．８Ｖのときに高速で出力ノードを駆動することがで
きる様にそのゲート電圧およびサイズが調整されてお
り、一方、ＭＯＳトランジスタＮＱ３は、外部電源電圧
ＥＸＶＤＤがゲート電圧として与えられたときに、出力
ノードの１．８Ｖの電圧を高速で駆動することができる
様にサイズが調整されている。従って、ＬＶＴＴＬイン
ターフェイスにおいては、プルダウンダウン側において
は、振幅の大きな信号を高速で駆動することができず、
一方プルアップ側においては、駆動能力が大きくなり過
ぎる。これは、低電源電圧化においては、プルアップ側
が低電源電圧のソース−ゲート間電圧に対する影響が大
きくなるため、主として、プルアップ側において低電源
電圧対策が取られるためである。

【０２３９】また、図１９に示す出力回路において、次
の図１８に示す動作モード指示信号ＳＬＯＷに従って出
力ノードの駆動能力をさらに調整される構成が用いられ
てもよい。この場合、単に、モードセレクト信号ＭＬＶ
を、動作モード指示信号ＳＬＯＷとして用いることによ
り、同様、スルーレート調整を行なうことができる。

【０２４０】以上のように、この発明の実施の形態１１
に従えば、インターフェイスに応じて、出力ノードの駆
動能力を調整することができ、正確にかつ高速で、出力
ノードのプルアップ／プルダウンを行なうことができ
る。

【０２４１】［実施の形態１２］図２０は、この発明の
実施の形態１２に従う出力回路の構成を概略的に示す図
である。この図２０に示す構成においては、ＭＯＳトラ
ンジスタＰＱ４およびＮＱＰおよびＮＱ４の状態が、メ
タルスイッチ回路１５０、１５２および１５４により設
定される。ＭＯＳトランジスタＰＱ４のゲートは、メタ
ルスイッチ回路１５０により、出力電源ノードおよび出
力駆動回路１４０の出力ノード１４０ｐの一方に電気的
に結合される。ＭＯＳトランジスタＮＱＰのゲートは、
メタルスイッチ回路１５２により、インバータ１４４の
出力および接地ノードの一方に電気的に接続される。Ｍ
ＯＳトランジスタＮＱ４のゲートは、メタルスイッチ回
路１５４により、出力駆動回路１４０の出力ノード１４
０ｎおよび接地ノードの一方に電気的に接続される。

【０２４２】これらのメタルスイッチ回路１５０、１５
２、および１５４は、スライス工程などにおいて、メタ
ルマスク配線により、その接続経路が設定される。これ
らのメタルスイッチ回路１５０、１５２および１５４
は、図１９に示すＯＲ回路１４２、ゲート回路１４６お
よびＡＮＤ回路１４８に代えて用いられる。

【０２４３】半導体記憶装置においては出力データＤＱ
のビット幅は、たとえば×１６ビットおよび×３２ビッ
トであり、この出力データビット幅は、スライス工程で
設定される。通常、このようなマスタスライス構成で出
力ビット幅を設定する場合、出力データビットが×３２
ビットの場合には、出力電源電圧ＶＤＤＱが３．３Ｖで
あり、１６ビットの出力データビット幅の場合には、出
力電源電圧ＶＤＤＱは、１．８Ｖが主流である。したが
って、この出力データビット幅に応じて、適用される出
力インターフェイスが１．８Ｖ系インターフェイスであ
るのかＬＶＴＴＬインターフェイス（ＶＤＤＱは、２．
５から３．３Ｖ）との対応関係が一意的に定められる。
この出力データビット幅の切換は、最終のスライス工程
においてマスク配線により、使用する出力バッファ回路
を設定することにより行われる。このスライス工程にお
いて、図２０に示すメタルスイッチ回路１５０、１５２
および１５４の接続経路も、メタルマスク配線により設
定する。図２０において、１．８Ｖインターフェイスの
場合のメタルスイッチ回路１５０、１５２および１５４
の接続経路を示す。

【０２４４】この図２０に示す構成の場合、モードセレ
クト信号を使用する必要がなく、モードセレクト信号を
発生する部分の回路の占有面積および消費電流を低減す
ることができる。

【０２４５】メタルスイッチ回路の接続回路設定につい
ても、出力データビット幅設定のスライス工程時にメタ
ルスイッチ回路の接続経路を設定しており、何ら、この
経路設定のための専用のプロセスは必要とされず、製造
工程を増加させることなく、出力電源電圧レベルに応じ
た駆動能力を、出力バッファ回路に与えることができ
る。

【０２４６】［実施の形態１３］図２１は、この発明の
実施の形態１３に従う半導体記憶装置の電源および出力
回路の配置の一例を示す図である。図２１においては、
出力回路の各出力データビットを出力する出力バッファ
回路が、４つの出力バッファ回路帯１７０、１７２１７
４および１７６に分割して配置される。出力バッファ回
路帯１７０は、データビットＤＱ＜７：０＞を出力する
出力バッファ回路を含み、出力バッファ回路帯１７２
は、データビットＤＱ＜１５：８＞を出力する出力バッ
ファ回路帯を含む。出力バッファ回路帯１７４は、デー
タビットＤＱ＜２３：１６＞を出力する出力バッファ回
路を含み、出力バッファ回路帯１７６は、データビット
ＤＱ＜３２：２４＞を出力する出力バッファを含む。出
力バッファ回路帯１７０および１７２は、半導体チップ
の一方側に配置され、また出力バッファ回路帯１７４お
よび１７６が、半導体チップ１６０の他方側に配置され
る。この半導体記憶装置が出力データビット幅が３２ビ
ット構成および１６ビット構成をマスタ／スライス工程
で切換える場合、出力バッファ回路帯１７０および１７
２に含まれる出力バッファ回路は、その出力データビッ
ト幅にかかわらず用いられる。一方、出力バッファ回路
帯１７４および１７６に含まれる出力バッファ回路は、
この出力データビットが×３２ビット幅のときに用いら
れ、出力データビット幅が１６ビットの場合には用いら
れない。

【０２４７】出力バッファ回路帯１７０および１７２に
対応して、出力電源パッド１６１および出力接地パッド
１６２が配置される。この出力電源パッド１６１に与え
られる出力電源電圧ＶＤＤＱは、出力電源線１８２を介
して出力バッファ回路帯１７０および１７２に伝達され
る。出力接地パッド１６２に与えられる出力接地電圧Ｖ
ＳＳＱは、出力接地線１８３を介して出力バッファ回路
帯１７０および１７２へ伝達される。出力電源線１８２
および出力接地線１８３は、出力バッファ回路帯１７０
および１７２に対して配置される。

【０２４８】一方、出力バッファ回路帯１７４および１
７６に対して、出力電源パッド１６３および出力接地パ
ッド１６４が設けられる。出力電源パッド１６３上の出
力電源電圧ＶＤＤＱは、出力電源線１８４を介して出力
バッファ回路帯１７６および１７４に伝達される。出力
接地パッド１６４へは出力接地パッドＶＳＳＱは、出力
接地線１８５を介して出力バッファ回路帯１７４および
１７６に伝達される。この出力電源線１８４および出力
接地線１８５は、出力バッファ回路帯１７４および１７
６に対して設けられている。すなわち、これらの出力電
源線１８２および１８４を互いに分離して配置され、ま
た出力接地線１８３および１８５も互いに分離して配置
される。

【０２４９】一方、この半導体チップ１６０上には電源
パッド１６５および設置パッド１６６が配置される。こ
の電源パッド１６５上の電源電圧ＥＸＶＤＤは、外部電
源線１８０を介してこの半導体チップ１６０上を伝達さ
れる。また接地パッド１６６上の設置電圧ＶＳＳも、接
地線１８１を介して、この半導体チップ１６０上を伝達
される。これらの電源線１８０および接地線１８１は、
この半導体チップ１６０上を全体にわたって、出力電源
電圧ＥＸＶＤＤおよび接地電圧ＶＳＳを伝達するために
半導体チップ１６０周辺に沿って、全体に渡って配置さ
れる。これらの電源線１８０および接地線１８１はま
た、その電源強化のために、分岐配線により対抗線に配
置された電源線／接地線が相互接続されてもよい。すな
わち、この電源線１８０および接地線１８１は、半導体
チップ１６０全体にわたって配置される。

【０２５０】この半導体記憶装置において、×１６ビッ
ト構成が用いられる場合、×３２ビット構成に対して配
置されたパッド１６３および１６４へは、ボンディング
は行なわれず、フローティング状態となる。したがって
この状態においては、出力電源線１８４および出力接地
線１８５がフローティング状態となり、出力バッファ回
路帯１７４および１７６からの出力電源線１８４および
出力接地線１８５上のノイズにより誤動作し、内部回路
動作に悪影響を及ぼすことが考えられる。この場合、出
力電源線１８２および出力接地線１８３は、出力電源線
１８４および出力接地線１８５と離れており、両者を接
続するのは困難である。したがって、この出力バッファ
回路帯１７４および１７６未使用時におけるその電源／
接地ノードを安定化するために、以下の構成を用いる。

【０２５１】図２２は、セルフバッファ回路帯１７４お
よび１７６に対する電源配置をより具体的に示す図であ
る。図２２においては、図面を簡略化するために、デー
タビットＤＱ＜１５：０＞に対して設けられる出力バッ
ファ回路帯１７０および１７２は、１つの出力バッファ
回路帯１９０で示し、データビットＤＱ＜３２：１６＞
に対する出力バッファ回路帯１７４および１７６を、１
つの出力バッファ回路帯１９２で示す。

【０２５２】出力バッファ回路帯１９０は、出力電源線
１８２を介して出力電源パッド１６１に結合されかつ出
力接地線１８３を介して出力接地パッド１６２に結合さ
れる。この出力バッファ回路帯１９０は、出力データビ
ット幅が×１６ビットおよび×３２ビット構成のいずれ
においても使用されるため、この出力バッファ回路帯１
９０は、常時パッド１６１および１６２に結合される。
これらのパッド１６１および１６２に対しても、したが
って、データビット幅が×１６ビット構成および×３２
ビット構成いずれにおいてもボンディングが行なわれ、
外部のピン端子に接続される。

【０２５３】出力バッファ回路帯１９２に対しては、メ
タルスイッチ１９４および１９６が設けられる。このメ
タルスイッチ１９４は、この接続経路は、マスク配線に
より決定され、出力バッファ回路帯１９２の電源ノード
を、出力電源パッド１６３および電源線１８０のいずれ
かに接続する。またメタルスイッチ１９６も、同様、出
力データビット幅に応じて、出力バッファ回路帯１９２
の接地ノードを出力接地パッド１６４および接地線１８
１のいずれかに設定する。図２２において、×１６ビッ
ト構成の場合のメタルスイッチ１９４および１９６の接
続経路を示す。データビットが×１６ビット構成の場合
においては、パッド１６３および１６４にはボンディン
グを行なわれず、このパッド１６３および１６４はフロ
ーティング状態に保持される。この状態においては、メ
タルスイッチ１９３および１９６により、電源線１８０
および接地線１８１を出力バッファ回路帯１９２の電源
ノードおよび接地ノードへそれぞれ接続する。出力バッ
ファ回路帯１９０に対する出力電源線１８２および出力
接地線１８３が、出力バッファ回路帯１９２の出力電源
線１８４および出力接地線１８５と離れており、相互接
続するのが困難な場合においても、この外部電源電圧Ｅ
ＸＶＤＤおよび外部接地電圧ＶＳＳを伝達する電源線１
８０および接地線１８１に出力バッファ回路帯１９２の
電源ノードおよび接地ノードを接続することにより、出
力バッファ回路帯１９２の電源ノードの電圧を安定化す
ることができる。この×１６ビット構成においては、出
力バッファ回路帯１９２の動作は図示しない経路により
禁止されるため、この外部電源電圧ＥＸＶＤＤおよび接
地電圧ＶＳＳは出力バッファ回路帯１９０により消費さ
れず、他回路に対する影響は何ら生じない。

【０２５４】なお、図２１に示す電源パッドおよび接地
パッドの配置は例示的なものであり、他の電源パッドお
よび接地パッドの配置が用いられてもよく、また出力バ
ッファ回路帯の配置も例示的なもので、他の配置が用い
られてもよい。

【０２５５】以上のように、この発明の実施の形態１３
に従えば、未使用とされる出力バッファ回路帯の電源ノ
ードおよび接地ノードそれぞれ外部電源線および外部接
地線に接続するように構成しており、未使用状態の出力
バッファ回路帯の電源ノードおよび接地ノードがフロー
ティング状態となるのを防止することができ、未使用の
出力バッファ回路帯がノイズなどの影響により誤動作し
て、他回路に対し悪影響を及ぼすのを防止することがで
きる。

【０２５６】［実施の形態１４］図２３は、この発明の
実施の形態１４に従う出力回路の要部の構成を概略的に
示す図である。図２３においては、データビットＤＱ＜
３２：１６＞を出力する出力バッファ回路帯１９２の電
源配置を示す。図２３において、出力電源線１８４は、
モード指示信号ＭＸ３２がＬレベルのとき導通するＰチ
ャネルＭＯＳトランジスタ２００を介して外部電源線１
８０に電気的に結合される。出力接地線１８５は、モー
ド指示信号ＭＸ３２を受けるインバータ２０１の出力信
号がＨレベルのとき導通するＭＯＳトランジスタ２０２
を介して接地線１８１に接続される。

【０２５７】このモード指示信号ＭＸ３２は、データビ
ット幅が３２ビットの場合にＨレベルに設定され、デー
タビット幅が１６ビットのときにＬレベルに設定され
る。したがって、出力データビット幅が１６ビットの場
合には、ＭＯＳトランジスタ２００がオン状態となり、
出力電源線１８４は、電源線１８０を介して電源パッド
に結合される。また、出力接地線１８５も、ＭＯＳトラ
ンジスタ２０２がオン状態となり、出力接地線１８５が
接地線１８１を介して接地パッドに結合される。したが
って出力電源線１８４および出力接地線１８５のフロー
ティング状態を防止することができる。

【０２５８】データの×３２ビット構成の場合には、Ｍ
ＯＳトランジスタ２００および２０２はともにオフ状態
となり、出力電源線１８４は電源線１８０から分離さ
れ、また出力接地線１８５も接地線１８１から分離され
る。これらの状態においては、パッド１６３および１６
４を介してそれぞれ出力電源電圧ＶＤＤＱおよび出力接
地電圧ＶＳＳＱが与えられる。このモード指示信号ＭＸ
３２は、たとえば図１２に示すような特定のパッド電圧
を固定的に設定することにより生成される。インバータ
２０１は、外部電源電圧ＥＸＶＤＤを動作電源電圧とし
て動作する。したがって、この外部電源線１８０および
接地線１８１は、図２１に示すように半導体チップ上に
延在して配置されるために、それらのＭＯＳトランジス
タ２００および２０２とに外部電源線１８０および接地
線１８１にそれぞれ結合することができる。また、この
図２３に示す構成においては、×１６ビットと×３２ビ
ットの間でデータの出力ビット幅が変更されている。し
かしながら、データのビット幅は、１６ビットと３２ビ
ットではなく、他のビット幅間で切換が行なえる構成で
あってもよい。

【０２５９】以上のように、この発明の実施の形態１４
に従えば、未使用の出力バッファ回路の電源ノードおよ
び接地ノードを、それぞれ、外部電源ノードおよび接地
ノードにスイッチングトランジスタを介して接続してお
り、簡易な回路構成で、未使用の出力バッファ回路の電
源および接地電圧を安定化させることができる。

【０２６０】また、上述の実施の形態１から１４におい
て、半導体記憶装置の出力回路について説明している。
しかしながら、出力インターフェイスに従って電源電圧
レベルが変更される出力回路であれば本発明は適用可能
である。

【０２６１】

【発明の効果】以上のように、この発明に従えば、出力
電源電圧の電圧レベルに応じて出力回路の駆動能力を調
整するように構成しており、出力電源電圧レベルに応じ
て最適な駆動能力で出力ノードを駆動することができ、
安定かつ確実に高速で出力信号を生成することができ
る。

【０２６２】すなわち、出力電源ノードと出力ノードと
の間に互いに導電型の異なるトランジスタを同相でオン
／オフ状態に駆動することにより、出力電源電圧低下時
においても、他方のトランジスタの駆動能力の低下を補
償して、高速で出力ノードを駆動することができる。

【０２６３】この補償用トランジスタを、出力電源電圧
にバイアスされる基板領域内のウェル領域に形成するこ
とにより、この補償用トランジスタ導通時、寄生バイポ
ーラトランジスタを利用して出力ノードを駆動すること
ができ、高速で出力ノードを駆動することができる。

【０２６４】また、このウェル領域にゲート電極と同一
の信号を与えることにより、基板効果をなくして、しき
い値電圧を小さくでき、トランジスタの電力駆動能力を
最大限にすることができる。

【０２６５】また、第１のトランジスタを駆動する駆動
回路において、トランジスタのゲートと接地ノードの間
に直列に接続されるトランジスタのゲートへ外部電源電
圧を印加することにより、電圧分圧によりドレイン高電
界の発生を抑制しつつ高速で第１のトランジスタのゲー
ト電圧を駆動することができる。

【０２６６】また、動作モード指示信号に従って出力駆
動能力が調整される構成において、出力トランジスタの
ゲートを駆動する回路において外部電源電圧レベルの制
御信号を動作モード指示信号に従って生成して与えるこ
とにより、ドレイン高電界によるホットキャリアの発生
を抑制しつつ高速で大きなコンダクタンスにより出力ト
ランジスタのゲート電圧を駆動することができる。

【０２６７】また、常時動作する出力トランジスタのゲ
ートを駆動する回路において、内部信号と外部電源電圧
をそれぞれのゲートに受けるトランジスタを直列に接続
することにより、ドレイン高電界の発生を抑制しつつ、
高速で、常時動作する出力トランジスタのゲート電圧を
駆動することができる。

【０２６８】また、出力ノードを参照電圧レベルに駆動
する回路部分においても、同様に、参照電圧レベルに駆
動するトランジスタのゲート電圧を駆動する回路におけ
るホットキャリア発生防止用のトランジスタへ、外部電
源電圧を印加することにより、確実に、ホットキャリア
の発生を抑制しつつ、高速で参照電圧レベルへ駆動する
出力トランジスタのゲート電位を駆動することができ、
出力回路においてプルアップおよびプルダウン用のトラ
ンジスタが同時に導通する期間を短くして貫通電流を低
減することができる。

【０２６９】また、第１の出力段の駆動能力を電源電圧
レベルを特定する動作モードに従って固定的に設定する
ことにより、電源電圧レベルに応じた最適な駆動能力で
出力ノードを駆動することができ、出力電源電圧低下時
においても高速で出力ノードを駆動することができる。

【０２７０】また、同様、反対方向に駆動する第２の出
力段に対しても、動作モードに従ってその駆動能力を固
定的に設定することにより、動作モードに応じて出力ノ
ードのプルアップおよびプルダウン両者の特性を同じと
して、高速で出力ノードを駆動することができる。

【０２７１】また、第１の出力段として、導電型の異な
るトランジスタを並列に配置することにより、低電源電
圧下においても、高速で出力ノードを駆動することがで
き、また高電圧下においては、出力ノードプルアップト
ランジスタの等価的なサイズを小さくして駆動能力を調
整することができ、電源電圧レベルにおいては最適な駆
動能力を有する第１の出力段を実現することができる。

【０２７２】また、第１の出力段を、互いに異なる導電
型のトランジスタで構成し、かつそのゲートをマスク配
線により固定的に設定することにより、小占有面積で出
力電源電圧のレベルに応じた最適な駆動能力を有する第
１の出力段を製造工程を増加させることなく容易に実現
することができる。

【０２７３】また、第２の出力段を並列にトランジスタ
を配置し、動作モード指示信号に従って第２のトランジ
スタを選択的に動作可能状態に設定することにより、容
易に、出力電源電圧レベルに応じ、第２の出力段の駆動
能力を調整することができ、出力ノードのプルアップお
よびプルダウン動作を最適化することができる。

【０２７４】また、この第２の出力段においてトランジ
スタを並列に設け、１つのトランジスタの状態をマスク
配線により固定的に設定することにより、容易に製造工
程を増加させることなく第２の出力段の電力駆動能力
を、出力ノードの信号振幅に応じたレベルに設定するこ
とができる。

【０２７５】また、この出力信号ビット幅が変更可能で
あり、第１の出力段は未使用とされるときには、出力電
源ノードに代えて外部電源線に接続することにより、未
使用時、この外部電源ノードがフローティング状態とな
っても、安定に、この出力段の電圧レベルを固定するこ
とができ、ノイズなどによる誤動作が生じるのを防止す
ることができる。

【０２７６】また、出力信号ビット幅が変更可能な場合
においては未使用とされる第２の出力段を参照ノードを
出力参照ノードに代えて外部からの出力参照電圧と異な
る参照電圧を伝達する外部参照ノードに結合することに
より、未使用とされる第２の出力段の参照ノードの電圧
を固定することができ、安定に未使用状態の第２の出力
段を他回路に悪影響を及ぼすことなく、未使用状態に保
持することができる。

【０２７７】また、内部信号に従って負電圧と出力電源
電圧の間に変化する信号を生成し、この信号に従って出
力プルアップトランジスタのゲートを駆動することによ
り、出力電源電圧低下時においても、高速で、この第１
のトランジスタの駆動能力を大きくでき、低電源電圧条
件下においても、高速で出力ノードを駆動することがで
きる。

【０２７８】この制御信号を、出力信号を出力電源電圧
と負電圧の間で変化するレベル変換回路により生成する
ことにより、確実に、所定の負電圧レベルの信号を生成
して第１のトランジスタを駆動することができる。

【０２７９】また、レベル変換回路により負電圧を生成
することにより安定に所定の電圧レベルの負電圧を生成
することができる。

【０２８０】また、容量素子のチャージポンプ動作によ
り、この負電圧を生成することにより、小占有面積でか
つ低消費電流で負電圧を生成することができる。特に、
ワンショット動作で、一旦この第１のトランジスタのゲ
ートノードを低下させることにより、確実に負電圧を生
成することができる。

【０２８１】また、この第１のトランジスタのゲートノ
ードを、出力電源電圧レベルに駆動する回路を設けるこ
とにより、確実に、負電圧印加完了後、第１のトランジ
スタをオフ状態へ駆動することができる。

【０２８２】また、内部信号に従って出力ノードを出力
電源電圧レベルに駆動する第２のトランジスタをさらに
配置することにより、この負電圧の電圧レベルが不安定
となる場合においても、確実に出力ノードの電圧レベル
を出力電源電圧レベルに保持することができる。

【０２８３】また、この駆動回路において内部信号に従
った容量結合により電荷を伝達することにより、簡易な
回路構成で確実に、第１のトランジスタのゲートノード
を負電圧レベルに駆動することができる。

【０２８４】また、内部信号に従ってチャージポンプ動
作を行なう回路の出力電圧に従って出力電圧保持用のト
ランジスタのゲートを駆動することにより、確実に、出
力ノードを出力電源電圧レベルに保持することができ
る。また、高速で出力ノードを駆動することができる。

【０２８５】また、第１のトランジスタのゲート電極
を、参照ノードの電圧レベルに駆動した後に、負電圧レ
ベルに駆動することにより、負電圧発生時の消費電流を
低減することができる。

【０２８６】また、特定動作モード時には、この負電圧
生成動作を停止させることにより、必要以上に、特定動
作モード時に出力トランジスタ（第１のトランジスタ）
の駆動能力が大きくされてリンギングが発生するのを防
止することができ、動作モード指示信号の特定する出力
電源電圧レベルに応じた最適な駆動能力で、出力ノード
を駆動することができる。

【０２８７】また、ビット幅を変更可能な出力回路にお
いて、未使用とされるデータ出力回路の電源ノードを出
力電源線と異なる電源線に結合することにより、未使用
状態とされるデータ出力回路の電源ノードの電圧を安定
化させることができ、未使用のデータ出力回路の電源ノ
ードのノイズ型回路に対して悪影響を及ぼすのを防止す
ることができる。

【０２８８】また、未使用とされるデータ出力回路の電
源ノードを外部電源線に結合することにより、全体にわ
たって配置される外部電源線に未使用とされるデータ出
力回路の電源ノードを接続して安定化させることができ
る。

【０２８９】また、複数のデータ出力回路からなるデー
タ出力回路群に対応して配置される出力電源線を外部電
源電圧を伝達するノードに結合することにより、簡易な
構成で、容易に未使用とされるデータ出力回路の電源電
圧を安定化させることができ、未使用とされるデータ出
力回路のノイズ型回路に悪影響を及ぼすのを防止するこ
とができる。また、使用／未使用を示すモード設定信号
に従ってこの接続経路を設定することにより、容易に未
使用の回路の電源状態を設定することができる。

【図面の簡単な説明】

【図１】 この発明に従う半導体記憶装置の全体の構成
を概略的に示す図である。

【図２】 この発明の実施の形態１に従う出力回路の構
成を概略的に示す図である。

【図３】 図２に示すプルアップ用レベル変換回路の構
成を概略的に示す図である。

【図４】 図２に示したプルダウン用レベル変換回路の
構成の一例を示す図である。

【図５】 この発明の実施の形態２に従う出力回路の構
成を概略的に示す図である。

【図６】 図５に示す出力回路の動作を示す信号波形図
である。

【図７】 この発明の実施の形態３に従う出力回路の構
成を概略的に示す図である。

【図８】 図７に示す出力回路の動作を示す信号波形図
である。

【図９】 この発明の実施の形態３の変更例を概略的に
示す図である。

【図１０】 この発明の実施の形態４に従う出力回路の
構成を概略的に示す図である。

【図１１】 （Ａ）は、この発明の実施の形態５に従う
出力回路の構成を示し、（Ｂ）は、図１１（Ａ）に示す
出力回路の動作を示す信号波形図である。

【図１２】 この発明の実施の形態６に従う出力制御回
路の構成を概略的に示す図である。

【図１３】 この発明の実施の形態７に従う出力回路の
構成を概略的に示す図である。

【図１４】 この発明の実施の形態７の変更例を示す図
である。

【図１５】 この発明の実施の形態８に従う出力回路の
構成を示す図である。

【図１６】 図１５に示すプルアップ用ＮチャネルＭＯ
Ｓトランジスタの断面構造を概略的に示す図である。

【図１７】 この発明の実施の形態９に従う出力回路の
構成を示す図である。

【図１８】 この発明の実施の形態１０に従う出力回路
の要部の構成を示す図である。

【図１９】 この発明の実施の形態１１に従う出力回路
の構成を示す図である。

【図２０】 この発明の実施の形態１２に従う出力回路
の構成を示す図である。

【図２１】 この発明の実施の形態１３に従う半導体記
憶装置の電源および出力バッファ回路の配置を概略的に
示す図である。

【図２２】 この発明の実施の形態１３の出力回路の電
源構成を具体的に示す図である。

【図２３】 この発明の実施の形態１４に従う出力回路
の要部の構成を概略的に示す図である。

【図２４】 従来の出力バッファ回路の構成の一例を示
す図である。

【符号の説明】

１ 半導体記憶装置、２ 内部電源回路、３ レベル回
路、４ 出力回路、１０ ＮＡＮＤ回路、１１ ゲート
回路、１２，１３ レベル変換回路、１５ 出力バッフ
ァ回路、ＰＱ，ＮＱ ＭＯＳトランジスタ、３２ ＭＯ
Ｓトランジスタ、３３ 遅延回路、３５ ゲート回路、
３４ 容量素子、３６ ＭＯＳトランジスタ、４０ レ
ベル変換回路、４２ インバータ、４３，ＰＴ ＭＯＳ
トランジスタ、４１ 容量素子、５２ 出力保持駆動回
路、５２ａ ＮＡＮＤ回路、５２ｂ 発振回路、５２ｃ
容量素子、５２ｂ レベル変換回路、５２ｅ インバ
ータ、５２ｆ，５２ｇ ＭＯＳトランジスタ、５５ レ
ベル変換回路、５６ 遅延回路、５７ ＮＡＮＤ回路、
５８，５９，６０，６３ ＭＯＳトランジスタ、６１
レベル変換回路、６２ インバータ、７０ パッド、７
１ リンク素子、７２，７４ インバータ、７３，７
６，７９ ＭＯＳトランジスタ、７７ 負電圧伝達線、
７８ 負電圧発生回路、８０ ＯＲ回路、８１ ゲート
回路、８２ ＭＯＳトランジスタ、８３ ＯＲ回路、８
４ ＡＮＤ回路、８６ ＭＯＳトランジスタ、９２ レ
ベル変換回路、９４ インバータ、９０ ＭＯＳトラン
ジスタ、１００ Ｐ基板、１０１ Ｎウェル、１０２
Ｐウェル、１０３，１０４，１０６ 不純物領域、１０
５ ゲート電極、１２０ 出力駆動回路、１２０ａ，１
２０ｂ，１２０ｃ ＭＯＳトランジスタ、１３０ プル
アップドライブ回路、１３２ プルダウンドライブ回
路、１３０ａ 第１のドライブ回路、１３０ｂ 第２の
ドライブ回路、１３２ａ 第１のプルダウンドライバ、
１３２ｂ 第２のプルダウンドライバ、ＰＴ１−ＰＴ６
ＰチャネルＭＯＳトランジスタ、ＮＴ１−ＮＴ８ Ｎ
チャネルＭＯＳトランジスタ、１４０ 出力駆動回路、
１４２ ＯＲ回路、ＰＱ３，ＰＱ４，ＮＱＰ，ＮＱ３，
ＮＱ４ ＭＯＳトランジスタ、１４４インバータ、１４
６ ゲート回路、１４８ ＡＮＤ回路、１５０，１５
２，１５４ メタルスイッチ、１６１，１６３ 出力電
源パッド、１６２，１６４ 出力接地パッド、１６５
外部電源パッド、１６６ 外部接地パッド、１８２，１
８４ 出力電源線、１８３，１８５ 出力接地線、１８
０ 外部電源線、１８１接地線、１９４，１９６ メタ
ルスイッチ、２００，２０２ ＭＯＳトランジスタ。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｋ 17/687 Ｇ１１Ｃ 11/34 ３３５Ａ (72)発明者 松本 淳子 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 石田 耕三 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 米谷 英樹 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 長澤 勉 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5B015 HH01 KB33 KB62 5J055 AX02 AX14 BX16 CX26 DX22 DX56 DX73 EX07 EY10 EY21 EZ07 EZ08 EZ20 EZ25 EZ28 EZ50 EZ53 FX18 GX01 GX02 GX04 GX07 5J056 AA05 BB02 BB18 CC03 CC05 CC16 CC21 DD13 DD29 EE15 FF08 GG09 KK01 KK02

Claims (28)

【特許請求の範囲】
1. 【請求項１】 出力ノードと出力電源電圧を供給する電
   源ノードとの間に接続され、内部信号に従って選択的に
   導通する第１導電型の第１の出力トランジスタ、および
   前記電源ノードと前記出力ノードとの間に接続され、前
   記内部信号に従って前記第１のトランジスタと同相で導
   通する第２導電型の第２のトランジスタとを備える、出
   力回路。
2. 【請求項２】 前記第２のトランジスタは、前記出力電
   源電圧レベルにバイアスされる第２導電型の基板領域に
   形成される第１導電型のウェル領域と、 前記ウェル領域表面に間をおいて形成される第２導電型
   の第１および第２の不純物領域と、 前記第１および第２の不純物領域の間のウェル領域上に
   形成されるゲート電極とを備える、請求項１記載の出力
   回路。
3. 【請求項３】 前記ウェル領域は、前記ゲート電極と同
   じ信号を受ける、請求項２記載の出力回路。
4. 【請求項４】 前記内部信号に従って、前記第１のトラ
   ンジスタを駆動するための駆動回路をさらに備え、 前記駆動回路は、 前記第１のトランジスタの制御電極と前記出力電源電圧
   と極性の異なる電圧を供給する参照ノードとの間に互い
   に直列に接続される第２導電型の第３および第４のトラ
   ンジスタを含み、前記第３のトランジスタはその制御電
   極に外部から与えられる外部電源電圧を受け、前記第４
   のトランジスタは、前記第３のトランジスタと前記参照
   ノードとの間に接続され、かつその制御電極に前記内部
   信号に相当する信号を受ける、請求項１記載の出力回
   路。
5. 【請求項５】 出力電源ノードと出力ノードとの間に接
   続される第１導電型の第１のトランジスタ、 前記出力電源ノードと前記出力ノードの間に接続される
   第１導電型の第２のトランジスタ、 内部信号に従って前記第１のトランジスタを選択的に導
   通状態へ駆動する第１の駆動回路、および動作モード指
   示信号に従って選択的に活性化され、活性化時、前記内
   部信号に従って前記第２のトランジスタを選択的に導通
   状態へ駆動する第２の駆動回路を備え、前記第２の駆動
   回路は、前記動作モード指示信号に従って前記出力電源
   ノードの電圧レベルの第１の制御信号を生成する第１の
   ゲート回路と、前記動作モード指示信号に従って外部電
   源電圧レベルの第２の制御信号を生成する第２のゲート
   回路と、前記内部信号に従って前記第２のトランジスタ
   のゲート電極を前記出力電源ノードの電圧レベルに駆動
   する第３のトランジスタと、前記第１の制御信号に従っ
   て選択的に導通し、導通時、前記第２のトランジスタの
   ゲート電極を前記出力電源ノードの出力電源電圧レベル
   に駆動する第４のトランジスタと、前記第２のトランジ
   スタのゲート電極と前記出力電源電圧と極性の異なる参
   照電圧を供給する参照ノードとの間に互いに直列に接続
   される第５および第６のトランジスタとを含み、前記第
   ５のトランジスタは、前記第２の制御信号をそのゲート
   に受け、前記第６のトランジスタは、前記内部信号をそ
   のゲート電極に受ける、出力回路。
6. 【請求項６】 前記第１のトランジスタのゲート電極と
   前記参照ノードとの間に直列に接続される第７および第
   ８のトランジスタをさらに備え、前記第７のトランジス
   タは、そのゲートに前記外部電源電圧を受け、前記第８
   のトランジスタは、前記第７のトランジスタと前記参照
   ノードとの間に接続されかつそのゲートに前記内部信号
   を受ける、請求項５記載の出力回路。
7. 【請求項７】 前記出力ノードと前記参照ノードとの間
   に接続される第７のトランジスタと、 前記出力ノードと前記参照ノードとの間に接続される第
   ８のトランジスタと、 前記内部信号に従って前記第７のトランジスタを選択的
   に導通状態へ駆動する第３の駆動回路とをさらに備え、
   前記第３の駆動回路は、前記第７のトランジスタのゲー
   ト電極と前記参照ノードとの間に直列に接続される第９
   および第１０のトランジスタを含み、前記第９のトラン
   ジスタは、前記外部電源電圧をそのゲート電極に受け、
   前記第１０のトランジスタは、前記第９のトランジスタ
   と前記参照ノードとの間に接続されかつそのノードに前
   記内部信号を受け、さらに 前記内部信号と前記動作モード指示信号とに従って、前
   記第８のトランジスタを選択的に導通状態に駆動する第
   ４の駆動回路を備え、前記第４の駆動回路は、前記動作
   モード指示信号に従って前記第９のトランジスタのゲー
   ト電極を前記外部電源電圧レベルに駆動する第１１のト
   ランジスタと、前記内部信号に従って前記第１１のトラ
   ンジスタのゲート電極を前記参照ノードの電圧レベルに
   駆動する第１２のトランジスタと、前記動作モード指示
   信号に従って前記第９のトランジスタのゲート電圧を前
   記参照ノードの電圧レベルに駆動する第１３のトランジ
   スタとを含む、請求項５記載の出力回路。
8. 【請求項８】 電源電圧レベルを特定する動作モードに
   従って、その駆動能力が固定的に変更可能であり、該固
   定的に設定された駆動能力で、内部信号に従って出力ノ
   ードを出力電源ノードの電圧レベルに駆動する第１の出
   力段を備える、出力回路。
9. 【請求項９】 前記動作モードに従ってその駆動能力が
   固定的に変更可能であり、前記内部信号に従って前記出
   力ノードを、該固定的に設定された駆動能力で、前記電
   源電圧と極性の異なる電圧を供給する参照ノードの電圧
   レベルに駆動する第２の出力段をさらに備える、請求項
   ８記載の出力回路。
10. 【請求項１０】 前記第１の出力段は、 前記内部信号に従って前記出力ノードを前記電源電圧レ
    ベルに駆動する第１導電型の第１のトランジスタと、 前記動作モードを指定する動作モード指示信号と前記内
    部信号に従って、前記出力ノードを駆動する第１導電型
    の第２のトランジスタと、 前記動作モード指示信号と前記内部信号の反転信号とに
    応答して、前記出力ノードを駆動する第２導電型のトラ
    ンジスタとを備える、請求項８記載の出力回路。
11. 【請求項１１】 前記第１の出力段は、 前記内部信号に従って前記出力ノードを前記電源電圧レ
    ベルに駆動する第１導電型の第１のトランジスタと、 前記動作モードに従って、固定的にそのゲート電極が前
    記電源ノードおよび前記内部信号伝達ノードの一方に接
    続される第１導電型の第２のトランジスタと、 前記動作モードに従って、前記内部信号の反転信号に応
    答する動作状態および常時非導通状態の一方に設定さ
    れ、前記電源ノードと前記出力ノードとの間に接続され
    る第２導電型の第３のトランジスタを備える、請求項８
    記載の出力回路。
12. 【請求項１２】 前記第２の出力段は、 前記内部信号に従って、前記出力ノードを前記参照電圧
    レベルに駆動する第１のトランジスタと、 前記動作モードを指定する動作モード指示信号と前記内
    部信号とに応答して、前記出力ノードを選択的に前記参
    照電圧レベルに駆動する第２のトランジスタとを備え
    る、請求項９記載の出力回路。
13. 【請求項１３】 前記第２の出力段は、 前記内部信号に従って、前記出力ノードを前記参照電圧
    レベルに駆動する第１のトランジスタと、 前記動作モードに従って、常時非導通状態および前記内
    部信号に応答する状態のいずれかに設定され、前記内部
    信号への応答時、前記出力ノードを前記参照ノードの電
    圧レベルに選択的に駆動する第２のトランジスタとを備
    える、請求項９記載の出力回路。
14. 【請求項１４】 前記出力回路は、出力信号のビット幅
    が変更可能であり、前記第１の出力段は、最大利用可能
    な出力信号ビット各々に対応して配置され、 前記第１の出力段について、未使用とされるときには、
    前記出力電源ノードに代えて、前記出力電源ノードに与
    えられる出力電源電圧と異なる外部電源電圧を供給する
    外部電源線に選択的に接続される、請求項１１記載の出
    力回路。
15. 【請求項１５】 前記出力回路は、前記出力信号のビッ
    ト幅が可変であり、前記第２の出力段は前記第１の出力
    段に対応して配置され、 前記第２の出力段が未使用とされるときには、前記参照
    ノードは、前記出力回路に接地電圧を供給する出力接地
    ノードに代えて、前記出力接地ノードと別の経路で外部
    からの接地電圧を受ける外部接地ノードに選択的に接続
    される、請求項１３記載の出力回路。
16. 【請求項１６】 内部信号に従って負電圧と出力電源電
    圧の間で変化する信号を生成する出力駆動回路、および
    前記出力駆動回路の出力信号に従って、出力ノードを前
    記出力電源電圧レベルに駆動する第１のトランジスタを
    備える、出力回路。
17. 【請求項１７】 前記出力駆動回路は、前記内部信号を
    前記出力電源電圧と前記負電圧の間で変化する信号に変
    換するレベル変換回路を備える、請求項１６記載の出力
    回路。
18. 【請求項１８】 前記出力駆動回路は、 前記内部信号に応答してワンショットのパルス信号を生
    成するワンショットパルス信号生成回路と、 前記ワンショットパルス信号に応答して前記第１のトラ
    ンジスタのゲート電極を前記出力電源電圧と極性の異な
    る参照電圧を供給する参照ノードの電圧レベルに駆動す
    る第２のトランジスタと、 前記内部信号の遅延信号を前記第２のトランジスタのゲ
    ート電極に結合する容量素子とを含む、請求項１６記載
    の出力回路。
19. 【請求項１９】 前記出力駆動回路はさらに、 前記内部信号の振幅を拡張するレベル変換回路と、 前記レベル変換回路の出力信号に従って、前記第１のト
    ランジスタのゲート電極を前記出力電源電圧レベルに駆
    動する第３のトランジスタを備える、請求項１８記載の
    出力回路。
20. 【請求項２０】 前記内部信号に応答して、前記出力ノ
    ードを前記出力電源電圧レベルに駆動する第２のトラン
    ジスタをさらに備える、請求項１６記載の出力回路。
21. 【請求項２１】 前記出力駆動回路は、前記内部信号に
    応答して容量結合により前記第１のトランジスタのゲー
    ト電極に電圧変化を生じさせる容量素子を備える、請求
    項１６記載の出力回路。
22. 【請求項２２】 前記内部信号に従ってチャージポンプ
    動作を行なって前記負電圧を生成するポンプ回路と、 前記ポンプ回路の出力電圧に従って、前記出力ノードを
    前記出力電源電圧レベルに保持する第２のトランジスタ
    をさらに備える、請求項２０記載の出力回路。
23. 【請求項２３】 前記出力制御回路は、 前記内部信号に従って所定期間前記第１のトランジスタ
    のゲート電極を前記出力電源電圧と極性の異なる電圧を
    供給する参照ノードの電圧レベルに駆動するプリ駆動回
    路と、 前記所定期間経過後、前記第１のトランジスタのゲート
    電極を前記負電圧レベルに駆動するドライバを備える、
    請求項１６記載の出力回路。
24. 【請求項２４】 前記出力電源電圧レベルを特定する動
    作モードに従って前記出力駆動回路の負電圧生成動作を
    停止させる回路をさらに備える、請求項１６記載の出力
    回路。
25. 【請求項２５】 出力データのビット幅が変更可能な出
    力回路であって。 最大利用可能なデータ出力パッドに対応して配置され、
    動作時対応の出力電源ノードに出力電源線を介して与え
    られる出力電源電圧を動作電源電圧として受けて、内部
    信号に従って対応のパッドを駆動する複数のデータ出力
    回路、 前記データのビット幅に応じて、未使用とされるデータ
    出力回路の出力電源ノードを前記出力電源線とこなる電
    源線に結合する切替え回路を備える、出力回路。
26. 【請求項２６】 前記切替え回路は、 前記データ出力回路に対応して配置され、対応のデータ
    出力回路の使用／未使用に応じて、対応のデータ出力回
    路の出力電源ノードを前記出力電源線および前記出力電
    源線と異なりかつ前記出力電源電圧と異なる外部電圧を
    伝達する外部電源線の一方に固定的に結合するスイッチ
    回路を備える、請求項２５記載の出力回路。
27. 【請求項２７】 前記データ出力回路は所定数単位で出
    力回路群に分割され、前記出力電源線は各前記出力回路
    群に対応して配置され、 前記切替え回路は、 前記データ出力回路の未使用とされる出力回路群に対応
    して配置される出力電源線を、前記出力電源線を伝達さ
    れる出力電源電圧と異なる外部電圧を伝達するノードに
    結合するスイッチ回路を備える、請求項２５記載の出力
    回路。
28. 【請求項２８】 前記スイッチ回路は、使用／未使用を
    指定するモード設定信号に従って選択的に導通し、導通
    時、対応の出力電源線を前記外部電圧を伝達するノード
    に結合するスイッチングトランジスタを備える、請求項
    ２７記載の出力回路。