JP2012253326A - 金属酸化物半導体出力回路およびそれを形成する方法 - Google Patents
金属酸化物半導体出力回路およびそれを形成する方法 Download PDFInfo
- Publication number
- JP2012253326A JP2012253326A JP2012103853A JP2012103853A JP2012253326A JP 2012253326 A JP2012253326 A JP 2012253326A JP 2012103853 A JP2012103853 A JP 2012103853A JP 2012103853 A JP2012103853 A JP 2012103853A JP 2012253326 A JP2012253326 A JP 2012253326A
- Authority
- JP
- Japan
- Prior art keywords
- mos transistor
- gate
- electrically connected
- source
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 43
- 229910044991 metal oxide Inorganic materials 0.000 title claims abstract description 12
- 150000004706 metal oxides Chemical class 0.000 title claims abstract description 12
- 239000004065 semiconductor Substances 0.000 title claims abstract description 12
- 230000001052 transient effect Effects 0.000 claims abstract description 68
- 239000000758 substrate Substances 0.000 claims abstract description 48
- 239000003990 capacitor Substances 0.000 claims description 56
- 238000007599 discharging Methods 0.000 claims description 3
- 230000000903 blocking effect Effects 0.000 description 31
- 230000003071 parasitic effect Effects 0.000 description 31
- 238000010586 diagram Methods 0.000 description 16
- 239000008186 active pharmaceutical agent Substances 0.000 description 10
- 230000015556 catabolic process Effects 0.000 description 9
- 230000006870 function Effects 0.000 description 9
- 239000002184 metal Substances 0.000 description 7
- 230000008859 change Effects 0.000 description 6
- 230000008878 coupling Effects 0.000 description 6
- 238000010168 coupling process Methods 0.000 description 6
- 238000005859 coupling reaction Methods 0.000 description 6
- 230000007423 decrease Effects 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 208000033999 Device damage Diseases 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000009471 action Effects 0.000 description 2
- 238000006073 displacement reaction Methods 0.000 description 2
- 238000001914 filtration Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000009223 counseling Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000001066 destructive effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000008520 organization Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 238000005406 washing Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
- H01L27/0285—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements bias arrangements for gate electrode of field effect transistors, e.g. RC networks, voltage partitioning circuits
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
【解決手段】第一パッド61と、ゲート、第一の供給電圧に電気的接続のソース、ドレインを含む基板で第一型の第一MOSトランジスタ62と、ゲート、制御信号を受信する構成のソース、第一MOSトランジスタのゲートに電気的接続のドレイン、本体を含む基板で第一型と反対の第二型の第二MOSトランジスタ65と、バイアス信号を受信する構成のゲート、第二供給電圧に電気的接続のドレイン、第二MOSトランジスタのソースに電気的接続のソース、第一参照電圧に電気的接続の本体を含む基板で第一型の第三MOSトランジスタ66とを含み、第二MOSトランジスタの本体は第三MOSトランジスタのソースに電気的接続、一時的な信号イベントの第一パッド上の受信の場合、第二MOSトランジスタのドレインから第二供給電圧まで第二MOSトランジスタの本体を流れる電流を妨げる集積回路。
【選択図】図3A
Description
(背景)
(発明の分野)
発明の実施形態は、電子システムに関する。より具体的には、発明の実施形態は、電子システムのための金属酸化物半導体(MOS)出力回路に関する。
(関連技術の説明)
ある電子システムは、一時的な信号イベント、または急速に変化する電圧および高電力を有している比較的短い持続期間の電気信号に晒され得る。一時的な信号イベントは、例えば、物または人から電子システムへの電荷の急な解放により生じる静電気放電(ESD)イベントを含み得る。
金属酸化物半導体(MOS)出力回路およびそれを形成する方法が提供される。一実施形態において、集積回路が提供される。集積回路は、基板の表面の上に配置された第一のパッド、第一のMOSトランジスタを含む。第一のMOSトランジスタは、基板であり、第一の型である。第一のMOSトランジスタは、ゲート、ソースおよびドレインを含む。ドレインは、第一のパッドに電気的に接続されている。ソースは、第一の供給電圧に電気的に接続されている。集積回路は、第二のMOSトランジスタをさらに含む。第二のMOSトランジスタは、基板であり、第一の型とは反対の第二の型である。第二のMOSトランジスタは、ゲート、ソース、ドレインおよび本体を含む。ゲートは、制御信号を受信するように構成されている。ドレインは、第一のMOSトランジスタのゲートに電気的に接続されている。集積回路は、第三のMOSトランジスタをさらに含む。第三のMOSトランジスタは、基板であり、第一の型である。第三のMOSトランジスタは、ゲート、ドレイン、ソースおよび本体を含む。ゲートは、バイアス信号を受信するように構成されている。ドレインは、第二の供給電圧に電気的に接続されている。ソースは、第二のMOSトランジスタのソースに電気的に接続されている。本体は、第一の参照電圧に電気的に接続されている。第二のMOSトランジスタの本体は、一時的な信号イベントが第一のパッド上で受け取られた場合に、第二のMOSトランジスタのドレインから第二の供給電圧まで第二のMOSトランジスタの本体を通り流れる電流を妨げるように、第三のMOSトランジスタのソースに電気的に接続されている。
(項目1)
基板の表面の上方に配置されている第一のパッド(61)と、
第一の金属酸化物半導体(MOS)トランジスタ(62)であって、該第一のMOSトランジスタは、該基板および第一の型であり、該第一のMOSトランジスタは、ゲート、ソースおよびドレインを含み、該ドレインは、該第一のパッドに電気的に接続されており、該ソースは、第一の供給電圧に電気的に接続されている、第一のMOSトランジスタと、
第二のMOSトランジスタ(65)であって、該第二のMOSトランジスタは、該基板および該第一の型とは反対の第二の型であり、該第二のMOSトランジスタは、ゲート、ソース、ドレインおよび本体を含み、該ゲートは、制御信号を受信するように構成されており、該ドレインは、該第一のMOSトランジスタのゲートに電気的に接続されている、第二のMOSトランジスタと、
第三のMOSトランジスタ(66)であって、該第三のMOSトランジスタは、該基板および該第一の型であり、該第三のMOSトランジスタは、ゲート、ドレイン、ソースおよび本体を含み、該ゲートは、バイアス信号を受信するように構成されており、該ドレインは、第二の供給電圧に電気的に接続されており、該ソースは、該第二のMOSトランジスタのソースに電気的に接続されており、該本体は、第一の参照電圧に電気的に接続されている、第三のMOSトランジスタと
を含み、該第二のMOSトランジスタの本体は、該第三のMOSトランジスタのソースに電気的に接続されていることにより、一時的な信号イベントが該第一のパッド上で受け取られた場合に、該第二のMOSトランジスタのドレインから該第二の供給電圧まで該第二のMOSトランジスタの本体を通り流れる電流を妨げる、集積回路。
(項目2)
前記基板および前記第一の型である第四のMOSトランジスタ(64)をさらに含み、、該第四のMOSトランジスタは、ゲート、ドレインおよびソースを含み、該ゲートは、前記制御信号に電気的に接続されており、該ドレインは、前記第一のMOSトランジスタのゲートに電気的に接続されている、上記項目のうちのいずれかに記載の集積回路。
(項目3)
第五のMOSトランジスタ(81)およびフィルタ回路(85)をさらに含み、該フィルタ回路は、前記第二の供給電圧をフィルタリングして、フィルタリングされた出力を生成するように構成されており、該第五のMOSトランジスタは、前記基板および前記第一の型であり、該第五のMOSトランジスタは、ゲート、ドレインおよびソースを含み、該ゲートは、該フィルタリングされた出力に電気的に接続されており、該ドレインは、前記第四のMOSトランジスタのソースに電気的に接続されており、該ソースは、前記第一の供給電圧に電気的に接続されている、上記項目のうちのいずれか一項目に記載の集積回路。
(項目4)
前記フィルタ回路は、抵抗器(86)およびコンデンサー(87)を含み、該抵抗器は、前記第二の供給電圧に電気的に接続されている第一の端、および該コンデンサーの第一の端と前記第五のMOSトランジスタのゲートとに前記フィルタリングされた出力において電気的に接続されている第二の端を含み、該コンデンサーは、前記第一の供給電圧に電気的に接続されている第二の端をさらに含み、該抵抗器およびコンデンサーは、前記一時的な信号イベントが前記第一のパッド上で受け取られた場合に、該第二の供給電圧をフィルタリングするように構成されている、上記項目のうちのいずれか一項目に記載の集積回路。
(項目5)
前記抵抗器は、約150kΩ〜約300kΩの範囲の抵抗を有しており、前記コンデンサーは、約1.5pF〜約2.5pFの範囲の静電容量を有している、上記項目のうちのいずれか一項目に記載の集積回路。
(項目6)
前記第一のMOSトランジスタは、高電圧二重拡散MOS(DMOS)トランジスタである、上記項目のうちのいずれか一項目に記載の集積回路。
(項目7)
前記バイアス信号は、前記第三のMOSトランジスタのゲートとソースとの間の電圧の大きさが該第三のMOSトランジスタの最大定格ゲート−ソース電圧の約1.0〜約1.5倍となるように選択された電圧レベルを有している、上記項目のうちのいずれか一項目に記載の集積回路。
(項目8)
前記第一の型は、p型であり、前記第二の型は、n型である、上記項目のうちのいずれか一項目に記載の集積回路。
(項目9)
前記第一の型は、n型であり、前記第二の型は、p型である、上記項目のうちのいずれか一項目に記載の集積回路。
(項目10)
前記第一の供給電圧は、接地供給であり、前記第二の供給電圧は、正の供給電圧である、上記項目のうちのいずれか一項目に記載の集積回路。
(項目11)
前記第一の参照電圧は、前記第一の供給電圧である、上記項目のうちのいずれか一項目に記載の集積回路。
(項目12)
一時的な信号イベントからの保護を提供する方法であって、
該方法は、
第一のパッド(61)を基板(71)の表面の上方に形成することと、
第一の金属酸化物半導体(MOS)トランジスタ(62)を該基板上に形成することであって、該第一のMOSトランジスタは、第一の型であり、該第一のMOSトランジスタは、ゲート、ソースおよびドレインを含み、該ドレインは、該第一のパッドに電気的に接続されており、該ソースは、第一の供給電圧に電気的に接続されている、ことと、
第二のMOSトランジスタ(65)を該基板上に形成することであって、該第二のMOSトランジスタは、該第一の型の反対の第二の型であり、該第二のMOSトランジスタは、ゲート、ソース、ドレインおよび本体を含み、該ゲートは、制御信号を受信するように構成されており、該ドレインは、該第一のMOSトランジスタのゲートに電気的に接続されている、ことと、
第三のMOSトランジスタ(66)を該基板上に形成することであって、該第三のMOSトランジスタは、該第一の型であり、該第三のMOSトランジスタは、ゲート、ドレイン、ソースおよび本体を含み、該ゲートは、バイアス信号を受信するように構成されており、該ドレインは、第二の供給電圧に電気的に接続されており、該ソースは、該第二のMOSトランジスタのソースに電気的に接続されており、該本体は、第一の参照電圧に電気的に接続されている、ことと
を含み、該第二のMOSトランジスタの本体は、該第三のMOSトランジスタのソースに電気的に接続されていることにより、一時的な信号イベントが該第一のパッド上で受け取られた場合に、該第二のMOSトランジスタのドレインから第二の供給電圧まで該第二のMOSトランジスタの本体を通り流れる電流を妨げる、方法。
(項目13)
第四のMOSトランジスタ(64)を前記基板上に形成することをさらに含み、該第四のMOSトランジスタは、前記第一の型であり、該第四のMOSトランジスタは、ゲート、ドレインおよびソースを含み、該ゲートは、前記制御信号に電気的に接続されており、該ドレインは、前記第一のMOSトランジスタのゲートに電気的に接続されている、上記項目のうちのいずれかに記載の方法。
(項目14)
第五のMOSトランジスタ(81)を前記基板上に形成することをさらに含み、該第五のMOSトランジスタは、前記第一の型であり、該第五のMOSトランジスタは、ゲート、ドレインおよびソースを含み、該ゲートは、前記第二の供給電圧のフィルタリングされたバージョンを受け取るように構成されており、該ドレインは、前記第四のMOSトランジスタのソースに電気的に接続されており、該ソースは、前記第一の供給電圧に電気的に接続されている、上記項目のうちのいずれか一項目に記載の方法。
(項目15)
抵抗器(86)およびコンデンサー(87)を含むフィルタ(85)を提供することをさらに含み、該抵抗器は、前記第二の供給電圧に電気的に接続されている第一の端、および該コンデンサーの第一の端と前記第五のMOSトランジスタのゲートとに前記フィルタリングされた出力において電気的に接続されている第二の端を含み、該コンデンサーは、前記第一の供給電圧に電気的に接続されている第二の端をさらに含み、該抵抗器およびコンデンサーは、前記一時的な信号イベントが前記第一のパッド上で受け取られた場合に、前記第四のMOSトランジスタが該一時的な信号イベント中に前記第一のMOSトランジスタのゲートを帯電または放電することを妨げるように、該第二の供給電圧をフィルタリングするように構成されている、上記項目のうちのいずれか一項目に記載の方法。
(項目16)
前記抵抗器は、約150kΩ〜約300kΩの範囲の抵抗を有しており、前記コンデンサーは、約1.5pF〜約2.5pFの範囲の静電容量を有している、上記項目のうちのいずれか一項目に記載の方法。
(項目17)
前記第一のMOSトランジスタは、高電圧二重拡散MOS(DMOS)トランジスタである、上記項目のうちのいずれか一項目に記載の方法。
(項目18)
前記バイアス信号は、前記第三のMOSトランジスタのゲートとソースとの間の電圧の大きさが該第三のMOSトランジスタの最大定格ゲート−ソース電圧の約1.0〜約1.5倍になるように選択された電圧レベルを有している、上記項目のうちのいずれか一項目に記載の方法。
(項目19)
前記第一の型は、p型であり、前記第二の型は、n型である、上記項目のうちのいずれか一項目に記載の方法。
(項目20)
前記第一の型は、n型であり、前記第二の型は、p型である、上記項目のうちのいずれか一項目に記載の方法。
(項目21)
前記第一の参照電圧は、前記第一の供給電圧である、上記項目のうちのいずれか一項目に記載の方法。
金属酸化物半導体(MOS)保護回路およびそれを形成する方法が開示される。一実施形態において、集積回路は、パッド(61)、p型MOS(PMOS)トランジスタ(65)、第一のn型MOS(NMOS)トランジスタ(62)および第二のNMOSトランジスタ(66)を含む。第一のNMOSトランジスタは、PMOSトランジスタのパッド、第一の供給電圧およびドレインに、それぞれ電気的に接続されているドレイン、ソースおよびゲートを含む。第二のNMOSトランジスタは、PMOSトランジスタのバイアスノード、第二の供給電圧およびソースに、それぞれ電気的に接続されているゲート、ドレインおよびソースを含む。第二のNMOSトランジスタのソースは、一時的な信号イベントがパッド上で受け取られた場合に、PMOSトランジスタのドレインから第二の供給電圧までPMOSトランジスタの本体を通り流れる電流を妨げるように、PMOSトランジスタの本体にさらに電気的に接続されている。
以下のある実施形態の詳細な説明は、発明の特定の実施形態の様々な説明を示す。しかし、発明は、特許請求の範囲によって規定され、含まれる複数の異なる方法によって具現化され得る。この説明において、図面が参照される。図面において、類似の参照数字は、同一または機能的に類似する素子を示す。
図1Aは、様々な実施形態に従う1つ以上の保護回路を含み得る電子システム11の一例の概略ブロック図である。例示された電子システム11は、第一および第二のピンまたはパッド4、5と、第一および第二の出力ドライバー回路8、9とを含む集積回路(IC)1を含む。
MOS保護回路およびそれを形成する方法が提供される。ある実装において、保護回路は、パッドに電気的に接続されているMOSトランジスタと、MOSトランジスタのゲートを制御するように構成されている制御回路とを含む。制御回路は、MOSトランジスタのゲートが寄生漏れパスに起因して一時的な信号イベント中に放電することを妨げるように構成されている1つ以上のトランジスタを含む。寄生漏れパスを取り除くことは、一時的な信号イベント中のMOSトランジスタのゲート上に結合された電荷がイベントの持続時間中にMOSトランジスタのゲート上に存在したままであることを可能にし、それによって、トランジスタをエネーブルし、一時的な信号保護を提供することに十分なレベルにMOSトランジスタのゲートの電位を維持することを助ける。
上記のスキームを採用するデバイスは、様々な電子システムに実装され得る。電子デバイスの例は、大衆消費電子製品、大衆消費電子製品のパーツ、電子試験装置などを含み得るが、それらに限定されない。電子デバイスの例は、メモリチップ、メモリモジュール、光学ネットワークまたは他の通信ネットワークの回路、およびディスクドライバー回路も含み得る。大衆消費電子製品は、モバイル電話、電話、テレビ、コンピュータモニター、コンピュータ、ハンドヘルドコンピュータ、携帯情報端末(PDA)、電子レンジ、冷蔵庫、自動車、ステレオシステム、カセットレコーダーまたはプレーヤー、DVDプレーヤー、CDプレーヤー、VCR、MP3プレーヤー、ラジオ、カムコーダー、カメラ、デジタルカメラ、ポータブルメモリチップ、洗濯機、乾燥機、洗濯乾燥機、複写機、ファクシミリ装置、スキャナー、多機能周辺装置、腕時計、時計などを含み得るが、それらに限定されない。さらに、電子デバイスは、未完成の製品を含み得る。
Claims (21)
- 基板の表面の上方に配置されている第一のパッド(61)と、
第一の金属酸化物半導体(MOS)トランジスタ(62)であって、該第一のMOSトランジスタは、該基板および第一の型であり、該第一のMOSトランジスタは、ゲート、ソースおよびドレインを含み、該ドレインは、該第一のパッドに電気的に接続されており、該ソースは、第一の供給電圧に電気的に接続されている、第一のMOSトランジスタと、
第二のMOSトランジスタ(65)であって、該第二のMOSトランジスタは、該基板および該第一の型とは反対の第二の型であり、該第二のMOSトランジスタは、ゲート、ソース、ドレインおよび本体を含み、該ゲートは、制御信号を受信するように構成されており、該ドレインは、該第一のMOSトランジスタのゲートに電気的に接続されている、第二のMOSトランジスタと、
第三のMOSトランジスタ(66)であって、該第三のMOSトランジスタは、該基板および該第一の型であり、該第三のMOSトランジスタは、ゲート、ドレイン、ソースおよび本体を含み、該ゲートは、バイアス信号を受信するように構成されており、該ドレインは、第二の供給電圧に電気的に接続されており、該ソースは、該第二のMOSトランジスタのソースに電気的に接続されており、該本体は、第一の参照電圧に電気的に接続されている、第三のMOSトランジスタと
を含み、該第二のMOSトランジスタの本体は、該第三のMOSトランジスタのソースに電気的に接続されていることにより、一時的な信号イベントが該第一のパッド上で受け取られた場合に、該第二のMOSトランジスタのドレインから該第二の供給電圧まで該第二のMOSトランジスタの本体を通り流れる電流を妨げる、集積回路。 - 前記基板および前記第一の型である第四のMOSトランジスタ(64)をさらに含み、、該第四のMOSトランジスタは、ゲート、ドレインおよびソースを含み、該ゲートは、前記制御信号に電気的に接続されており、該ドレインは、前記第一のMOSトランジスタのゲートに電気的に接続されている、請求項1に記載の集積回路。
- 第五のMOSトランジスタ(81)およびフィルタ回路(85)をさらに含み、該フィルタ回路は、前記第二の供給電圧をフィルタリングして、フィルタリングされた出力を生成するように構成されており、該第五のMOSトランジスタは、前記基板および前記第一の型であり、該第五のMOSトランジスタは、ゲート、ドレインおよびソースを含み、該ゲートは、該フィルタリングされた出力に電気的に接続されており、該ドレインは、前記第四のMOSトランジスタのソースに電気的に接続されており、該ソースは、前記第一の供給電圧に電気的に接続されている、請求項2に記載の集積回路。
- 前記フィルタ回路は、抵抗器(86)およびコンデンサー(87)を含み、該抵抗器は、前記第二の供給電圧に電気的に接続されている第一の端、および該コンデンサーの第一の端と前記第五のMOSトランジスタのゲートとに前記フィルタリングされた出力において電気的に接続されている第二の端を含み、該コンデンサーは、前記第一の供給電圧に電気的に接続されている第二の端をさらに含み、該抵抗器およびコンデンサーは、前記一時的な信号イベントが前記第一のパッド上で受け取られた場合に、該第二の供給電圧をフィルタリングするように構成されている、請求項3に記載の集積回路。
- 前記抵抗器は、約150kΩ〜約300kΩの範囲の抵抗を有しており、前記コンデンサーは、約1.5pF〜約2.5pFの範囲の静電容量を有している、請求項4に記載の集積回路。
- 前記第一のMOSトランジスタは、高電圧二重拡散MOS(DMOS)トランジスタである、請求項1に記載の集積回路。
- 前記バイアス信号は、前記第三のMOSトランジスタのゲートとソースとの間の電圧の大きさが該第三のMOSトランジスタの最大定格ゲート−ソース電圧の約1.0〜約1.5倍となるように選択された電圧レベルを有している、請求項1に記載の集積回路。
- 前記第一の型は、p型であり、前記第二の型は、n型である、請求項1に記載の集積回路。
- 前記第一の型は、n型であり、前記第二の型は、p型である、請求項1に記載の集積回路。
- 前記第一の供給電圧は、接地供給であり、前記第二の供給電圧は、正の供給電圧である、請求項9に記載の集積回路。
- 前記第一の参照電圧は、前記第一の供給電圧である、請求項1に記載の集積回路。
- 一時的な信号イベントからの保護を提供する方法であって、
該方法は、
第一のパッド(61)を基板(71)の表面の上方に形成することと、
第一の金属酸化物半導体(MOS)トランジスタ(62)を該基板上に形成することであって、該第一のMOSトランジスタは、第一の型であり、該第一のMOSトランジスタは、ゲート、ソースおよびドレインを含み、該ドレインは、該第一のパッドに電気的に接続されており、該ソースは、第一の供給電圧に電気的に接続されている、ことと、
第二のMOSトランジスタ(65)を該基板上に形成することであって、該第二のMOSトランジスタは、該第一の型の反対の第二の型であり、該第二のMOSトランジスタは、ゲート、ソース、ドレインおよび本体を含み、該ゲートは、制御信号を受信するように構成されており、該ドレインは、該第一のMOSトランジスタのゲートに電気的に接続されている、ことと、
第三のMOSトランジスタ(66)を該基板上に形成することであって、該第三のMOSトランジスタは、該第一の型であり、該第三のMOSトランジスタは、ゲート、ドレイン、ソースおよび本体を含み、該ゲートは、バイアス信号を受信するように構成されており、該ドレインは、第二の供給電圧に電気的に接続されており、該ソースは、該第二のMOSトランジスタのソースに電気的に接続されており、該本体は、第一の参照電圧に電気的に接続されている、ことと
を含み、該第二のMOSトランジスタの本体は、該第三のMOSトランジスタのソースに電気的に接続されていることにより、一時的な信号イベントが該第一のパッド上で受け取られた場合に、該第二のMOSトランジスタのドレインから第二の供給電圧まで該第二のMOSトランジスタの本体を通り流れる電流を妨げる、方法。 - 第四のMOSトランジスタ(64)を前記基板上に形成することをさらに含み、該第四のMOSトランジスタは、前記第一の型であり、該第四のMOSトランジスタは、ゲート、ドレインおよびソースを含み、該ゲートは、前記制御信号に電気的に接続されており、該ドレインは、前記第一のMOSトランジスタのゲートに電気的に接続されている、請求項12に記載の方法。
- 第五のMOSトランジスタ(81)を前記基板上に形成することをさらに含み、該第五のMOSトランジスタは、前記第一の型であり、該第五のMOSトランジスタは、ゲート、ドレインおよびソースを含み、該ゲートは、前記第二の供給電圧のフィルタリングされたバージョンを受け取るように構成されており、該ドレインは、前記第四のMOSトランジスタのソースに電気的に接続されており、該ソースは、前記第一の供給電圧に電気的に接続されている、請求項13に記載の方法。
- 抵抗器(86)およびコンデンサー(87)を含むフィルタ(85)を提供することをさらに含み、該抵抗器は、前記第二の供給電圧に電気的に接続されている第一の端、および該コンデンサーの第一の端と前記第五のMOSトランジスタのゲートとに前記フィルタリングされた出力において電気的に接続されている第二の端を含み、該コンデンサーは、前記第一の供給電圧に電気的に接続されている第二の端をさらに含み、該抵抗器およびコンデンサーは、前記一時的な信号イベントが前記第一のパッド上で受け取られた場合に、前記第四のMOSトランジスタが該一時的な信号イベント中に前記第一のMOSトランジスタのゲートを帯電または放電することを妨げるように、該第二の供給電圧をフィルタリングするように構成されている、請求項14に記載の方法。
- 前記抵抗器は、約150kΩ〜約300kΩの範囲の抵抗を有しており、前記コンデンサーは、約1.5pF〜約2.5pFの範囲の静電容量を有している、請求項15に記載の方法。
- 前記第一のMOSトランジスタは、高電圧二重拡散MOS(DMOS)トランジスタである、請求項12に記載の方法。
- 前記バイアス信号は、前記第三のMOSトランジスタのゲートとソースとの間の電圧の大きさが該第三のMOSトランジスタの最大定格ゲート−ソース電圧の約1.0〜約1.5倍になるように選択された電圧レベルを有している、請求項12に記載の方法。
- 前記第一の型は、p型であり、前記第二の型は、n型である、請求項12に記載の方法。
- 前記第一の型は、n型であり、前記第二の型は、p型である、請求項12に記載の方法。
- 前記第一の参照電圧は、前記第一の供給電圧である、請求項12に記載の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US13/152,867 US8564065B2 (en) | 2011-06-03 | 2011-06-03 | Circuit architecture for metal oxide semiconductor (MOS) output driver electrical overstress self-protection |
US13/152,867 | 2011-06-03 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2012253326A true JP2012253326A (ja) | 2012-12-20 |
JP2012253326A5 JP2012253326A5 (ja) | 2014-06-26 |
JP5631354B2 JP5631354B2 (ja) | 2014-11-26 |
Family
ID=46197022
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012103853A Active JP5631354B2 (ja) | 2011-06-03 | 2012-04-27 | 金属酸化物半導体出力回路およびそれを形成する方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US8564065B2 (ja) |
EP (1) | EP2530713B1 (ja) |
JP (1) | JP5631354B2 (ja) |
CN (1) | CN102810539B (ja) |
Families Citing this family (30)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8748828B2 (en) * | 2011-09-21 | 2014-06-10 | Kla-Tencor Corporation | Interposer based imaging sensor for high-speed image acquisition and inspection systems |
TWI455274B (zh) * | 2011-11-09 | 2014-10-01 | Via Tech Inc | 靜電放電保護裝置 |
US8952748B2 (en) * | 2013-03-13 | 2015-02-10 | Futurewei Technologies, Inc. | Circuit and method for a multi-mode filter |
US9082617B2 (en) * | 2013-12-17 | 2015-07-14 | Taiwan Semiconductor Manufacturing Co., Ltd. | Integrated circuit and fabricating method thereof |
US10270438B2 (en) * | 2014-12-12 | 2019-04-23 | Fairchild Semiconductor Corporation | Switch device with switch circuits that provide high voltage surge protection |
US10068894B2 (en) | 2015-01-12 | 2018-09-04 | Analog Devices, Inc. | Low leakage bidirectional clamps and methods of forming the same |
US10158029B2 (en) | 2016-02-23 | 2018-12-18 | Analog Devices, Inc. | Apparatus and methods for robust overstress protection in compound semiconductor circuit applications |
US10199369B2 (en) | 2016-03-04 | 2019-02-05 | Analog Devices, Inc. | Apparatus and methods for actively-controlled transient overstress protection with false condition shutdown |
US10177566B2 (en) | 2016-06-21 | 2019-01-08 | Analog Devices, Inc. | Apparatus and methods for actively-controlled trigger and latch release thyristor |
US10734806B2 (en) | 2016-07-21 | 2020-08-04 | Analog Devices, Inc. | High voltage clamps with transient activation and activation release control |
US10861845B2 (en) | 2016-12-06 | 2020-12-08 | Analog Devices, Inc. | Active interface resistance modulation switch |
US10319714B2 (en) | 2017-01-24 | 2019-06-11 | Analog Devices, Inc. | Drain-extended metal-oxide-semiconductor bipolar switch for electrical overstress protection |
US10404059B2 (en) | 2017-02-09 | 2019-09-03 | Analog Devices, Inc. | Distributed switches to suppress transient electrical overstress-induced latch-up |
US10128835B2 (en) * | 2017-02-20 | 2018-11-13 | Stmicroelectronics International N.V. | Aging tolerant I/O driver |
US10608431B2 (en) | 2017-10-26 | 2020-03-31 | Analog Devices, Inc. | Silicon controlled rectifier dynamic triggering and shutdown via control signal amplification |
US10410934B2 (en) * | 2017-12-07 | 2019-09-10 | Micron Technology, Inc. | Apparatuses having an interconnect extending from an upper conductive structure, through a hole in another conductive structure, and to an underlying structure |
US10581423B1 (en) | 2018-08-17 | 2020-03-03 | Analog Devices Global Unlimited Company | Fault tolerant low leakage switch |
US10867104B2 (en) | 2018-08-31 | 2020-12-15 | Taiwan Semiconductor Manufacturing Company Ltd. | Isolation circuit between power domains |
US11387648B2 (en) | 2019-01-10 | 2022-07-12 | Analog Devices International Unlimited Company | Electrical overstress protection with low leakage current for high voltage tolerant high speed interfaces |
US11004849B2 (en) | 2019-03-06 | 2021-05-11 | Analog Devices, Inc. | Distributed electrical overstress protection for large density and high data rate communication applications |
CN111835331B (zh) * | 2019-04-16 | 2024-02-09 | 中芯国际集成电路制造(上海)有限公司 | 参考电压驱动器 |
US11469717B2 (en) | 2019-05-03 | 2022-10-11 | Analog Devices International Unlimited Company | Microwave amplifiers tolerant to electrical overstress |
US11552190B2 (en) | 2019-12-12 | 2023-01-10 | Analog Devices International Unlimited Company | High voltage double-diffused metal oxide semiconductor transistor with isolated parasitic bipolar junction transistor region |
US11454668B2 (en) * | 2019-12-30 | 2022-09-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Voltage tracking circuit and method of operating the same |
US11595036B2 (en) | 2020-04-30 | 2023-02-28 | Analog Devices, Inc. | FinFET thyristors for protecting high-speed communication interfaces |
US11289472B2 (en) * | 2020-07-30 | 2022-03-29 | Taiwan Semiconductor Manufacturing Co., Ltd. | Integrated circuit with electrostatic discharge protection |
CN113346893B (zh) * | 2020-12-24 | 2022-03-18 | 澜起电子科技(昆山)有限公司 | 驱动输出电路、芯片及驱动输出方法 |
CN113140558A (zh) * | 2021-04-28 | 2021-07-20 | 上海华虹宏力半导体制造有限公司 | 一种用于多端口esd保护的器件结构 |
CN114189136B (zh) * | 2021-11-25 | 2024-02-06 | 上海华虹宏力半导体制造有限公司 | 一种放电电路 |
US11693039B2 (en) * | 2021-11-29 | 2023-07-04 | Stmicroelectronics S.R.L. | Electrostatic charge sensor with high impedance contact pads |
Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH024318U (ja) * | 1988-06-21 | 1990-01-11 | ||
JPH02137269A (ja) * | 1988-11-17 | 1990-05-25 | Mitsubishi Electric Corp | 半導体装置 |
JPH05326853A (ja) * | 1992-05-22 | 1993-12-10 | Mitsubishi Electric Corp | トランジスタ回路 |
JPH0685648A (ja) * | 1992-09-03 | 1994-03-25 | Nec Corp | 出力回路 |
JPH06216735A (ja) * | 1993-01-13 | 1994-08-05 | Fuji Electric Co Ltd | 出力回路 |
JP2001014853A (ja) * | 1999-06-28 | 2001-01-19 | Hitachi Ltd | 半導体集積回路装置 |
JP2003133938A (ja) * | 2001-10-26 | 2003-05-09 | Mitsubishi Electric Corp | 出力回路 |
JP2006165947A (ja) * | 2004-12-07 | 2006-06-22 | Renesas Technology Corp | 駆動回路 |
JP2007214158A (ja) * | 2006-02-07 | 2007-08-23 | Renesas Technology Corp | 半導体集積回路装置 |
JP2009081307A (ja) * | 2007-09-26 | 2009-04-16 | Toshiba Corp | Esd保護回路 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7179691B1 (en) * | 2002-07-29 | 2007-02-20 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for four direction low capacitance ESD protection |
JP2006302971A (ja) | 2005-04-15 | 2006-11-02 | Fujitsu Ltd | 電源クランプ回路及び半導体装置 |
CN101034671B (zh) * | 2006-03-02 | 2010-12-08 | 沃特拉半导体公司 | 横向双扩散金属氧化物半导体场效应晶体管及其制造方法 |
US20080029824A1 (en) | 2006-08-02 | 2008-02-07 | International Business Machines Corporation | Esd power clamp in triple well |
TWI358181B (en) | 2007-12-24 | 2012-02-11 | Princeton Technology Corp | Esd protecting circuit |
US20090195951A1 (en) | 2008-02-05 | 2009-08-06 | Bart Sorgeloos | Method and Apparatus for Improved Electrostatic Discharge Protection |
JP2010003982A (ja) | 2008-06-23 | 2010-01-07 | Fujitsu Ltd | 電気回路 |
US7855863B2 (en) | 2008-11-19 | 2010-12-21 | Texas Instruments Incorporated | Driver with electrostatic discharge protection |
-
2011
- 2011-06-03 US US13/152,867 patent/US8564065B2/en active Active
-
2012
- 2012-04-27 JP JP2012103853A patent/JP5631354B2/ja active Active
- 2012-05-18 EP EP12168543.2A patent/EP2530713B1/en active Active
- 2012-06-01 CN CN201210179230.XA patent/CN102810539B/zh active Active
Patent Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH024318U (ja) * | 1988-06-21 | 1990-01-11 | ||
JPH02137269A (ja) * | 1988-11-17 | 1990-05-25 | Mitsubishi Electric Corp | 半導体装置 |
JPH05326853A (ja) * | 1992-05-22 | 1993-12-10 | Mitsubishi Electric Corp | トランジスタ回路 |
JPH0685648A (ja) * | 1992-09-03 | 1994-03-25 | Nec Corp | 出力回路 |
JPH06216735A (ja) * | 1993-01-13 | 1994-08-05 | Fuji Electric Co Ltd | 出力回路 |
JP2001014853A (ja) * | 1999-06-28 | 2001-01-19 | Hitachi Ltd | 半導体集積回路装置 |
JP2003133938A (ja) * | 2001-10-26 | 2003-05-09 | Mitsubishi Electric Corp | 出力回路 |
JP2006165947A (ja) * | 2004-12-07 | 2006-06-22 | Renesas Technology Corp | 駆動回路 |
JP2007214158A (ja) * | 2006-02-07 | 2007-08-23 | Renesas Technology Corp | 半導体集積回路装置 |
JP2009081307A (ja) * | 2007-09-26 | 2009-04-16 | Toshiba Corp | Esd保護回路 |
Also Published As
Publication number | Publication date |
---|---|
EP2530713B1 (en) | 2018-10-17 |
US20120306013A1 (en) | 2012-12-06 |
JP5631354B2 (ja) | 2014-11-26 |
CN102810539B (zh) | 2016-03-30 |
US8564065B2 (en) | 2013-10-22 |
CN102810539A (zh) | 2012-12-05 |
EP2530713A1 (en) | 2012-12-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5631354B2 (ja) | 金属酸化物半導体出力回路およびそれを形成する方法 | |
US8592860B2 (en) | Apparatus and method for protection of electronic circuits operating under high stress conditions | |
US10177566B2 (en) | Apparatus and methods for actively-controlled trigger and latch release thyristor | |
US8680620B2 (en) | Bi-directional blocking voltage protection devices and methods of forming the same | |
US9362265B2 (en) | Protection devices for precision mixed-signal electronic circuits and methods of forming the same | |
CN108155636B (zh) | 有源接口电阻调制开关 | |
US7554839B2 (en) | Symmetric blocking transient voltage suppressor (TVS) using bipolar transistor base snatch | |
CN107230673B (zh) | 使用防护区域的静电放电保护设备和方法 | |
US8947841B2 (en) | Protection systems for integrated circuits and methods of forming the same | |
US20110303947A1 (en) | Apparatus and method for protecting electronic circuits | |
US20060152868A1 (en) | ESD protection unit with ability to enhance trigger-on speed of low voltage triggered PNP | |
JP2022517016A (ja) | 高電圧許容型高速インターフェースのための低漏れ電流による電気的過負荷保護 | |
JP5540801B2 (ja) | Esd保護回路及び半導体装置 | |
WO2007038645A2 (en) | Electrostatic protection systems and methods | |
KR20130135093A (ko) | 래치-업 로버스트 scr-기반 디바이스 | |
JP4763324B2 (ja) | 静電保護回路及び該静電保護回路を含む半導体装置 | |
US8008727B2 (en) | Semiconductor integrated circuit device including a pad and first mosfet | |
TWI520298B (zh) | 免於閂鎖之靜電放電保護 | |
TWI406385B (zh) | 靜電放電保護裝置 | |
TWI518867B (zh) | 保護元件以及具有此保護元件的靜電放電保護裝置 | |
KR20140047965A (ko) | Esd 보호회로 | |
Lee et al. | New voltage controlled diode for power rail and regulator ESD protection |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140509 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20140509 |
|
A871 | Explanation of circumstances concerning accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A871 Effective date: 20140509 |
|
A975 | Report on accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A971005 Effective date: 20140527 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140604 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140811 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140912 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20141007 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5631354 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: R3D04 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |