KR20140047965A - Ｅｓｄ 보호회로 - Google Patents

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Abstract

본 발명에 의한 ESD 보호회로는, 양의 단자, 기준전위, 제1 노드 및 제2 노드에 연결되고, 입력전압에 따라 소정의 임계값에서 애벌런치 항복(Avalanche Breakdown)에 따른 출력전압 또는 출력전류를 형성하는 제1 정전기방전보호부 및 상기 양의 단자, 음의 단자, 상기 제1 노드 및 상기 제2 노드에 연결되고, 상기 제1 정전기방전보호부에서 형성된 상기 출력전압 또는 상기 출력전류를 수신하며, 상기 수신된 출력전압 또는 출력전류를 이용하여 트리거(Trigger)동작을 수행하고, 전류이득을 감소시키는 적어도 하나의 플로팅 도핑영역을 포함하는 제2 정전기방전보호부를 포함한다.

Description

ＥＳＤ 보호회로{Electrostatic Discharge Protection Circuit}
본 발명은 ESD 보호회로에 관한 것으로, 더욱 상세하게는 SCR (Silicon Controlled Rectifier)과 GGNMOS(Gate Grounded NMOS)를 이용하여 낮은 트리거(Trigger) 전압과 높은 홀딩(Holding) 전압을 갖는 새로운 ESD 보호회로에 관한 것이다.
정전기는 서로 다른 전위의 두 물체 사이에서 직접적인 접촉이나 전기장에 의한 유도로 발생된 정전하에 의해 발생되는 전기적 현상이다. ESD(Electrostatic Discharge, 정전기 방전)는 발생된 정전하가 교환되는 현상이다. 이러한 ESD는 크기가 수 마이크로(Micro) 또는 나노(Nano) 이하인 반도체에 유입되면 반도체 내부의 소자나 회로를 손상시킨다. 따라서, 최근에는 ESD를 방지하기 위하여 다양한 ESD 보호회로가 개발되고 있다.
ESD 보호회로에는 NMOS(N-channel MOS) 또는 실리콘 제어 정류기(Silicon Controlled Rectifier, SCR) 등이 사용된다. NMOS를 이용한 ESD 보호회로에서 접지 게이트 엔모스(Gate Grounded NMOS, GGNMOS)는 NMOS의 기생 바이폴라 성분을 이용하여 ESD 전류를 방전시킨다. GGNMOS는 면적 대비 방전시킬 수 있는 ESD 전류의 양이 매우 적다. 따라서, GGNMOS는 많은 ESD 전류를 방전시키기 위하여 면적을 크게 하여야 하지만, 이는 GGNMOS의 기생 커패시턴스(Parastic Capacitance)가 증가한다.
SCR을 이용한 ESD 보호회로에서 SCR은 GGNMOS보다 기생 커패시턴스가 작고, 작은 면적으로 ESD 전류를 방전 시킬 수 있어 고주파용 아날로그 및 RF(Radio Frequency)회로에 적합하다. 하지만, SCR은 홀딩 전압이 낮아 래치-업(Latch-Up)이 발생 될 수 있다. 또한, SCR은 트리거(Trigger) 전압이 20~30V 이상으로 매우 높아 저전압 회로에 적용하기 어렵다. 이러한 SCR의 트리거 전압을 낮추어 저전압에 적용 가능한 LVTSCR(Low Voltage Triggering SCR)이 제안되고 있다. 이와 같이, SCR은 다이오드 및 MOSFET 보다 전류 방전 능력이 우수하여 높은 감내 특성(Robustness)을 요구하는 ESD 보호회로에 많이 사용된다.
그러나, SCR은 높은 트리거 전압으로 인하여 저전압 회로에 적용하기 어려운 문제점이 있다. 또한, SCR은 홀딩 전압이 낮아 래치-업이 발생된다. SCR의 래치업을 해결하기 위해서는 ESD 보호회로에 추가적인 회로를 부가해야 하는데, 이는 ESD 보호회로가 구조적으로 복잡해지고 면적이 커진다는 문제점이 발생한다.
본 발명은 상술한 종래 기술의 문제점을 해결하기 위한 것이다. 즉, GGNMOS가 애벌런치 항복에 따라 형성된 출력전압 또는 출력전류를 SCR에 제공함으로써, SCR이 낮은 트리거 전압에서 동작하는 ESD 보호회로를 제공하는 것이 본 발명의 목적 중 하나이다. 또한, 본 발명의 목적 중 하나는 SCR에 N형 불순물 또는 P형 불순물이 고농도로 도핑된 플로팅영역을 삽입하여 높은 홀딩 전압을 유지하는 ESD 보호회로를 제공하는 것이다.
본 발명에 의한 ESD 보호회로는, 양의 단자, 기준전위, 제1 노드 및 제2 노드에 연결되고, 입력전압에 따라 소정의 임계값에서 애벌런치 항복(Avalanche Breakdown)에 따른 출력전압 또는 출력전류를 형성하는 제1 정전기방전보호부 및 상기 양의 단자, 음의 단자, 상기 제1 노드 및 상기 제2 노드에 연결되고, 상기 제1 정전기방전보호부에서 형성된 상기 출력전압 또는 상기 출력전류를 수신하며, 상기 수신된 출력전압 또는 출력전류를 이용하여 트리거(Trigger)동작을 수행하고, 전류이득을 감소시키는 적어도 하나의 플로팅 도핑영역을 포함하는 제2 정전기방전보호부를 포함한다.
일 실시예에서, 상기 제1 정전기방전보호부는 상기 애벌런치 항복에 따른 상기 소정의 임계값에서의 출력전압이 상기 제2 정전기방전보호부에서 상기 트리거 동작을 수행시키는 전압보다 낮아 상기 제2 정전기방전보호부 보다 먼저 동작한다.
일 실시예에서, 상기 제1 정전기방전보호부는, 상기 양의 단자에 연결된 드레인, 상기 기준전위에 연결된 게이트 및 상기 제2 노드에 연결된 소스를 포함하는 제1 NMOS트랜지스터, 상기 제1 노드에 연결된 드레인, 상기 기준전위에 연결된 게이트 및 상기 제2 노드에 연결된 소스를 포함하는 제2 NMOS트랜지스터 및 상기 양의 단자와 상기 제1 노드 사이에 연결된 N웰저항을 포함한다.
일 실시예에서, 상기 제1 정전기방전보호부는 상기 소정의 임계값에서 상기 애벌런치 항복에 따라 형성된 상기 출력전압 또는 상기 출력전류를 상기 제1 NMOS트랜지스터의 소스 및 상기 제2 NMOS트랜지스터의 소스와 연결된 상기 제2 노드를 통하여 상기 제2 정전기방전보호부에 제공한다.
일 실시예에서, 상기 제2 정전기방전보호부의 상기 적어도 하나의 플로팅 도핑영역은 N형 불순물이 고농도로 도핑 된 플로팅 N+도핑영역 및 P형 불순물이 고농도로 도핑 된 플로팅 P+도핑영역을 포함한다.
일 실시예에서, 상기 제2 정전기방전보호부는, 상기 제1 정전기방전보호부에서 형성된 상기 출력전압 또는 상기 출력전류를 수신하고, P형 불순물이 고농도로 도핑 된 P+도핑영역을 더 포함한다.
일 실시예에서, 상기 제2 정전기방전보호부는, 상기 양의 단자에 연결된 이미터, 상기 제1 노드와 제3 노드에 연결된 베이스 및 상기 제2 노드에 연결된 컬렉터를 포함하는 PNP트랜지스터 및 상기 제3 노드에 연결된 컬렉터, 상기 제2 노드에 연결된 베이스 및 상기 음의 단자에 연결된 이미터를 포함하는 NPN트랜지스터를 포함하는 SCR, 상기 양의 단자와 상기 제3 노드 사이에 연결된 N웰저항, 및 상기 음의 단자와 상기 제2 노드 사이에 연결된 P웰저항을 포함한다.
일 실시예에서, 상기 제2 정전전기방전보호부는 상기 PNP트랜지스터의 컬렉터, 상기 NPN트랜지스터의 베이스 및 상기 P웰저항의 일단이 연결된 상기 제2 노드를 통하여 상기 제1 정전기방전보호부에서 형성된 상기 출력전압 또는 상기 출력전류를 수신한다.
일 실시예에서, 상기 제2 정전기방전보호부의 상기 SCR은 상기 PNP트랜지스터의 베이스와 상기 NPN트랜지스터의 베이스 사이에서 애벌런치 항복이 발생하면 상기 PNP트랜지스터가 턴 온되고, 상기 턴 온된 PNP트랜지스터를 통하여 흐르는 전류에 의하여 상기 NPN트랜지스터를 턴 온 시켜, 상기 PNP트랜지스터와 상기 NPN트랜지스터의 래치(Latch)로 동작한다.
일 실시예에서, 상기 제2 정전기방전보호부의 상기 적어도 하나의 플로팅 영역은 상기 PNP트랜지스터 또는 상기 NPN트랜지스터가 턴 온될 때, 상기 PNP트랜지스터 또는 상기 NPN트랜지스터의 상기 전류이득을 감소시킨다.
본 발명에 의한 ESD 보호회로는, 양의 단자, 기준전위 및 제2 노드에 연결되고, 입력전압에 따라 소정의 임계값에서 애벌런치 항복(Avalanche Breakdown)에 따른 출력전압 또는 출력전류를 형성하며, 제1 P웰 상에 형성된 제1 정전기방전보호부 및 상기 양의 단자, 음의 단자 및 상기 제2 노드에 연결되고, 상기 제1 정전기방전보호부에서 형성된 상기 출력전압 또는 상기 출력전류를 수신하며, 상기 수신된 출력전압 또는 출력전류를 이용하여 트리거(Trigger)동작을 수행하고, 전류이득을 감소시키는 적어도 하나의 플로팅 도핑영역을 포함하는 N웰 및 제2 P웰 상에 형성된 제2 정전기방전보호부를 포함한다.
일 실시예에서, 상기 제1 정전기방전보호부는 상기 애벌런치 항복에 따른 상기 소정의 임계값에서의 출력전압이 상기 제2 정전기방전보호부에서 상기 트리거 동작을 수행시키는 전압보다 낮아 상기 제2 정전기방전보호부 보다 먼저 동작한다.
일 실시예에서, 상기 제1 정전기방전보호부는, 기판 상에 형성된 상기 제1 P웰, 상기 제1 P웰 상에 형성되고, 고농도로 도핑되며, 상기 양의 단자에 연결된 제1 N+도핑영역, 상기 제1 P웰 상에 형성되고, 고농도로 도핑되며, 상기 제2 노드에 연결된 제2 N+도핑영역, 상기 제1 P웰과 상기 N웰 접합면에 브릿지 연결되고, 고농도로 도핑된 브릿지 N+도핑영역, 상기 제1 N+도핑영역이 드레인, 상기 제2 N+도핑영역이 소스 및 상기 제1 N+도핑영역과 상기 제2 N+도핑영역 사이의 상기 제1 P웰 표면에 형성된 게이트를 포함하는 제1 NMOS트랜지스터 및 상기 브릿지 N+도핑영역이 드레인, 상기 제2 N+도핑영역이 소스 및 상기 브릿지 N+도핑영역과 상기 제2 N+도핑영역 사이의 상기 제1 P웰 표면에 형성된 게이트를 포함하는 제2 NMOS트랜지스터를 포함하되, 상기 제1 NMOS트랜지스터의 게이트 및 상기 제2 NMOS트랜지스터의 게이트는 상기 기준전위에 연결된다.
일 실시예에서, 상기 제1 정전기방전보호부는 상기 입력전압에 따라 상기 제1 N+도핑영역과 상기 제1 P웰 사이에서 상기 애벌런치 항복이 발생하고, 상기 애벌런치 항복에 따라 형성된 상기 출력전압 또는 상기 출력전류를 상기 제2 N+도핑영역에서 상기 제2 노드를 통하여 상기 제2 정전기방전보호부에 제공한다.
일 실시예에서, 상기 제2 정전기방전보호부는, 기판 상에 형성되고, 상기 제1 P웰과 접합되는 상기 N웰, 상기 N웰 상에 형성되고, 고농도로 도핑되며, 상기 양의 단자에 연결된 제3 N+도핑영역, 상기 N웰 상에 형성되고, 고농도로 도핑되며, 상기 양의 단자에 연결된 제1 P+도핑영역, 상기 N웰 상에 형성되고, 고농도로 도핑된 플로팅 N+도핑영역, 기판 상에 형성되고, 상기 N웰과 접합되는 상기 제2 P웰; 상기 제2 P웰 상에 형성되고, 고농도로 도핑된 플로팅 P+도핑영역, 상기 제2 P웰 상에 형성되고, 고농도로 도핑되며, 상기 제2 노드에 연결된 제2 P+도핑영역, 상기 제2 P웰 상에 형성되고, 고농도로 도핑되며, 상기 음의 단자에 연결된 제4 N+도핑영역, 상기 제2 P웰 상에 형성되고, 고농도로 도핑되며, 상기 음의 단자에 연결된 제3 P+도핑영역, 상기 제3 N+도핑영역과 상기 N웰 사이에 연결된 N웰저항 및 상기 제3 P+도핑영역과 상기 제2 P웰 사이에 연결된 P웰저항을 포함한다.
일 실시예에서, 상기 제2 정전기방전보호부는 상기 제2 P+도핑영역이 연결된 상기 제2 노드를 통하여 상기 제1 정전기방전보호부에서 형성된 상기 출력전압 또는 상기 출력전류를 수신한다.
일 실시예에서, 상기 제2 정전기방전보호부의 상기 제1 P+도핑영역, 상기 N웰, 상기 제2 P웰 및 상기 제4 N+도핑영역은 SCR을 형성하되, 상기 SCR은, 상기 제1 P+도핑영역은 이미터, 상기 N웰은 베이스 및 상기 제2 P웰은 컬렉터를 포함하는 PNP트랜지스터 및 상기 N웰은 컬렉터, 상기 제2 P웰은 베이스 및 상기 제4 N+도핑영역은 이미터를 포함하는 NPN트랜지스터를 포함한다.
일 실시예에서, 상기 제2 정전기방전보호부는 상기 N웰과 상기 제2 P웰 사이에서 애벌런치 항복이 발생하면 상기 PNP트랜지스터가 턴 온되고, 상기 턴 온된 PNP트랜지스터를 통하여 흐르는 전류에 의하여 상기 NPN트랜지스터를 턴 온 시켜, 상기 PNP트랜지스터와 상기 NPN트랜지스터의 래치(Latch)로 동작한다.
일 실시예에서, 상기 제2 정전기방전보호부의 상기 플로팅 N+도핑영역은 상기 PNP트랜지스터가 턴 온 될 때 상기 PNP트랜지스터의 상기 전류이득을 감소시키고, 상기 플로팅 P+도핑영역은 상기 NPN트랜지스터가 턴 온 될 때 상기 NPN트랜지스터의 상기 전류이득을 감소시킨다.
본 발명의 일 실시예에 의한다면, 트리거 전압이 낮음에 따라 저전압 회로에 적용 가능하다는 효과가 제공된다. 본 발명의 일 실시예에 의한다면, 홀딩 전압이 높음에 따라 정상동작 상태에서의 래치-업(Latch-Up) 현상을 방지할 수 있다는 효과가 제공된다. 또한, 본 발명의 일 실시예에 의한다면, 집적회로 및 I/O 인터페이스 회로 등에 적용이 가능하므로 원-칩(One-Chip) 화에 따른 비용절감 효과가 제공된다.
도 1은 본 발명의 일 실시예에 따른 ESD 보호회로의 회로를 도시한 회로도이다.
도 2는 상기 도 1에 도시된 ESD 보호회로를 기판(10) 상에 구현한 단면도이다.
도 3은 종래의 LVTSCR(Low Voltage Triggeer SCR)과 본 발명의 일 실시예에 따른 ESD 보호회로의 애노드 전압과 애노드 전류에 따른 특성을 비교한 그래프이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하에서는, 첨부된 도면을 참조하여 본 발명의 일 실시예에 따른 ESD 보호회로를 설명한다.
제1 실시예
도 1은 본 발명의 일 실시예에 따른 ESD 보호회로의 회로를 도시한 회로도이다.
도 2는 상기 도 1에 도시된 ESD 보호회로를 기판(10) 상에 구현한 단면도이다.
도1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 ESD 보호회로는 제1 정전기방전보호부(100) 및 제2 정전기방전보호부(200)로 구성된다.
제1 정전기방전보호부(100)는 양의 단자, 기준전위(130), 제1 노드 및 제2 노드에 연결된다. 양의 단자는 애노드(Anode)일 수 있고, 패드(PAD)에 연될 수 있다. 기준전위(130)는 접지전압일 수 있지만, 다양한 전압으로 설정가능하다.
또한, 제1 정전기방전보호부(100)는 입력전압에 따라 소정의 임계값에서 애벌런치 항복(Avalanche Breakdown)이 발생하면 트리거 동작을 수행한다. 이에 따라 제1 정전기방전보호부(100)는 애벌런치 항복에 따른 출력전압 또는 출력전류를 형성한다.
또한, 제1 정전기방전보호부(100)의 애벌런치 항복에 따른 소정의 임계값에서의 출력전압이 제2 정전기방전보호부(200)에서 트리거 동작을 수행시키는 전압보다 낮다. 즉, 제1 정전기방전보호부(100)가 제2 정전기방전보호부(200)보다 낮은 트리거 전압을 가진다. 따라서, 제1 정전기방전보호부(100)가 제2 정전기방전보호부(200)보다 먼저 동작을 한다.
제2 정전기방전보호부(200)는 양의 단자, 음의 단자, 제1 노드 및 제2 노드에 연결된다. 음의 단자는 캐소드(Cathode)일 수 있고, 접지전압(Vss)에 연결될 수 있다.
또한, 제2 정전기방전보호부(200)는 제1 정전기방전보호부(100)에서 애벌런치 항복에 따라 형성된 출력전압 또는 출력전류를 수신하고, 수신된 출력전압 또는 출력전류를 이용하여 트리거(Trigger)동작을 수행한다. 제2 정전기방전보호부(200)는 형성된 출력전압 또는 출력전류를 수신 받는 P+도핑영역을 더 포함한다. P+도핑영역은 P형 불순물이 고농도로 도핑 된다.
또한, 제2 정전기방전보호부(200)는 전류이득을 감소시키는 적어도 하나의 플로팅 도핑영역을 포함한다. 적어도 하나의 플로팅 도핑영역은 N형 불순물이 고농도로 도핑 된 플로팅 N+도핑영역(430) 및 P형 불순물이 고농도로 도핑 된 플로팅 P+도핑영역(510)을 포함한다.
계속하여 도 1을 참조하면, 제1 정전기방전보호부(100)는 제1 NMOS트랜지스터(110), 제2 NMOS트랜지스터(120) 및 N웰저항(220)으로 구성된다. 제1 NMOS트랜지스터(110)는 양의 단자에 연결된 드레인, 기준전위(130)에 연결된 게이트 및 제2 노드에 연결된 소스를 포함한다. 제2 NMOS트랜지스터(120)는 제1 노드에 연결된 드레인, 기준전위(130)에 연결된 게이트 및 제2 노드에 연결된 소스를 포함한다. N웰저항(220)은 양의 단자와 제1 노드 사이에 연결된다.
제2 정전기방전보호부(200)는 PNP트랜지스터(212) 및 NPN트랜지스터(214)를 포함하는 SCR(210), N웰저항(220) 및 P웰저항(230)으로 구성된다. PNP트랜지스터(212)는 양의 단자에 연결된 이미터, 제1 노드와 제3 노드에 연결된 베이스 및 제2 노드에 연결된 컬렉터를 포함한다. NPN트랜지스터(214)는 제3 노드에 연결된 컬렉터, 제2 노드에 연결된 베이스 및 음의 단자에 연결된 이미터를 포함한다. N웰저항(220)은 양의 단자와 제3 노드 사이에 연결되고, P웰저항(230)은 음의 단자와 제2 노드 사이에 연결된다.
또한, 제1 정전기방전보호부(100)는 소정의 임계값에서 애벌런치 항복에 따라 형성된 출력전압 또는 출력전류를 제2 노드를 통하여 상기 제2 정전기방전보호부(200)에 제공한다. 제2 노드에는 제1 정전기방전보호부(100)의 제1 NMOS트랜지스터(110)의 소스 및 제2 NMOS트랜지스터(120)의 소스가 연결되고, 제2 정전기방전보호부(200)의 PNP트랜지스터(212)의 컬렉터, NPN트랜지스터(214)의 베이스 및 P웰저항(230)의 일단이 연결된다.
또한, 제2 정전기방전보호부(200)의 SCR(210)은 PNP트랜지스터(212)의 베이스와 NPN트랜지스터(214)의 베이스 사이에서 애벌런치 항복이 발생하면 PNP트랜지스터(212)가 턴 온 되고, 턴 온된 PNP트랜지스터(212)를 통하여 흐르는 전류에 의하여 NPN트랜지스터(214)가 턴 온 된다. 이에 따라, SCR(210)은 PNP트랜지스터(212)와 NPN트랜지스터(214)의 래치(Latch)로 동작한다.
또한, 제2 정전기방전보호부(200)의 적어도 하나의 플로팅 영역은 PNP트랜지스터(212) 또는 NPN트랜지스터(214)가 턴 온될 때, PNP트랜지스터(212) 또는 NPN트랜지스터(214)의 전류이득을 감소시킨다. 적어도 하나의 플로팅 도핑영역은 N형 불순물이 고농도로 도핑 된 플로팅 N+도핑영역(430) 및 P형 불순물이 고농도로 도핑 된 플로팅 P+도핑영역(510)을 포함할 수 있다. 플로팅 N+도핑영역(430)은 PNP트랜지스터(212)가 턴 온될 때 PNP트랜지스터(212)의 전류이득을 감소시키고, 플로팅 P+도핑영역(510)은 NPN트랜지스터(214)가 턴 온될 때 NPN트랜지스터(214)의 전류이득을 감소시킨다.
제2 실시예
도 2는 상기 도 1에 도시된 ESD 보호회로를 기판(10) 상에 구현한 단면도이다.
도 1 및 도 2를 참조하면, 기판(10) 상에 제1 P웰(300), 제2 P웰(500) 및 N웰(400)이 형성된다. 제1 정전기방전보호부(100)는 제1 P웰(300) 상에 형성되고, 제2 정전기방전보호부(200)는 제2 P웰(500) 및 N웰(400) 상에 형성된다. 다만, 상술한 제1 정전기방전보호부(100) 및 제2 정전기방전보호부(200)에서 중복되는 부분은 설명의 간명성을 위하여 생략한다.
제1 정전기방전보호부(100)는 제1 P웰(300), 제1 N+도핑영역(310), 제2 N+도핑영역(320), 브릿지 N+도핑영역(330), 제1 NMOS트랜지스터(110) 및 제2 NMOS트랜지스터(120)로 구성된다.
제1 P웰(300)은 기판(10) 상에 형성된다. 제1 N+도핑영역(310)은 제1 P웰(300) 상에 형성되고, 고농도로 도핑되며, 양의 단자에 연결된다. 제2 N+도핑영역(320)은 제1 P웰(300) 상에 형성되고, 고농도로 도핑되며, 제2 노드에 연결된다. 브릿지 N+도핑영역(330)은 제1 P웰(300)과 N웰(400) 접합면에 브릿지 연결되고, 고농도로 도핑된다. 제1 NMOS트랜지스터(110)는 제1 N+도핑영역(310)이 드레인, 제2 N+도핑영역(320)이 소스 및 제1 N+도핑영역(310)과 제2 N+도핑영역(320) 사이의 제1 P웰(300) 표면에 형성된 게이트를 포함한다. 제1 NMOS트랜지스터(110)의 게이트는 게이트 전극(112) 및 게이트 산화막(114)으로 구성된다. 제2 NMOS트랜지스터(120)는 브릿지 N+도핑영역(330)이 드레인, 제2 N+도핑영역(320)이 소스 및 브릿지 N+도핑영역(330)과 상기 제2 N+도핑영역(320) 사이의 제1 P웰(300) 표면에 형성된 게이트를 포함한다. 제2 NMOS트랜지스터(120)의 게이트는 게이트 전극(122) 및 게이트 산화막(124)으로 구성된다. 또한, 제1 NMOS트랜지스터(110)의 게이트 및 제2 NMOS트랜지스터(120)의 게이트는 기준전위(130)에 연결된다.
제2 정전기방전보호부(200)는 N웰(400), 제3 N+도핑영역(410), 제1 P+도핑영역(420), 플로팅 N+도핑영역(430), 제2 P웰(500), 플로팅 P+도핑영역(510), 제2 P+도핑영역(520), 제4 N+도핑영역(530), 제3 P+도핑영역(540), N웰저항(220) 및 P웰저항(230)으로 구성된다.
N웰(400)은 기판(10) 상에 형성되고, 제1 P웰(300)과 접합된다. 제3 N+도핑영역(410)은 N웰(400) 상에 형성되고, 고농도로 도핑되며, 양의 단자에 연결된다. 제1 P+도핑영역(420)은 N웰(400) 상에 형성되고, 고농도로 도핑되며, 양의 단자에 연결된다. 플로팅 N+도핑영역(430)은 N웰(400) 상에 형성되고, 고농도로 도핑된다. 제2 P웰(500)은 기판(10) 상에 형성되고, N웰(400)과 접합된다. 플로팅 P+도핑영역(510)은 제2 P웰(500) 상에 형성되고, 고농도로 도핑된다. 제2 P+도핑영역(520)은 제2 P웰(500) 상에 형성되고, 고농도로 도핑되며, 제2 노드에 연결된다. 제4 N+도핑영역(530)은 제2 P웰(500) 상에 형성되고, 고농도로 도핑되며, 음의 단자에 연결된다. 제3 P+도핑영역(540)은 제2 P웰(500) 상에 형성되고, 고농도로 도핑되며, 상기 음의 단자에 연결된다. N웰저항(220)은 제3 N+도핑영역(410)과 N웰(400) 사이에 연결된다. P웰저항(230)은 제3 P+도핑영역(540)과 제2 P웰(500) 사이에 연결된다.
정전기방전 전류가 패드(PAD)로 유입되면 애노드 단자는 전압이 증가한다. 애노드 단자의 전압이 증가함에 따라 N웰(400)과 제1 N+도핑영역(310)의 전위가 증가한다. 제1 정전기방전보호부(100)는 제2 정전기방전보호부(200)보다 낮은 트리거 전압을 가지므로 트리거 동작이 먼저 수행된다. 따라서, 제1 정전기방전보호부(100)의 제1 N+도핑영역(310)과 제1 P웰(300) 사이는 높은 전계에 의하여 소정의 임계값에서 애벌런치 항복이 발생되고, 애벌런치 항복에 의한 전자-정공 쌍(Electron-Hole Pair)이 발생한다. 이에 따라, 발생된 출력전압 또는 출력전류는 제1 정전기방전보호부(100)의 제2 N+도핑영역(320)에서 제2 노드를 통하여 제2 정전기방전보호부(200)의 제2 P+도핑영역(520)으로 제공된다. 따라서, 제2 정전기방전보호부(200)는 단일의 애벌런치 항복 현상을 이용하는 트리거 전압에 비해 낮은 트리거 전압을 가질 수 있다.
계속하여 도 2를 참조하면, 제2 정전기방전보호부(200)의 제1 P+도핑영역(420), N웰(400), 제2 P웰(500) 및 제4 N+도핑영역(530)은 SCR(210)을 형성한다. SCR(210)은 제1 P+도핑영역(420)은 이미터, N웰(400)은 베이스 및 제2 P웰(500)은 컬렉터를 포함하는 PNP트랜지스터(212) 및 N웰(400)은 컬렉터, 제2 P웰(500)은 베이스 및 제4 N+도핑영역(530)은 이미터를 포함하는 NPN트랜지스터(214)로 구성된다.
제2 정전기방전보호부(200)의 제2 P+도핑영역(520)으로 제공된 제1 정전기방전보호부(100)의 출력전압 또는 출력전류는 제2 정전기방전보호부(200)의 SCR(210)의 제2 P웰(500) 전위를 증가시킨다. SCR(210)의 제2 P웰(500) 전위가 증가함에 따라 소정의 임계값에서 N웰(400)과 제2 P웰(500) 사이에서 애벌런치 항복이 발생되고, SCR(210)은 트리거 동작을 수행한다.
애벌런치 항복에 의하여 발생된 전자-정공 쌍(Electron-Hole Pair)에 의하여 SCR(210)의 PNP트랜지스터(212)가 턴 온된다. PNP트랜지스터(212)가 턴 온될 때 N웰(400) 상에 형성된 플로팅 N+도핑영역(430)은 PNP트랜지스터(212)의 전류이득을 감소시킨다. 또한, 턴 온된 PNP트랜지스터(212)를 통하여 흐르는 전류는 제2 P웰(500)로 흐르게 되고, 이에 따른 전류는 NPN트랜지스터(214)를 턴 온 시킨다. NPN트랜지스터(214)가 턴 온될 때 제2 P웰(500) 상에 형성된 플로팅 P+도핑영역(510)은 NPN트랜지스터(214)의 전류이득을 감소시킨다. 이는 래치 상태를 유지하는 홀딩 전압이 증가함을 의미한다.
따라서, SCR(210)의 PNP트랜지스터(212)와 NPN트랜지스터(214)는 트리거 동작 이후에 홀딩 전압을 유지하는 래치(Latch)로 동작한다. 래치로 동작되는 SCR(210)은 대부분의 정전기방전 전류를 캐소드를 통하여 방전할 수 있다.
도 3은 종래의 LVTSCR(Low Voltage Triggeer SCR)과 본 발명의 일 실시예에 따른 ESD 보호회로의 애노드 전압과 애노드 전류에 따른 특성을 비교한 그래프이다.
도 3을 참조하면, 일반적인 SCR(210)의 트리거 전압은 20V이하이고, 홀딩전압은 1~2V이다. 일반적인 SCR(210)의 트리거 전압을 개선한 LVTSCR은 트리거 전압(VT1)은 7.2V이고, 홀딩전압(VH1)은 1V이다. 본 발명의 일 실시예인 ESD 보호회로의 트리거 전압(VT2)은 6.5V이고, 홀딩전압(VH2)은 2.3V이다. 따라서, 본 발명의 일 실시예인 ESD 보호회로의 트리거 전압은 종래의 LVTSCR보다 0.7V 정도 낮으며, 홀딩전압은 종래의 LVTSCR보다 1.3V정도 높아짐을 알 수 있다.
이는 제1 정전기방전보호부(100)가 낮은 트리거 전압에서 동작하고, 이에 따라 형성된 트리거 전압 또는 전류 성분을 제2 정전기방전보호부(200)의 제2 P+도핑영역(520)으로 제공함으로써, 제2 정전기방전보호부(200)의 SCR(210)이 보다 낮은 트리거 전압에서 동작하는 회로를 구현할 수 있다.
또한, 제2 정전기방전보호부(200)의 N웰(400)에 형성된 플로팅 N+도핑영역(430)은 PNP트랜지스터(212)의 전류이득을 감소시키고, P웰에 형성된 플로팅 P+도핑영역(510)은 NPN트랜지스터(214)의 전류이득을 감소시킨다. 이는 래치 상태를 유지하는 홀딩 전압이 증가함을 의미한다. 따라서, 홀딩전압은 증가된다.
본 발명의 실시예에 따른 ESD보호회로는 단일의 애벌런치 항복 현상을 이용하는 종래 기술에 비해 낮은 트리거 전압과 높은 홀딩 전압을 가진다. 따라서, 트리거 전압이 낮음에 따라 고전압이 반도체 내부회로에 공급되는 것을 차단하고, 이를 통해 반도체 내부회로가 고전압에 따라 오동작이 발생되는 현상은 방지된다. 또한, 홀딩 전압이 높음에 따라 반도체 내부회로로 노이즈 등이 전달되는 현상이 방지되고, 정상동작 상태에서의 래치-업 현상도 방지된다.
10 : 기판 100 : 제1 정전기방전보호부
110 : 제1 NMOS트랜지스터
112 : 제1 NMOS트랜지스터의 게이트 전극
114 : 제1 NMOS트랜지스터의 게이트 산화막
120 : 제2 NMOS트랜지스터
122 : 제2 NMOS트랜지스터의 게이트 전극
124 : 제2 NMOS트랜지스터의 게이트 산화막
130 : 기준전위 200 : 제2 정전기방전보호부
210 : SCR 212 : PNP트랜지스터
214 : NPN트랜지스터 220 : N웰저항
230 : P웰저항 300 : 제1 P웰
310 : 제1 N+도핑영역 320 : 제2 N+도핑영역
330 : 브릿지 N+도핑영역 400 : N웰
410 : 제3 N+도핑영역 420 : 제1 P+도핑영역
430 : 플로팅 N+도핑영역 500 : 제2 P웰
510 : 플로팅 P+도핑영역 520 : 제2 P+도핑영역
530 : 제4 N+도핑영역 540 : 제3 P+도핑영역

Claims (19)

  1. 양의 단자, 기준전위, 제1 노드 및 제2 노드에 연결되고, 입력전압에 따라 소정의 임계값에서 애벌런치 항복(Avalanche Breakdown)에 따른 출력전압 또는 출력전류를 형성하는 제1 정전기방전보호부; 및
    상기 양의 단자, 음의 단자, 상기 제1 노드 및 상기 제2 노드에 연결되고, 상기 제1 정전기방전보호부에서 형성된 상기 출력전압 또는 상기 출력전류를 수신하며, 상기 수신된 출력전압 또는 출력전류를 이용하여 트리거(Trigger)동작을 수행하고, 전류이득을 감소시키는 적어도 하나의 플로팅 도핑영역을 포함하는 제2 정전기방전보호부를 포함하는 ESD 보호회로.
  2. 제1항에 있어서,
    상기 제1 정전기방전보호부는 상기 애벌런치 항복에 따른 상기 소정의 임계값에서의 출력전압이 상기 제2 정전기방전보호부에서 상기 트리거 동작을 수행시키는 전압보다 낮아 상기 제2 정전기방전보호부 보다 먼저 동작하는 ESD 보호회로.
  3. 제1항에 있어서, 상기 제1 정전기방전보호부는,
    상기 양의 단자에 연결된 드레인, 상기 기준전위에 연결된 게이트 및 상기 제2 노드에 연결된 소스를 포함하는 제1 NMOS트랜지스터;
    상기 제1 노드에 연결된 드레인, 상기 기준전위에 연결된 게이트 및 상기 제2 노드에 연결된 소스를 포함하는 제2 NMOS트랜지스터; 및
    상기 양의 단자와 상기 제1 노드 사이에 연결된 N웰저항을 포함하는 ESD 보호회로.
  4. 제3항에 있어서,
    상기 제1 정전기방전보호부는 상기 소정의 임계값에서 상기 애벌런치 항복에 따라 형성된 상기 출력전압 또는 상기 출력전류를 상기 제1 NMOS트랜지스터의 소스 및 상기 제2 NMOS트랜지스터의 소스와 연결된 상기 제2 노드를 통하여 상기 제2 정전기방전보호부에 제공하는 ESD 보호회로.
  5. 제1항에 있어서,
    상기 제2 정전기방전보호부의 상기 적어도 하나의 플로팅 도핑영역은 N형 불순물이 고농도로 도핑 된 플로팅 N+도핑영역 및 P형 불순물이 고농도로 도핑 된 플로팅 P+도핑영역을 포함하는 ESD 보호회로.
  6. 제1항에 있어서, 상기 제2 정전기방전보호부는,
    상기 제1 정전기방전보호부에서 형성된 상기 출력전압 또는 상기 출력전류를 수신하고, P형 불순물이 고농도로 도핑 된 P+도핑영역을 더 포함하는 ESD 보호회로.
  7. 제1항에 있어서, 상기 제2 정전기방전보호부는,
    상기 양의 단자에 연결된 이미터, 상기 제1 노드와 제3 노드에 연결된 베이스 및 상기 제2 노드에 연결된 컬렉터를 포함하는 PNP트랜지스터 및 상기 제3 노드에 연결된 컬렉터, 상기 제2 노드에 연결된 베이스 및 상기 음의 단자에 연결된 이미터를 포함하는 NPN트랜지스터를 포함하는 SCR;
    상기 양의 단자와 상기 제3 노드 사이에 연결된 N웰저항; 및
    상기 음의 단자와 상기 제2 노드 사이에 연결된 P웰저항을 포함하는 ESD 보호회로.
  8. 제7항에 있어서,
    상기 제2 정전전기방전보호부는 상기 PNP트랜지스터의 컬렉터, 상기 NPN트랜지스터의 베이스 및 상기 P웰저항의 일단이 연결된 상기 제2 노드를 통하여 상기 제1 정전기방전보호부에서 형성된 상기 출력전압 또는 상기 출력전류를 수신하는 ESD 보호회로.
  9. 제7항에 있어서,
    상기 제2 정전기방전보호부의 상기 SCR은 상기 PNP트랜지스터의 베이스와 상기 NPN트랜지스터의 베이스 사이에서 애벌런치 항복이 발생하면 상기 PNP트랜지스터가 턴 온되고, 상기 턴 온된 PNP트랜지스터를 통하여 흐르는 전류에 의하여 상기 NPN트랜지스터를 턴 온 시켜, 상기 PNP트랜지스터와 상기 NPN트랜지스터의 래치(Latch)로 동작하는 ESD 보호회로.
  10. 제7항에 있어서,
    상기 제2 정전기방전보호부의 상기 적어도 하나의 플로팅 영역은 상기 PNP트랜지스터 또는 상기 NPN트랜지스터가 턴 온될 때, 상기 PNP트랜지스터 또는 상기 NPN트랜지스터의 상기 전류이득을 감소시키는 ESD 보호회로.
  11. 양의 단자, 기준전위 및 제2 노드에 연결되고, 입력전압에 따라 소정의 임계값에서 애벌런치 항복(Avalanche Breakdown)에 따른 출력전압 또는 출력전류를 형성하며, 제1 P웰 상에 형성된 제1 정전기방전보호부; 및
    상기 양의 단자, 음의 단자 및 상기 제2 노드에 연결되고, 상기 제1 정전기방전보호부에서 형성된 상기 출력전압 또는 상기 출력전류를 수신하며, 상기 수신된 출력전압 또는 출력전류를 이용하여 트리거(Trigger)동작을 수행하고, 전류이득을 감소시키는 적어도 하나의 플로팅 도핑영역을 포함하는 N웰 및 제2 P웰 상에 형성된 제2 정전기방전보호부를 포함하는 ESD 보호회로.
  12. 제11항에 있어서,
    상기 제1 정전기방전보호부는 상기 애벌런치 항복에 따른 상기 소정의 임계값에서의 출력전압이 상기 제2 정전기방전보호부에서 상기 트리거 동작을 수행시키는 전압보다 낮아 상기 제2 정전기방전보호부 보다 먼저 동작하는 ESD 보호회로.
  13. 제11항에 있어서, 상기 제1 정전기방전보호부는,
    기판 상에 형성된 상기 제1 P웰;
    상기 제1 P웰 상에 형성되고, 고농도로 도핑되며, 상기 양의 단자에 연결된 제1 N+도핑영역;
    상기 제1 P웰 상에 형성되고, 고농도로 도핑되며, 상기 제2 노드에 연결된 제2 N+도핑영역;
    상기 제1 P웰과 상기 N웰 접합면에 브릿지 연결되고, 고농도로 도핑된 브릿지 N+도핑영역;
    상기 제1 N+도핑영역이 드레인, 상기 제2 N+도핑영역이 소스 및 상기 제1 N+도핑영역과 상기 제2 N+도핑영역 사이의 상기 제1 P웰 표면에 형성된 게이트를 포함하는 제1 NMOS트랜지스터; 및
    상기 브릿지 N+도핑영역이 드레인, 상기 제2 N+도핑영역이 소스 및 상기 브릿지 N+도핑영역과 상기 제2 N+도핑영역 사이의 상기 제1 P웰 표면에 형성된 게이트를 포함하는 제2 NMOS트랜지스터를 포함하되,
    상기 제1 NMOS트랜지스터의 게이트 및 상기 제2 NMOS트랜지스터의 게이트는 상기 기준전위에 연결된 ESD 보호회로.
  14. 제13항에 있어서,
    상기 제1 정전기방전보호부는 상기 입력전압에 따라 상기 제1 N+도핑영역과 상기 제1 P웰 사이에서 상기 애벌런치 항복이 발생하고, 상기 애벌런치 항복에 따라 형성된 상기 출력전압 또는 상기 출력전류를 상기 제2 N+도핑영역에서 상기 제2 노드를 통하여 상기 제2 정전기방전보호부에 제공하는 ESD 보호회로.
  15. 제11항에 있어서, 상기 제2 정전기방전보호부는,
    기판 상에 형성되고, 상기 제1 P웰과 접합되는 상기 N웰;
    상기 N웰 상에 형성되고, 고농도로 도핑되며, 상기 양의 단자에 연결된 제3 N+도핑영역;
    상기 N웰 상에 형성되고, 고농도로 도핑되며, 상기 양의 단자에 연결된 제1 P+도핑영역;
    상기 N웰 상에 형성되고, 고농도로 도핑된 플로팅 N+도핑영역;
    기판 상에 형성되고, 상기 N웰과 접합되는 상기 제2 P웰;
    상기 제2 P웰 상에 형성되고, 고농도로 도핑된 플로팅 P+도핑영역;
    상기 제2 P웰 상에 형성되고, 고농도로 도핑되며, 상기 제2 노드에 연결된 제2 P+도핑영역;
    상기 제2 P웰 상에 형성되고, 고농도로 도핑되며, 상기 음의 단자에 연결된 제4 N+도핑영역;
    상기 제2 P웰 상에 형성되고, 고농도로 도핑되며, 상기 음의 단자에 연결된 제3 P+도핑영역;
    상기 제3 N+도핑영역과 상기 N웰 사이에 연결된 N웰저항; 및
    상기 제3 P+도핑영역과 상기 제2 P웰 사이에 연결된 P웰저항을 포함하는 ESD 보호회로.
  16. 제15항에 있어서,
    상기 제2 정전기방전보호부는 상기 제2 P+도핑영역이 연결된 상기 제2 노드를 통하여 상기 제1 정전기방전보호부에서 형성된 상기 출력전압 또는 상기 출력전류를 수신하는 ESD 보호회로.
  17. 제15항에 있어서,
    상기 제2 정전기방전보호부의 상기 제1 P+도핑영역, 상기 N웰, 상기 제2 P웰 및 상기 제4 N+도핑영역은 SCR을 형성하되, 상기 SCR은,
    상기 제1 P+도핑영역은 이미터, 상기 N웰은 베이스 및 상기 제2 P웰은 컬렉터를 포함하는 PNP트랜지스터; 및
    상기 N웰은 컬렉터, 상기 제2 P웰은 베이스 및 상기 제4 N+도핑영역은 이미터를 포함하는 NPN트랜지스터를 포함하는 ESD 보호회로.
  18. 제17항에 있어서,
    상기 제2 정전기방전보호부는 상기 N웰과 상기 제2 P웰 사이에서 애벌런치 항복이 발생하면 상기 PNP트랜지스터가 턴 온되고, 상기 턴 온된 PNP트랜지스터를 통하여 흐르는 전류에 의하여 상기 NPN트랜지스터를 턴 온 시켜, 상기 PNP트랜지스터와 상기 NPN트랜지스터의 래치(Latch)로 동작하는 ESD 보호회로.
  19. 제17항에 있어서,
    상기 제2 정전기방전보호부의 상기 플로팅 N+도핑영역은 상기 PNP트랜지스터가 턴 온 될 때 상기 PNP트랜지스터의 상기 전류이득을 감소시키고, 상기 플로팅 P+도핑영역은 상기 NPN트랜지스터가 턴 온 될 때 상기 NPN트랜지스터의 상기 전류이득을 감소시키는 ESD 보호회로.
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