TWI409938B - 靜電放電保護電路 - Google Patents

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Description

靜電放電保護電路
本揭露係有關於靜電放電保護電路，特別係有關於具有寄生之矽控整流元件、低漏電、快速觸發以及亦可視為靜電放電偵測電路之靜電放電保護電路。
第1圖為一種習知靜電放電保護電路100，具有一靜電放電偵測電路110，靜電放電偵測電路110包括一觸發端點106耦接至一矽控整流元件112。當一靜電放電事件發生時，觸發端點106產生一觸發電流至矽控整流元件112，矽控整流元件112被觸發後提供一放電路徑，將軌線VDD 之靜電放電電流釋放至軌線VSS 。
隨著半導體製程技術不斷演進，新製程技術已經可以將金氧半場效電晶體(Metal-Oxide-Semiconductor Field Effect Transistor,MOSFET)的元件尺寸微縮至奈米等級。而在奈米等級中，隨著金氧半場效電晶體(MOSFET)閘極氧化層(gate oxide)的厚度變薄，使得閘極漏電流增加。在晶片上的靜電放電保護電路中，通常採用大尺寸之金氧半場效電晶體(MOSFET)來進行靜電放電保護電路的設計，特別是金氧半電容(MOS Capacitor)的使用。因此在正常操作模式下，靜電放電保護電路將有漏電流的問題產生，因而增加系統功率的消耗。傳統靜電放電保護電路的設計中，最常採用厚氧化層元件(thick oxide device)來減少漏電問題，但此方式除了增加光罩成本外，亦降低箝制電路的靜電放電保護能力，使得設計上需要更大的面積來彌補保護能力的損失。因此，亟需一種具有低漏電之靜電放電保護電路。
本揭露之實施例提供一種靜電放電保護電路，包括一第一電阻、一P型場效電晶體、一電容元件以及一N型場效電晶體。第一電阻，包括一第一端耦接至第一軌線，以及一第二端耦接至第一節點。P型場效電晶體，包括一源極耦接至第一軌線，一閘極耦接至第一節點，以及一汲極耦接至一第二節點。電容元件，包括一第一端耦接至第二軌線或第二節點，以及一第二端耦接至第一節點。N型場效電晶體，包括一源極耦接至第二軌線，一閘極耦接至第二節點，以及一汲極耦接至上述第一節點。
本揭露之實施例亦提供另一種靜電放電保護電路，包括一基板、一第一電阻、一第一N井區、一P型場效電晶體、一N型場效電晶體以及一電容元件。基板具有一第一接觸點。第一電阻具有一第一端耦接至一第一軌線，以及一第二端。第一N井區形成於基板上，包括一第二接觸點，耦接至第一軌線。P型場效電晶體形成於第一N井區上，並包括一第一P型摻雜區、一第一閘極以及一第二P型摻雜區。第一P型摻雜區形成於第一N井區中，並耦接至一第二節點。第一閘極耦接至第一電阻之第二端。第二P型摻雜區形成於第一N井區中，並耦接至第一軌線。N型場效電晶體形成於基板上，並包括一第二閘極、一第一N型摻雜區以及一第二N型摻雜區。第二閘極耦接至第二節點。第一N型摻雜區形成於基板上，並耦接至一第二軌線。第二N型摻雜區形成於基板上，並耦接至第一電阻之第二端。電容元件具有一第一端耦接至第二軌線或第二節點，其中第二軌線耦接至第一接觸點，以及一第二端耦接至第一電阻之第二端。
以下將詳細討論本發明各種實施例之製造及使用方法。然而值得注意的是，本發明所提供之許多可行的發明概念可實施在各種特定範圍中。這些特定實施例僅用於舉例說明本發明之製造及使用方法，但非用於限定本發明之範圍。
第2A圖為本揭露之實施例，其繪示一種靜電放電保護電路。如第2A圖所示，靜電放電保護電路200包括一第一電阻202、一P型場效電晶體204、一第二二極體206、一二極體元件208、一第一二極體210以及一N型場效電晶體212。第一電阻202包括一第一端耦接至一軌線VDD ，以及一第二端耦接至一第一節點N1。P型場效電晶體204包括一源極耦接至軌線VDD ，一閘極耦接至第一節點N1，以及一汲極耦接至第一二極體210。第一二極體210包括一陽極耦接至P型場效電晶體204之汲極，以及一陰極耦接至一第二節點N2。第二二極體206包括一陽極耦接至第一節點N1，以及一陰極耦接至N型場效電晶體212。二極體元件208包括一第一端耦接至軌線VSS ，以及一第二端耦接至第一節點N1。N型場效電晶體212包括一源極耦接至軌線VSS ，一閘極耦接至第二節點N2，以及一汲極耦接至第二二極體206之陰極。觸發電流I-trigger1將由第二節點N2流出。
值得注意的是，在此實施例中，二極體元件208係作為一電容元件，用以與第一電阻202構成一RC電路。在某些實施例中，二極體元件208可包括一第一端耦接至第二節點N2，以及一第二端耦接至第一節點N1，以及二極體元件208亦可由其它型態之電容器所取代，例如平板電容、MOS電容…等等。再者，相較於以其它型態之電容器，二極體元件208的好處在於可減少靜電放電保護電路200之尺寸。另外，靜電放電保護電路200更包括由P型場效電晶體204及N型場效電晶體212所構成之一寄生矽控整流元件214。寄生矽控整流元件214具有一控制端耦接至第二節點N2，可藉由觸發電流I-trigger1觸發寄生矽控整流元件214。當一靜電放電事件發生時，寄生矽控整流元件214提供一放電路徑，用以保護晶片。在另一實施例中，靜電放電保護電路200亦可耦接一放電元件290(例如箝制元件或其他矽控整流元件)於軌線VDD 以及軌線VSS 之間，放電元件290可由靜電放電保護電路200之第二節點N2觸發，用以當靜電放電事件發生時提供一放電路徑。值得注意的是，耦接一放電元件290後之靜電放電保護電路200可視為一偵測電路。
第2B圖為第2A圖之靜電放電保護電路的佈局圖。如第2B圖所示之靜電放電保護電路200包括一基板216、一第一電阻202、一第一二極體210以及一第二二極體206。基板216包括一第一N井區218、至少一第二N井區220、一二極體元件208、一P型場效電晶體204以及一N型場效電晶體212。
基板216更包括一第一接觸點(即P型摻雜區252)以及一第四接觸點(即P型摻雜區250)，分別耦接至一軌線VSS 以及第一二極體210之陰極。第一電阻202具有一第一端耦接至一軌線VDD ，以及一第二端耦接至第二二極體206之陽極。第一N井區218形成於基板216上，並包括一第二接觸點(即N型摻雜區248)，耦接至軌線VDD 。至少一第二N井區220形成於基板216之上，並包括一第三接觸點(即N型摻雜區246)，耦接至第一電阻202之第二端點。二極體元件208係為第二N井區220與基板216所構成之二極體電容。值得注意的是，基板216可為一P型半導體基板或一具有P型井區之P型半導體基板，其中N型場效電晶體212可形成於P型井區。在另一實施例中，二極體元件208可為耦接於第一電阻202之第二端點與軌線VSS 之間的一般電容元件。
P型場效電晶體204形成於第一N井區218上，並包括一第一P型摻雜區222、一第一閘極224以及一第二P型摻雜區226。第一P型摻雜區222為P型場效電晶體204之汲極，形成於第一N井區218中，並耦接至第一二極體210之陽極。第一閘極224為P型場效電晶體204之閘極，耦接至第一電阻202之第二端(即第一節點N1)。第二P型摻雜區226為P型場效電晶體204之源極，形成於第一N井區218中，並耦接至軌線VDD 。
N型場效電晶體212形成於基板216上，並包括一第二閘極228、一第一N型摻雜區230以及一第二N型摻雜區232。第二閘極228耦接至第一二極體210之陰極。第一N型摻雜區230為N型場效電晶體212之源極形成於基板216上，並耦接至軌線VSS 。第二N型摻雜區232為N型場效電晶體212之汲極形成於基板216上，並耦接至第二二極體206之陰極。
基板216更包括一寄生矽控整流元件214、複數N型摻雜區246-248、複數P型摻雜區250-252以及複數淺溝槽隔離254-264。在本實施例中，P型場效電晶體204之第二P型摻雜區226、第一N井區218、基板216以及N型場效電晶體212之第一N型摻雜區230係在基板216中構成寄生矽控整流元件214。此外，耦接至第一二極體210之陰極的第四接觸點(即P型摻雜區250)則用以作為寄生矽控整流元件214之一控制端點。N型摻雜區246以及248分別作為第三接觸點(即N型摻雜區246)以及第二接觸點(即N型摻雜區248)。P型摻雜區250以及252分別為第四接觸點(即P型摻雜區250)以及第一接觸點(即P型摻雜區252)。淺溝槽隔離254-264位於摻雜區之間用以隔絕。舉例而言，淺溝槽隔離254用以隔離第二N井區220之N型摻雜區246與第一N井區218之N型摻雜區248。淺溝槽隔離256用以隔離N型摻雜區248與P型場效電晶體204之第一P型摻雜區222。淺溝槽隔離258用以隔離P型場效電晶體204之第二P型摻雜區226以及基板216之P型摻雜區250。淺溝槽隔離260用以隔離N型場效電晶體212之第一N型摻雜區230以及基板216之P型摻雜區250。淺溝槽隔離262用以隔離N型場效電晶體212之第二N型摻雜區232以及基板216之P型摻雜區252。淺溝槽隔離264用以隔離基板216之P型摻雜區252以及第二N井區220之N型摻雜區246。另外，靜電放電保護電路200之第一N井區218，亦可延伸至第四接觸點(即P型摻雜區250)之下方，如第2C圖所示。
當一靜電放電事件發生時，第2A圖以及第2B圖之靜電放電保護電路200會將靜電由軌線VDD 放電至軌線VSS 以保護晶片不遭受到破壞。如上述靜電事件發生時，軌線VDD 在P型場效電晶體204之源極(即第二P型摻雜區226)產生一高電壓，並在P型場效電晶體204之閘極(即第一閘極224)由於第一電阻202以及二極體元件208形成的RC延遲，產生一較低於軌線VDD 之電壓。因此，P型場效電晶體204會藉由源極以及閘極的壓差而導通。
P型場效電晶體204導通後，第一二極體210接著導通，並且產生觸發電流I-trigger1，輸出至第四接觸點(即P型摻雜區250)，用以觸發寄生矽控整流元件214。寄生矽控整流元件214觸發後，用以將軌線VDD 之靜電放電電流釋放至軌線VSS 。同時，由於P型場效電晶體204與第一二極體210之導通，使得第二節點N2之電壓增加。接著，N型場效電晶體212由於源極(即第一N型摻雜區230)以及閘極(即第二閘極228)之壓差而導通。N型場效電晶體212導通後，使得第二二極體206導通。第二二極體206導通，使得第一節點N1之電壓下降。由於第一節點N1之電壓下降，P型場效電晶體204之導通電流增加。如上所述，P型場效電晶體204以及N型場效電晶體212形成一迴路，使得P型場效電晶體204以及N型場效電晶體212完全導通，可持續提供寄生矽控整流元件214之觸發電流。另外，如第2B圖所示，第四接觸點(即P型摻雜區250)以及第一接觸點(即P型摻雜區252)在基板216之間形成一寄生電阻266，用以將基板216之電流放電至軌線VSS 。
在另一實施例中，第2A以及2B之靜電放電保護電路200更包括一第一二極體串列272以及一第二二極體串列274，如第2D圖所示。第一二極體串列272至少包括一二極體，具有一陽極耦接至第一二極體210之陰極，以及一陰極耦接至第二節點N2。第二二極體串列274至少包括一二極體，具有一陽極耦接至第二二極體206之陰極，以及一陰極耦接至N型場效電晶體212之汲極。如上所述，第二二極體串列274與第二二極體206串聯，藉由調整第二二極體串列274之二極體數量，可降低N型場效電晶體212之閘極(即第二閘極228)以及汲極(即第二N型摻雜區232)彼此間的壓差，用以降低N型場效電晶體212之漏電流。同理，第一二極體串列272與第一二極體210串聯，藉由調整第一二極體串列272之二極體數量，可降低P型場效電晶體204之閘極(即第一閘極224)以及汲極(即第一P型摻雜區222)彼此間的壓差，用以降低P型場效電晶體204之漏電流。
第5A圖所示為本實施例之漏電流模擬圖，本實施例在軌線VDD 為1伏特以及電源啟動之脈衝上升時間為1毫秒(ms)的情況下，靜電放電保護電路200之總漏電流510為62奈安培(nA)，其中N型場效電晶體212之汲極漏電流512為33奈安培(nA)以及P型場效電晶體204之汲極漏電流514為28奈安培(nA)。第5B圖為第1圖習知之靜電放電保護電路100之漏電流模擬圖，靜電放電保護電路100在軌線VDD 為1伏特以及電源啟動之脈衝上升時間為1毫秒(ms)的情況下，靜電放電保護電路100之總漏電流520為145奈安培(nA)，其中P型場效電晶體104之汲極漏電流524為140奈安培(nA)。
由第5A圖以及第5B圖可知在相同之情況下，相較於習知之靜電放電保護電路100之總漏電流520，本實施例之靜電放電保護電路200之總漏電流510大幅減少2.5倍之漏電流。
第6A圖所示為本實施例之觸發電流模擬圖，本實施例在軌線VDD 為5伏特以及靜電放電事件之脈衝上升時間為10奈秒(ns)的情況下，靜電放電保護電路200之觸發電流I-trigger1可在7奈秒(ns)內達到37毫安培(mA)，觸發電流I-trigger1在10奈秒(ns)時為73毫安培(mA)。第6B圖所示為第1圖之習知靜電放電保護電路100之觸發電流模擬圖，習知之靜電放電保護電路100在軌線VDD 為5伏特以及靜電放電事件之脈衝上升時間為10奈秒(ns)的情況下，靜電放電保護電路100之觸發電流610在10奈秒(ns)時才達到37毫安培(mA)。
由第6A圖以及第6B圖可知在相同之情況下，相較於習知之靜電放電保護電路100之觸發電流610，本實施例之靜電放電保護電路200之觸發電流I-trigger1大幅增加2倍之觸發電流，並且增進了百分之三十三之觸發速度。
第3A圖為本揭露之另一實施例，其繪示一種靜電放電保護電路。如第3A圖所示，靜電放電保護電路300包括一第一電阻202、一第三二極體303、一P型場效電晶體204、一第二二極體206、一二極體元件208、一第一二極體210以及一N型場效電晶體212。本實施例之靜電放電保護電路300與第2A圖相似，其不同之處在於靜電放電保護電路300更包括第三二極體303。第三二極體303包括一陰極耦接至第一節點N1，以及一陽極耦接至第三節點N3，可抽取觸發電流I-trigger2流入第三節點N3。為簡短說明，其他元件之電路連接方式可參考第2A圖，在此不再贅述。
值得注意的是，二極體元件208可作為一電容元件，用以與第一電阻202構成一RC電路。在某些實施例中，二極體元件208可包括一第一端耦接至第二節點N2，以及一第二端耦接至第一節點N1，以及二極體元件208亦可由其它型態之電容器所取代，例如平板電容、MOS電容…等等。再者，相較於以其它型態之電容器，二極體元件208的好處在於可用以減少靜電放電保護電路300之尺寸。另外，靜電放電保護電路300更包括由P型場效電晶體204及N型場效電晶體212所構成之一寄生矽控整流元件214。寄生矽控整流元件214具有一控制端耦接至第二節點N2以及另一控制端耦接至第三節點N3，藉由觸發電流I-trigger1與I-trigger2觸發寄生矽控整流元件214。當一靜電放電事件發生時，寄生矽控整流元件214提供一放電路徑，用以保護晶片。在另一實施例中，靜電放電保護電路300可耦接放電元件290以及291(例如箝制電路或其他矽控整流元件)於軌線VDD 以及軌線VSS 之間，放電元件290以及291可分別由靜電放電保護電路300之第二節點N2以及第三節點N3觸發，用以提供一放電路徑當靜電放電事件發生時。另外，第二節點N2以及第三節點N3可同時觸發同一放電元件290，可參考第3E圖所示之第二節點N2以及第三節點N3耦接至同一放電元件290。值得注意的是，耦接放電元件290以及291後之靜電放電保護電路300可視為一偵測電路。
第3B圖為第3A圖之靜電放電保護電路的佈局圖。靜電放電保護電路300包括一基板216、一第一電阻202、一第一二極體210、一第二二極體206以及一二極體元件208。第3B圖之靜電放電保護電路300與第2B圖相似，其不同之處在於靜電放電保護電路300更包括第三二極體303，基板216更包括一第五接觸點(即N型摻雜區368)、一N型摻雜區368以及一淺溝槽隔離370。第三二極體303包括一陰極耦接至第一節點N1，以及一陽極耦接至第五接觸點(即N型摻雜區368)。第五接觸點(即N型摻雜區368)位於第二P型摻雜區226與第一N型摻雜區230之間，用以耦接第一N井區218至第三二極體303之陽極。為簡短說明，其他元件之電路連接方式可參考第2B圖，在此不再贅述。值得注意的是，基板216可為一P型半導體基板或一具有P型井區之P型半導體基板，其中N型場效電晶體212可形成於P型井區，以及在另一實施例中，二極體元件208可為耦接於第一電阻202之第二端點與軌線VSS 之間的一般電容元件。另外，靜電放電保護電路300之第一N井區218，亦可延伸至第四接觸點(即P型摻雜區250)之下方，如第3C圖所示。靜電放電保護電路300之第一N井區218亦可延伸至第五接觸點(即N型摻雜區368)之下方，如第3D圖所示。
當一靜電放電事件發生時，第3A圖以及第3B圖之靜電放電保護電路300與第2A圖以及第2B圖之靜電放電保護電路200相似，靜電放電保護電路300會將靜電由軌線VDD 放電至軌線VSS 以保護晶片不遭受到破壞。靜電放電保護電路300包括與靜電放電保護電路200工作原理相同由寄生矽控整流元件214提供之放電路徑以及第一接觸點(即P型摻雜區252)至第四接觸點(即P型摻雜區250)之放電路徑，在此不再贅述。靜電放電保護電路300與靜電放電保護電路200差別在於本實施例之靜電放電保護電路300更包含一抽電流式之觸發機制。
如上述靜電事件發生時，N型場效電晶體212與第二二極體206的導通，使得第一節點N1處於低電壓位準，利於第三二極體303的導通，產生一抽取式觸發電流I-trigger2。抽取式觸發電流I-trigger2經由第二二極體206以及N型場效電晶體212，將第一N井區218之電荷放電至軌線VSS 。除了第四接觸點(即P型摻雜區250)灌入式觸發電流I-trigger1外，第三二極體303產生之抽取式觸發電流I-trigger2亦可藉由第五接觸點(即N摻雜區368)觸發寄生矽控整流元件214。
在另一實施例中，第3A以及3B之靜電放電保護電路300更包括一第一二極體串列272以及一第二二極體串列274如第3E圖所示。第一二極體串列272包括至少一二極體，具有一陽極耦接至第一二極體210之陰極，以及一陰極耦接至第二節點N2。第二二極體串列274包括至少一二極體，具有一陽極耦接至第二二極體206之陰極，以及一陰極耦接至N型場效電晶體212之汲極。如上所述第二二極體串列274與第二二極體206串聯，藉由調整第二二極體串列274之二極體數量，可降低N型場效電晶體212之閘極(即第二閘極228)以及汲極(即第二N型摻雜區232)彼此間的壓差，用以降低N型場效電晶體212之漏電流。同理，第一二極體串列272與第一二極體210串聯，藉由調整第一二極體串列272之二極體數量，可降低P型場效電晶體204之閘極(即第一閘極224)以及汲極(即第一P型摻雜區222)彼此的壓差，用以降低P型場效電晶體204之漏電流。
第4A圖亦為本揭露之實施例，其繪示一種靜電放電保護電路。如第4A圖所示，靜電放電保護電路400包括一第一電阻202、第二電阻405、一P型場效電晶體204、一第一二極體210、一第二二極體206、一第三二極體303、一二極體元件208以及一N型場效電晶體212。本實施例之靜電放電保護電路400與第3A圖相似，其不同之處在於靜電放電保護電路400更包括一第二電阻405。第二電阻405包括一第一端耦接至軌線VSS ，以及一第二端耦接至第二節點N2。為簡短說明，其他元件之電路連接方式可參考第3A圖，在此不再贅述。值得注意的是，二極體元件208可作為一電容元件，用以與第一電阻202構成一RC電路。在某些實施例中，二極體元件208可包括一第一端耦接至第二節點N2，以及一第二端耦接至第一節點N1，以及二極體元件208亦可由其它型態之電容器所取代，例如平板電容、MOS電容…等等。再者，相較於以其它型態之電容器，二極體元件208的好處在於可用以減少靜電放電保護電路400之尺寸。另外，靜電放電保護電路400更包括由P型場效電晶體204及N型場效電晶體212所構成之一寄生矽控整流元件214。寄生矽控整流元件214具有一端點耦接至第三二極體303之陽極，藉由觸發電流I-trigger2觸發寄生矽控整流元件214。當一靜電放電事件發生時，寄生矽控整流元件214提供一釋放電流路徑，用以保護晶片。在另一實施例中，靜電放電保護電路400可耦接一放電元件290(例如箝制元件或其他矽控整流元件)於軌線VDD 以及軌線VSS 之間，放電元件290可由靜電放電保護電路400之第三節點N3觸發，用以當靜電放電事件發生時提供一放電路徑。值得注意的是，耦接一放電元件290後之靜電放電保護電路400可視為一偵測電路。
第4B圖為第4A圖之靜電放電保護電路的佈局圖。靜電放電保護電路400包括一基板216、一第一電阻202、一第二電阻405、一第一二極體210、一第二二極體206以及一第三二極體303。第4B圖之靜電放電保護電路300與第3B圖相似，其不同之處在於靜電放電保護電路400更包括一第二電阻405耦接於第二節點N2以及軌線VSS 之間，以及靜電放電保護電路400移除了靜電放電保護電路300之基板216中的第四接觸點(即P型摻雜區250)、P型摻雜區250以及淺溝槽隔離260。為簡短說明，其他元件之電路連接方式可參考第3B圖，在此不再贅述。值得注意的是，基板216可為一P型半導體基板或一具有P型井區之P型半導體基板，其中N型場效電晶體212可形成於P型井區，以及在另一實施例中，二極體元件208可為耦接於第一電阻202之第二端點與軌線VSS 或者第二節點N2之間的一般電容元件。另外，靜電放電保護電路400之第一N井區218，亦可延伸至五接觸點(即N型摻雜區368)之下方，如第4C圖所示。
當一靜電放電事件發生時，第4A圖以及第4B圖之靜電放電保護電路400產生一釋放電流路徑，將靜電由軌線VDD 放電至軌線VSS 以保護晶片不遭受到破壞。如上述靜電事件發生時，軌線VDD 在P型場效電晶體204之源極(即第二P型摻雜區226)產生一高電壓，並在P型場效電晶體204之閘極(即第一閘極224)由於第一電阻202以及二極體元件208形成的RC延遲，產生一較低於軌線VDD 之電壓。因此，P型場效電晶體204會藉由源極以及閘極的壓差而導通。
P型場效電晶體204導通後，第一二極體210接著導通，並且產生一電流經由第二電阻405到軌線VSS 。同時，由於P型場效電晶體204以及第一二極體210之導通，電流流經第二電阻405，使得第二節點N2之電壓增加。N型場效電晶體212由於源極(即第一N型摻雜區230)以及閘極(即第二閘極228)之壓差而導通。N型場效電晶體212導通後，使得第二二極體206導通。第二二極體206導通，使得第一節點N1之電壓下降。由於第一節點N1之電壓下降，P型場效電晶體204導通之電流增加。如上所述，P型場效電晶體204以及N型場效電晶體212形成一迴路，使得P型場效電晶體204以及N型場效電晶體212完全導通。可藉由第一節點N1之電壓下降，使得第三二極體303產生一抽取式觸發電流I-trigger2。抽取式觸發電流I-trigger2經由第二二極體206以及N型場效電晶體212放電至軌線VSS ，所產生之抽電流式觸發源可藉由第五接觸點(即N摻雜區368)觸發寄生矽控整流元件214。
在另一實施例中第4A以及4B之靜電放電保護電路400，更包括一第一二極體串列272以及一第二二極體串列274如第4D圖所示。第一二極體串列272包括至少一二極體，具有一陽極耦接至第一二極體210之陰極，以及一陰極耦接至第二節點N2。第二二極體串列274具有至少一二極體，具有一陽極耦接至第二二極體206之陰極，以及一陰極耦接至N型場效電晶體212之汲極。如上所述第二二極體串列274與第二二極體206串聯，藉由調整第二二極體串列274之二極體數量，可降低N型場效電晶體212之閘極(即第二閘極228)以及汲極(即第二N型摻雜區232)彼此的壓差，用以降低N型場效電晶體212之漏電流。同理，第一二極體串列272與第一二極體210串聯，藉由調整第一二極體串列272之二極體數量，可降低P型場效電晶體204之閘極(即第一閘極224)以及汲極(即第一P型摻雜區222)彼此的壓差，用以降低P型場效電晶體204之漏電流。
雖然本發明以實施例揭露如上，但並非用以限制本發明。此外，習知技藝者應能知悉本發明申請專利範圍應被寬廣地認定以涵括本發明所有實施例及其變型。
100、200、300、400．．．靜電放電保護電路
104、204．．．P型場效電晶體
106．．．觸發端點
110．．．靜電放電偵測電路
112．．．矽控整流元件
214．．．寄生矽控整流元件
202．．．第一電阻
206．．．第二二極體
208．．．二極體元件
210．．．第一二極體
212．．．N型場效電晶體
215．．．路徑
216．．．基板
218．．．第一N井區
220．．．第二N井區
222．．．第一P型摻雜區
224．．．第一閘極
226．．．第二P型摻雜區
228．．．第二閘極
230．．．第一N型摻雜區
232．．．第二N型摻雜區
246、248、368．．．N型摻雜區
250、252．．．P型摻雜區
254、256、258、260、262、264、370．．．淺溝槽隔離
266．．．寄生電阻
272．．．第一二極體串列
274．．．第二二極體串列
290、291．．．放電元件
303．．．第三二極體
405．．．第二電阻
510、520．．．總漏電流
512、514、524．．．汲極漏電流
I-trigger1、I-trigger2、610．．．觸發電流
VDD 、VSS ．．．軌線
N1、N2、N3．．．節點
第1圖為一種習知靜電放電保護電路。
第2A圖為本揭露之實施例，其繪示一種靜電放電保護電路。
第2B圖為第2A圖之靜電放電保護電路佈局圖。
第2C圖為第2A圖之另一靜電放電保護電路佈局圖。
第2D圖為本揭露之實施例，其繪示基於第2A圖之另一種靜電放電保護電路。
第3A圖為本揭露之另一實施例，其繪示一種靜電放電保護電路。
第3B圖為第3A圖之靜電放電保護電路佈局圖。
第3C圖為第3A圖之靜電放電保護電路的另一種佈局圖。
第3D圖為第3A圖之靜電放電保護電路的另一種佈局圖。
第3E圖為本揭露之實施例，其繪示基於第3A圖之另一種靜電放電保護電路。
第4A圖為本揭露之另一實施例，其繪示另一種靜電放電保護電路。
第4B圖為第4A圖之靜電放電保護電路佈局圖。
第4C圖為第4A圖之靜電放電保護電路的另一種佈局圖。
第4D圖為第4A圖之靜電放電保護電路之實施例。
第5A圖為本揭露之靜電放電保護電路之漏電流模擬圖。
第5B圖為習知靜電放電保護電路之漏電流模擬圖。
第6A圖為本揭露之靜電放電保護電路之觸發電流模擬圖。
第6B圖為習知靜電放電保護電路之觸發電流模擬圖。
200．．．靜電放電保護電路
204．．．P型場效電晶體
214．．．寄生矽控整流元件
202．．．第一電阻
206．．．第二二極體
208．．．二極體元件
210．．．第一二極體
212．．．N型場效電晶體
290．．．放電元件
VDD 、VSS ．．．軌線
N1、N2．．．節點
I-trigger1．．．觸發電流

Claims (22)

  1. 一種靜電放電保護電路，包括：一第一電阻，包括一第一端耦接至一第一軌線，以及一第二端耦接至一第一節點；一P型場效電晶體，包括一源極耦接至上述第一軌線，一閘極耦接至上述第一節點，以及一汲極耦接至一第二節點；一電容元件，包括一第一端耦接至一第二軌線或者上述第二節點，以及一第二端耦接至上述第一節點；以及一N型場效電晶體，包括一源極耦接至上述第二軌線，一閘極耦接至上述第二節點，以及一汲極耦接至上述第一節點。
  2. 如申請專利範圍第1項所述之靜電放電保護電路，更包括：一第一二極體，包括一陽極耦接至上述P型場效電晶體之汲極，以及一陰極耦接至上述第二節點；以及一第二二極體，包括一陽極耦接至上述第一節點，以及一陰極耦接至上述N型場效電晶體之汲極。
  3. 如申請專利範圍第1項所述之靜電放電保護電路，其中上述P型場效電晶體形成於一第一N井區中，並且上述第一N井區與上述N型場效電晶體形成於一基板之上。
  4. 如申請專利範圍第3項所述之靜電放電保護電路，更包括一寄生矽控整流元件，由上述P型場效電晶體之源極、上述第一N井區、上述基板以及上述N型場效電晶體之源極所構成。
  5. 如申請專利範圍第1項所述之靜電放電保護電路，更包括一放電元件，具有一控制端耦接至上述第二節點，上述控制端用以觸發上述放電元件。
  6. 如申請專利範圍第2項所述之靜電放電保護電路，更包括一第三二極體，包括一陽極耦接至一寄生矽控整流元件或一放電元件之控制端，以及一陰極耦接至上述第一節點。
  7. 如申請專利範圍第6項所述之靜電放電保護電路，更包括一第二電阻，包括一第一端點耦接至上述第二軌線，以及一第二端點耦接至上述第二節點。
  8. 如申請專利範圍第2項所述之靜電放電保護電路，更包括：一第一二極體串列，包括一陽極耦接至上述第一二極體之陰極，以及一陰極耦接至上述第二節點；以及一第二二極體串列，包括一陽極耦接至上述第二二極體之陰極，以及一陰極耦接至上述N型場效電晶體之汲極。
  9. 一種靜電放電保護電路，包括：一基板，具有一第一接觸點；一第一電阻，具有一第一端耦接至一第一軌線，以及一第二端；一第一N井區，形成於上述基板上，包括一第二接觸點，耦接至上述第一軌線；一P型場效電晶體，形成於上述第一N井區上，並包括：一第一P型摻雜區，形成於上述第一N井區中，並耦接至一第二節點；一第一閘極，耦接至上述第一電阻之第二端；以及一第二P型摻雜區，形成於上述第一N井區中，並耦接至上述第一軌線；一N型場效電晶體，形成於上述基板上，並包括：一第二閘極，耦接至上述第二節點；一第一N型摻雜區，形成於上述基板上，並耦接至一第二軌線；以及一第二N型摻雜區，形成於上述基板上，並耦接至上述第一電阻之第二端；以及一電容元件，具有一第一端耦接至上述第二軌線或上述第二節點，其中上述第二軌線耦接至上述第一接觸點，以及一第二端耦接至上述第一電阻之第二端。
  10. 如申請專利範圍第9項所述之靜電放電保護電路，更包括：一第一二極體，包括一陰極耦接至上述第二節點，以及一陽極耦接至上述第一P型摻雜區；以及一第二二極體，包括一陰極耦接至上述第二N型摻雜區，以及一陽極耦接至上述第一電阻之第二端。
  11. 如申請專利範圍第9項所述之靜電放電保護電路，更包括一寄生矽控整流元件，由上述P型場效電晶體之上述第二P型摻雜區、上述第一N井區、上述基板以及上述N型場效電晶體之上述第一N型摻雜區所構成。
  12. 如申請專利範圍第11項所述之靜電放電保護電路，其中上述基板更包括一第四接觸點，耦接至上述第二節點。
  13. 如申請專利範圍第12項所述之靜電放電保護電路，其中上述第四接觸點係位於上述第一N型摻雜區與上述第二P型摻雜區之間。
  14. 如申請專利範圍第13項所述之靜電放電保護電路，其中上述第一N型井區係橫向地延伸至上述第四接觸點的下方。
  15. 如申請專利範圍第13項所述之靜電放電保護電路，其中上述第一N型井區更包括一第五接觸點，並且上述靜電放電保護電路更包括一第三二極體具有一陽極耦接至上述第五接觸點，以及一陰極耦接至上述第一電阻之第二端。
  16. 如申請專利範圍第15項所述之靜電放電保護電路，其中上述第一N型井區係橫向地延伸至上述第四接觸點的下方。
  17. 如申請專利範圍第15項所述之靜電放電保護電路，其中上述第一N型井區係橫向地延伸至上述第五接觸點的下方。
  18. 如申請專利範圍第11項所述之靜電放電保護電路，更包括一第二電阻，具有一第一端耦接至上述第二軌線，以及一第二端耦接至上述第二閘極。
  19. 如申請專利範圍第18項所述之靜電放電保護電路，其中上述第一N型井區更包括一第五接觸點，並且上述靜電放電保護電路更包括一第三二極體具有一陽極耦接至上述第五接觸點，以及一陰極耦接至上述第一電阻之第二端。
  20. 如申請專利範圍第9項所述之靜電放電保護電路，其中上述電容元件係一二極體元件。
  21. 如申請專利範圍第20項所述之靜電放電保護電路，其中上述二極體元件係由至少一第二N井區以及上述基板所構成，上述第二N井區包括一第三接觸點，耦接至上述第一電阻之第二端點。
  22. 如申請專利範圍第10項所述之靜電放電保護電路，更包括：一第一二極體串列，包括一陽極耦接至上述第一二極體之陰極，以及一陰極耦接至上述N型場效電晶體之上述第二閘極；以及一第二二極體串列，包括一陽極耦接至上述第二二極體之陰極，以及一陰極耦接至上述N型場效電晶體之汲極。
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