KR101476005B1 - Esd 보호회로 - Google Patents

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Abstract

본 발명에 의한 ESD 보호회로는, 양의 단자, 기준전위 및 제2 노드에 연결되고, 제1 N웰과 제1 P웰 상에 형성되며, 상기 제1 N웰과 상기 제1 P웰에 의하여 소정의 임계값에서 애벌런치 항복이 발생되고, 상기 애벌런치 항복에 상응하여 출력전압 또는 출력전류를 제공하는 제1 정전기방전보호부 및 상기 양의 단자, 음의 단자 및 상기 제2 노드에 연결되고, 제2 N웰과 제2 P웰 상에 형성되며, 상기 출력전압 또는 상기 출력전류를 제공받아 상기 제2 N웰과 상기 제2 P웰에 의하여 트리거 동작을 수행하고, 플로팅 N+도핑영역 및 플로팅 P+도핑영역 중 적어도 어느 하나를 이용하여 홀딩전압을 형성하는 제2 정전기방전보호부를 포함한다.

Description

ESD 보호회로{Electrostatic Discharge Protection Circuit}
본 발명은 ESD 보호회로에 관한 것으로, 더욱 상세하게는 SCR (Silicon Controlled Rectifier)과 N웰을 삽입한 GGNMOS(Gate Grounded NMOS)를 이용하여 낮은 트리거(Trigger) 전압과 높은 홀딩(Holding) 전압을 갖는 고전압용 ESD 보호회로에 관한 것이다.
정전기는 서로 다른 전위의 두 물체 사이에서 직접적인 접촉이나 전기장에 의한 유도로 발생된 정전하에 의해 발생되는 전기적 현상이다. ESD(Electrostatic Discharge, 정전기 방전)는 발생된 정전하가 교환되는 현상이다. 이러한 ESD는 크기가 수 마이크로(Micro) 또는 나노(Nano) 이하인 반도체에 유입되면 반도체 내부의 소자나 회로를 손상시킨다. 따라서, 최근에는 ESD를 방지하기 위하여 다양한 ESD 보호회로가 개발되고 있다.
ESD 보호회로에는 NMOS(N-channel MOS) 또는 실리콘 제어 정류기(Silicon Controlled Rectifier, SCR) 등이 사용된다. NMOS를 이용한 ESD 보호회로에서 접지 게이트 엔모스(Gate Grounded NMOS, GGNMOS)는 NMOS의 기생 바이폴라 성분을 이용하여 ESD 전류를 방전시킨다. GGNMOS는 면적 대비 방전시킬 수 있는 ESD 전류의 양이 매우 적다. 따라서, GGNMOS는 많은 ESD 전류를 방전시키기 위하여 면적을 크게 하여야 하지만, 이는 GGNMOS의 기생 커패시턴스(Parastic Capacitance)가 증가한다.
SCR을 이용한 ESD 보호회로에서 SCR은 GGNMOS보다 기생 커패시턴스가 작고, 작은 면적으로 ESD 전류를 방전 시킬 수 있어 고주파용 아날로그 및 RF(Radio Frequency)회로에 적합하다. SCR은 다이오드 및 MOSFET 보다 전류 방전 능력이 우수하여 높은 감내 특성(Robustness)을 요구하는 ESD 보호회로에 많이 사용된다.
하지만, 상술한 SCR구조는 높은 트리거 전압과 낮은 홀딩 전압을 가진다. 높은 트리거 전압을 가지는 경우, 원하지 않는 고전압이 인가되더라도, 트리거 동작이 수행되지 않는 문제가 발생한다. 따라서, 고전압은 내부회로로 전달되어 반도체 회로의 동작불량을 유발한다. 또한, 낮은 홀딩전압은 인가전압의 오버슈팅이나 노이즈가 발생될 가능성이 있어 내부회로의 오동작을 유발되고, 고전압용 ESD 보호회로에 적용하기 어렵다.
본 발명은 상술한 종래 기술의 문제점을 해결하기 위한 것이다. 즉, N웰을 삽입한 GGNMOS가 애벌런치 항복에 따라 형성된 출력전압 또는 출력전류를 SCR에 제공함으로써, SCR이 낮은 트리거 전압에서 동작하는 ESD 보호회로를 제공하는 것이 본 발명의 목적 중 하나이다. 또한, 본 발명의 목적 중 하나는 SCR에 N형 불순물 또는 P형 불순물이 고농도로 도핑된 플로팅영역을 삽입하여 높은 홀딩 전압을 유지하는 ESD 보호회로를 제공하는 것이다. 또한, 본 발명의 목적 중 하나는 고전압용 ESD 보호회로를 제공하는 것이다.
본 발명에 의한 ESD 보호회로는, 양의 단자, 기준전위 및 제2 노드에 연결되고, 제1 N웰과 제1 P웰 상에 형성되며, 상기 제1 N웰과 상기 제1 P웰에 의하여 소정의 임계값에서 애벌런치 항복이 발생되고, 상기 애벌런치 항복에 상응하여 출력전압 또는 출력전류를 제공하는 제1 정전기방전보호부 및 상기 양의 단자, 음의 단자 및 상기 제2 노드에 연결되고, 제2 N웰과 제2 P웰 상에 형성되며, 상기 출력전압 또는 상기 출력전류를 제공받아 상기 제2 N웰과 상기 제2 P웰에 의하여 트리거 동작을 수행하고, 플로팅 N+도핑영역 및 플로팅 P+도핑영역 중 적어도 어느 하나를 이용하여 홀딩전압을 형성하는 제2 정전기방전보호부를 포함한다.
일 실시예에서, 상기 제1 정전기방전보호부는 상기 애벌런치 항복에 따른 소정의 상기 임계값에서의 상기 출력전압이 상기 트리거 동작이 수행되는 전압보다 낮아 상기 제2 정전기방전보호부 보다 먼저 동작한다.
일 실시예에서, 상기 플로팅 P+도핑영역은 상기 출력전압 또는 상기 출력전류를 제공받는다.
일 실시예에서, 상기 제1 P웰과 상기 제2 N웰은 소정의 간격이 이격되어 형성된다.
일 실시예에서, 제1 정전기방전보호부는, 상기 양의 단자에 연결되고, 상기 제1 N웰 상에 형성되며, 고농도로 도핑된 제1 N+도핑영역, 상기 제2 노드에 연결되고, 상기 제1 P웰 상에 형성되며, 고농도로 도핑된 제2 N+도핑영역, 상기 기준전위에 연결되고, 상기 제1 P웰 상에 형성되며, 고농도로 도핑된 제1 P+도핑영역, 상기 제1 P웰과 상기 제1 P+도핑영역 사이에 연결된 제1 P웰 저항 및 상기 기준전위에 연결되고, 상기 제1 P웰 표면에 형성되며, 게이트 전극 및 게이트 산화막을 포함하는 게이트를 포함한다.
일 실시예에서, 상기 출력전압 또는 상기 출력전류는 상기 제2 N+도핑영역에서 상기 플로팅 P+도핑영역으로 제공된다.
일 실시예에서, 상기 제1 N+도핑영역, 상기 게이트, 상기 제2 N+도핑영역 및 상기 제1 P웰은 트랜지스터를 형성하되, 상기 트랜지스터의 드레인은 상기 제1 N+도핑영역, 상기 트랜지스터의 소스는 상기 제2 N+도핑영역 및 상기 트랜지스터의 바디(Body)는 상기 제1 P웰이다.
일 실시예에서, 상기 제2 정전기방전호부는, 상기 양의 단자에 연결되고, 상기 제2 N웰 상에 형성되며, 고농도로 도핑된 제3 N+도핑영역, 상기 양의 단자에 연결되고, 상기 제2 N웰 상에 형성되며, 고농도로 도핑된 제2 P+도핑영역, 상기 제2 N웰과 제3 N+도핑영역 사이에 연결된 제2 N웰 저항, 상기 음의 단자에 연결되고, 상기 제2 P웰 상에 형성되며, 고농도로 도핑된 제4 N+도핑영역, 상기 음의 단자에 연결되고, 상기 제2 P웰 상에 형성되며, 고농도로 도핑된 제3 P+도핑영역 및 상기 제2 P웰과 상기 제3 P+도핑영역 사이에 연결된 제2 P웰 저항을 포함하고, 상기 플로팅 N+도핑영역은 상기 제2 N웰 상에 형성되고, 고농도로 도핑되며, 상기 플로팅 P+도핑영역은 상기 제2 노드에 연결되고, 상기 제2 P웰 상에 형성되며, 고농도로 도핑된다.
일 실시예에서, 상기 제2 P+도핑영역, 상기 제2 N웰 및 상기 제2 P웰은 PNP트랜지스터를 형성하고, 상기 제2 N웰, 상기 제2 P웰 및 상기 제4 N+도핑영역은 NPN트랜지스터를 형성한다.
일 실시예에서, 상기 제2 정전기방전보호부는 상기 제2 N웰과 상기 제2 P웰 사이에서 애벌런치 항복이 발생하면 상기 PNP트랜지스터가 턴 온되고, 상기 턴 온된 PNP트랜지스터를 통하여 흐르는 전류에 의하여 상기 NPN트랜지스터를 턴 온 시켜 상기 PNP트랜지스터와 상기 NPN트랜지스터의 래치(Latch)로 동작한다.
일 실시예에서, 상기 플로팅 N+도핑영역은 상기 PNP트랜지스터가 턴 온 될 때 상기 PNP트랜지스터의 전류이득을 감소시키고, 상기 플로팅 P+도핑영역은 상기 NPN트랜지스터가 턴 온 될 때 상기 NPN트랜지스터의 전류이득을 감소시켜 상기 홀딩전압을 형성한다.
본 발명에 의한 ESD 보호회로는, 제1 노드에 연결된 드레인, 바디(Body), 기준전위에 연결된 게이트 및 제2 노드에 연결된 소스를 포함하는 트랜지스터, 양의 단자와 상기 제1 노드에 연결된 제1 N웰 저항 및 상기 기준전위와 상기 바디(Body) 사이에 연결된 제1 P웰 저항을 포함하는 제1 정전기방전보호부 및 상기 양의 단자에 연결된 이미터, 상기 제1 노드에 연결된 베이스 및 상기 제2 노드에 연결된 컬렉터를 포함하는 PNP트랜지스터, 상기 제1 노드에 연결된 컬렉터, 상기 제2 노드에 연결된 베이스 및 음의 단자에 연결된 이미터를 포함하는 NPN트랜지스터, 상기 양의 단자와 상기 제1 노드 사이에 연결된 제2 N웰 저항 및 상기 음의 단자와 상기 제2 노드 사이에 연결된 제2 P웰 저항을 포함하는 제2 정전기방전보호부를 포함한다.
본 발명의 일 실시예에 의한다면, 낮은 트리거 전압과 높은 홀딩 전압을 가지는 고전압용 ESD 보호회로에 적용 가능하다는 효과가 제공된다. 또한, 본 발명의 일 실시예에 의한다면, 트리거 전압이 낮음에 따라 고전압이 반도체 내부회로에 공급되는 것을 차단하고, 이를 통해 반도체 내부회로가 고전압에 따라 오동작이 발생되는 현상이 방지된다는 효과가 제공된다. 또한, 본 발명의 일실시예에 의한다면, 높은 홀딩 전압으로 인해 전압의 오버슈팅이나 불필요한 노이즈가 발생되는 현상도 최소화 된다는 효과가 제공된다.
도 1은 본 발명의 일 실시예에 따른 ESD 보호회로의 회로를 도시한 회로도이다.
도 2는 상기 도 1에 도시된 ESD 보호회로를 기판(10) 상에 구현한 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하에서는, 첨부된 도면을 참조하여 본 발명의 일 실시예에 따른 ESD 보호회로를 설명한다.
제1 실시예
도 1은 본 발명의 일 실시예에 따른 ESD 보호회로의 회로를 도시한 회로도이다.
도 2는 상기 도 1에 도시된 ESD 보호회로를 기판(10) 상에 구현한 단면도이다.
도1 및 도2를 참조하면, 본 발명의 일 실시예에 따른 ESD 보호회로는 제1 정전기방전보호부(100) 및 제2 정전기방전보호부(200)로 구성된다.
제1 정전기방전보호부(100)는 기판(10) 상에 형성된 제1 N웰(300)과 제1 P웰(400) 상에 형성되고, 양의 단자와 기준전위(120) 및 제2 노드에 연결된다. 양의 단자는 애노드(Anode)라 지칭하고, 패드(PAD)에 연결될 수 있다. 기준전위(120)는 접지전압(Vss)일 수 있지만, 다양한 전압으로 설정가능하다.
또한, 제1 정전기방전보호부(100)는 입력전압에 따라 소정의 임계값에서 제1 N웰(300)과 제1 P웰(400) 사이에서 애벌런치 항복이 발생되고, 발생된 애벌런치 항복에 의해 트리거 동작이 수행된다. 이에 따라 제1 정전기방전보호부(100)는 애벌런치 항복에 상응하여 출력전압 또는 출력전류가 형성된다. 형성된 출력전압 또는 출력전류는 제2 정전기방전보호부(200)에 제공된다.
또한, 제1 정전기방전보호부(100)의 애벌런치 항복에 따른 소정의 임계값에서의 출력전압은 제2 정전기방전보호부(200)에서 트리거 동작이 수행되는 전압보다 낮다. 즉, 제1 정전기방전보호부(100)가 제2 정전기방전보호부(200)보다 낮은 트리거 전압을 가진다. 따라서, 제1 정전기방전보호부(100)가 제2 정전기방전보호부(200)보다 먼저 동작을 한다.
제2 정전기방전보호부(200)는 기판(10) 상에 형성된 제2 N웰(500)과 제2 P웰(600) 상에 형성되고, 양의 단자와 음의 단자 및 제2 노드에 연결된다. 음의 단자는 캐소드(Cathode)라 지칭하고, 접지전압(Vss)에 연결될 수 있다.
또한, 제2 정전기방전보호부(200)는 제1 정전기방전보호부(100)에서 제공하는 출력전압 또는 출력전류를 제공받는다. 제2 정전기방전보호부(200)는 제공받은 출력전압 또는 출력전류에 의하여 제2 N웰(500)과 제2 P웰(600) 사이에서 애벌런치 항복이 발생되고, 발생된 애벌런치 항복에 의해 트리거 동작이 수행된다. 일 예에서, 제2 P웰(600) 상에 형성된 플로팅 P+도핑영역(610)은 출력전압 또는 출력전류를 제공받는다. 다른 예에서, 출력전압 또는 출력전류는 제2 N+도핑영역(420)에서 플로팅 P+도핑영역(610)으로 제공된다. 또한, 제2 정전기방전보호부(200)는 플로팅 N+도핑영역(530) 및 플로팅 P+도핑영역(610) 중 적어도 어느 하나를 이용하여 홀딩전압을 형성한다.
계속하여 도 2를 참조하면, 제1 정전기방전보호부(100)는 제1 N웰(300)과 제1 P웰(400) 상에 형성된다. 제1 N웰(300)에는 제1 N+도핑영역(310)이 형성된다. 양의 단자에 연결된 제1 N+도핑영역(310)은 고농도로 도핑된다.
또한, 제1 P웰(400)에는 제2 N+도핑영역(420), 제1 P+도핑영역(430), 제1 P웰 저항(Rp1) 및 게이트(410)가 형성된다. 제2 노드에 연결된 제2 N+도핑영역(420)과 기준전위(120)에 연결된 제1 P+도핑영역(430)은 고농도로 도핑된다. 제1 P웰 저항(Rp1)은 제1 P웰(400)과 제1 P+도핑영역(430) 사이에 연결된다. 게이트(410)는 게이트 산화막(410a)과 게이트 전극(410b)으로 이루어지고, 게이트 산화막(401a)은 제1 P웰(400) 표면에 형성되며, 게이트 전극(410b)은 게이트 산화막(410a) 상부에 형성된다. 게이트 전극(410b)은 기준전위(120)와 연결된다. 일 예에서, 게이트(410)는 제1 N+도핑영역(310)과 제2 N+도핑영역(420) 사이의 제1 P웰(400) 표면에 형성된다.
또한, 제1 N+도핑영역(310)과 게이트(410), 제2 N+도핑영역(420) 및 제1 P웰(400)은 트랜지스터(110)를 형성한다. 트랜지스터(110)는 소스, 게이트(410), 드레인 및 바디(Body)로 구성된다. 트랜지스터(110)의 소스는 제2 N+도핑영역(420), 트랜지스터(110)의 드레인은 제1 N+도핑영역(310) 및 트랜지스터(110)의 바디(Body)는 제1 P웰(400)로 형성된다. 일 예에서, 트랜지스터(110)는 NMOS트랜지스터로 도시되나 실시의 형태에 따라 PMOS트랜지스터로 구성될 수 있다.
제2 정전기방전보호부(200)는 제2 N웰(500)과 제2 P웰(600) 상에 형성된다. 제2 N웰(500)에는 제3 N+도핑영역(510), 제2 P+도핑영역(520), 제2 N웰 저항(Rn2) 및 플로팅 N+도핑영역(530)이 형성된다. 양의 단자에 연결된 제3 N+도핑영역(510)과 제2 P+도핑영역(520) 및 플로팅 N+도핑영역(530)은 고농도로 도핑된다. 제2 N웰 저항(Rn2)은 제2 N웰(500)과 제3 N+도핑영역(510) 사이에 연결된다.
또한, 제2 P웰(600)에는 제4 N+도핑영역(620), 제3 P+도핑영역(630), 제2 P웰 저항(Rp2) 및 플로팅 P+도핑영역(610)이 형성된다. 제2 노드에 연결된 플로팅 P+도핑영역(610) 및 음의 단자에 연결된 제4 N+도핑영역(620)과 제3 P+도핑영역(630)은 고농도로 도핑된다. 제2 P웰 저항(Rp2)은 제2 P웰(600)과 제3 P+도핑영역(630) 사이에 연결된다. 일 예에서, 제1 P웰(400)과 제2 N웰(500)은 접합되어 형성되는 것으로 도시되나 실시의 형태에 따라 소정의 간격이 이격되어 형성될 수 있다.
정전기방전 전류가 패드(PAD)로 유입되면 애노드 단자는 전압이 증가한다. 제1 정전기방전보호부(100)는 애노드 단자의 전압이 증가함에 따라 소정의 임계값에서 제1 N웰(300)과 제1 P웰(400) 사이에서 애벌런치 항복이 발생되고, 애벌런치 항복에 의한 전자-정공 쌍(Electron-Hole Pair)이 발생한다. 이에 따라 제1 정전기방전보호부(100)는 NMOS트랜지스터가 턴 온되는 트리거 동작이 수행되고, 출력전압 또는 출력전류를 형성한다. 형성된 출력전압 또는 출력전류는 제2 N+도핑영역(420)에서 제2 정전기방전보호부(200)의 플로팅 P+도핑영역(610)으로 제공된다. 즉, 출력전압 또는 출력전류는 NMOS트랜지스터의 소스에서 SCR(210)의 플로팅 P+도핑영역(610)으로 제공된다.
따라서, 제2 정전기방전보호부(200)의 SCR(210)은 제1 정전기방전보호부(100)에서 형성된 출력전압 또는 출력전류를 제공받아 트리거 동작을 수행하므로 단일의 애벌런치 항복 현상을 이용하는 트리거 전압에 비해 낮은 트리거 전압을 가질 수 있다. 또한, 트랜지스터(110)의 바디(Body)를 플로팅 시켜 트랜지스터(110)를 턴 온시킴으로써 낮은 트리거 전압을 가질 수 있다.
계속하여 도 2를 참조하면, 제2 정전기방전보호부(200)의 제2 P+도핑영역(520)과 제2 N웰(500), 제2 P웰(600) 및 제4 N+도핑영역(620)은 SCR(210)을 형성한다. SCR(210)은 PNP트랜지스터(212) 및 NPN트랜지스터(214)로 구성된다. 제2 P+도핑영역(520)은 PNP트랜지스터(212)의 이미터, 제2 N웰(500)은 PNP트랜지스터(212)의 베이스 및 제2 P웰(600)은 PNP트랜지스터(212)의 컬렉터로 형성된다. 제2 N웰(500)은 NPN트랜지스터(214)의 컬렉터, 제2 P웰(600)은 NPN트랜지스터(214)의 베이스 및 제4 N+도핑영역(620)은 NPN트랜지스터(214)의 이미터로 형성된다.
또한, 제2 정전기방전보호부(200)의 플로팅 P+도핑영역(610)으로 제공된 출력전압 또는 출력전류는 SCR(210)의 제2 P웰(600) 전위를 증가시킨다. SCR(210)의 제2 P웰(600) 전위가 증가함에 따라 소정의 임계값에서 제2 N웰(500)과 제2 P웰(600) 사이에서 애벌런치 항복이 발생된다. 애벌런치 항복에 의하여 발생된 전자-정공 쌍(Electron-Hole Pair)에 의하여 SCR(210)의 PNP트랜지스터(212)가 턴 온된다. PNP트랜지스터(212)가 턴 온될 때 제2 N웰(500) 상에 형성된 플로팅 N+도핑영역(530)은 PNP트랜지스터(212)의 전류이득을 감소시킨다. 또한, 턴 온된 PNP트랜지스터(212)를 통하여 흐르는 전류는 제2 P웰(600)로 흐르게 되고, 이에 따른 전류는 NPN트랜지스터(214)를 턴 온 시킨다. NPN트랜지스터(214)가 턴 온될 때 제2 P웰(600) 상에 형성된 플로팅 P+도핑영역(610)은 NPN트랜지스터(214)의 전류이득을 감소시킨다. 이는 홀딩전압이 증가함을 의미한다.
즉, 트리거 동작 이후에 홀딩 전압을 유지하는 동작을 래치 모드에 진입한 것으로 지칭한다. 상기 래치 모드를 유지하기 위해 정전기 방전 보호회로는 하기의 수학식 1을 따른다.
[수학식 1]
βPNPㆍβNPN ≥1
상기 수학식 1에서 βPNP는 PNP트랜지스터(212)의 전류이득이다. 또한, 상기 수학식 1에서 βNPN는 NPN트랜지스터(214)의 전류이득이다.
트랜지스터에서 베이스 전류가 증가하고, 컬렉터 전류가 일정한 값을 가지는 경우, 전류이득 β는 감소하는 특징이 있다. 베이스 전류는 베이스에서의 전자와 정공의 재결합이 발생되는 경우 증가한다.
PNP트랜지스터(212)에서 전류를 형성하는 다수 캐리어는 정공이다. 래치 모드에서 PNP트랜지스터(212)의 베이스인 제2 N웰(500)을 흐르는 정공의 일부는 플로팅 N+도핑영역(530)에서 과잉 전자와 재결합된다. 따라서, 베이스에 공급되는 전류는 증가되어야 하며, 이를 통해 βPNP는 감소된다.
마찬가지로, NPN트랜지스터(214)의 베이스인 제2 P웰(600)에서는 다수 캐리어인 전자가 흐른다. 전자는 플로팅 P+도핑영역(610)에서 과잉 정공과 재결합된다. 이를 통해 βNPN도 감소된다.
바이폴라 트랜지스터의 일정 전압에서의 전류 이득이 감소되고, 수학식 1을 만족하기 위해서는 홀딩전압은 증가하여야 한다. 따라서, 제2 N웰(500)에 플로팅 N+도핑영역(530)과 제2 P웰(600)에 플로팅 P+도핑영역(610)을 삽입함으로써 홀딩전압이 증가된다.
SCR(210)의 PNP트랜지스터(212)와 NPN트랜지스터(214)는 트리거 동작 이후에 홀딩 전압을 유지하는 래치(Latch)로 동작한다. 래치로 동작되는 SCR(210)은 대부분의 정전기방전 전류를 캐소드를 통하여 방전할 수 있다.
제2 실시예
도 1은 본 발명의 일 실시예에 따른 ESD 보호회로의 회로를 도시한 회로도이다.
도 1을 참조하면, 제1 정전기방전보호부(100)는 트랜지스터(110), 제1 N웰 저항(Rn1) 및 제1 P웰 저항(Rp1)로 구성된다. 트랜지스터(110)는 제1 노드에 연결된 드레인, 기준전위(120)에 연결된 게이트(410), 제2 노드에 연결된 소스 및 제1 P웰 저항(Rp1)의 일단에 연결된 바디(Body)로 구성된다. 제1 N웰 저항(Rn1)은 양의 단자와 제1 노드에 연결된다. 제1 P웰 저항(Rp1)은 기준전위(120)와 바디(Body) 사이에 연결된다.
제2 정전기방전보호부(200)는 SCR(210), 제2 N웰 저항(Rn2) 및 제2 P웰 저항(Rp2)으로 구성된다. SCR(210)은 PNP트랜지스터(212) 및 NPN트랜지스터(214)로 구성된다. PNP트랜지스터(212)는 양의 단자에 연결된 이미터, 제1 노드에 연결된 베이스 및 제2 노드에 연결된 컬렉터로 구성된다. NPN트랜지스터(214)는 제1 노드에 연결된 컬렉터, 제2 노드에 연결된 베이스 및 음의 단자에 연결된 이미터로 구성된다. 제2 N웰 저항(Rn2)은 양의 단자와 제1 노드 사이에 연결된다. 제2 P웰 저항(Rp2)은 음의 단자와 제2 노드 사이에 연결된다. 일 예에서, 제1 N웰 저항(Rn1)과 제2 N웰 저항(Rn2)은 같은 값을 가지는 저항일 수 있다.
다만, 상술한 제1 정전기방전보호부(100) 및 제2 정전기방전보호부(200)에서 중복되는 부분은 설명의 간명성을 위하여 생략한다.
본 발명의 실시예에 따른 ESD보호회로는 단일의 애벌런치 항복 현상을 이용하는 종래 기술에 비해 낮은 트리거 전압과 높은 홀딩 전압을 가진다. 따라서, 트리거 전압이 낮음에 따라 고전압이 반도체 내부회로에 공급되는 것을 차단하고, 이를 통해 반도체 내부회로가 고전압에 따라 오동작이 발생되는 현상은 방지된다. 또한, 홀딩 전압이 높음에 따라 반도체 내부회로로 노이즈 등이 전달되는 현상이 방지되고, 정상동작 상태에서의 래치-업 현상도 방지된다. 또한, 고전압용 ESD 보호회로에 적용가능하다.
10 : 기판 100 : 제1 정전기방전보호부
110 : 트랜지스터 120 :기준전위
200 : 제2 정전기방전보호부 210 : SCR
212 : PNP트랜지스터 214 : NPN트랜지스터
300 : 제1 N웰 310 : 제1 N+도핑영역
400 : 제1 P웰 410 : 게이트
410a : 게이트 산화막 410b : 게이트 전극
420 : 제2 N+도핑영역 430 : 제1 P+도핑영역
500 : 제2 N웰 510 : 제3 N+도핑영역
520 : 제2 P+도핑영역 530: 플로팅 N+도핑영역
600 : 제2 P웰 610 : 플로팅 P+도핑영역
620 : 제4 N+도핑영역 630 : 제3 P+도핑영역

Claims (12)

  1. 양의 단자, 기준전위 및 제2 노드에 연결되고, 제1 N웰과 제1 P웰 상에 형성되며, 상기 제1 N웰과 상기 제1 P웰에 의하여 소정의 임계값에서 애벌런치 항복이 발생되고, 상기 애벌런치 항복에 상응하여 출력전압 또는 출력전류를 제공하는 제1 정전기방전보호부; 및
    상기 양의 단자, 상기 기준전위와 다른 노드에 형성된 음의 단자 및 상기 제2 노드에 연결되고, 제2 N웰과 제2 P웰 상에 형성되며, 상기 출력전압 또는 상기 출력전류를 제공받아 상기 제2 N웰과 상기 제2 P웰에 의하여 트리거 동작을 수행하고, 플로팅 N+도핑영역 및 플로팅 P+도핑영역 중 적어도 어느 하나를 이용하여 홀딩전압을 형성하는 제2 정전기방전보호부를 포함하고,
    상기 제1 정전기방전보호부는,
    상기 양의 단자에 연결되고, 상기 제1 N웰 상에 형성되며, 고농도로 도핑된 제1 N+도핑영역;
    상기 제2 노드에 연결되고, 상기 제1 P웰 상에 형성되며, 고농도로 도핑된 제2 N+도핑영역;
    상기 기준전위에 연결되고, 상기 제1 P웰 상에 형성되며, 고농도로 도핑된 제1 P+도핑영역;
    상기 제1 P웰과 상기 제1 P+도핑영역 사이에 연결된 제1 P웰 저항; 및
    상기 기준전위에 연결되고, 상기 제1 P웰 표면에 형성되며, 게이트 전극 및 게이트 산화막을 포함하는 게이트를 포함하는 ESD 보호회로.
  2. 제1항에 있어서,
    상기 제1 정전기방전보호부는 상기 애벌런치 항복에 따른 소정의 상기 임계값에서의 상기 출력전압이 상기 트리거 동작이 수행되는 전압보다 낮아 상기 제2 정전기방전보호부 보다 먼저 동작하는 ESD 보호회로.
  3. 제1항에 있어서,
    상기 플로팅 P+도핑영역은 상기 출력전압 또는 상기 출력전류를 제공받는 ESD 보호회로.
  4. 제1항에 있어서,
    상기 제1 P웰과 상기 제2 N웰은 소정의 간격이 이격되어 형성되는 ESD 보호회로.
  5. 삭제
  6. 제1항에 있어서,
    상기 출력전압 또는 상기 출력전류는 상기 제2 N+도핑영역에서 상기 플로팅 P+도핑영역으로 제공되는 ESD 보호회로.
  7. 제1항에 있어서,
    상기 제1 N+도핑영역, 상기 게이트, 상기 제2 N+도핑영역 및 상기 제1 P웰은 트랜지스터를 형성하되,
    상기 트랜지스터의 드레인은 상기 제1 N+도핑영역, 상기 트랜지스터의 소스는 상기 제2 N+도핑영역 및 상기 트랜지스터의 바디(Body)는 상기 제1 P웰인 ESD 보호회로.
  8. 제1항에 있어서, 상기 제2 정전기방전호부는,
    상기 양의 단자에 연결되고, 상기 제2 N웰 상에 형성되며, 고농도로 도핑된 제3 N+도핑영역;
    상기 양의 단자에 연결되고, 상기 제2 N웰 상에 형성되며, 고농도로 도핑된 제2 P+도핑영역;
    상기 제2 N웰과 상기 제3 N+도핑영역 사이에 연결된 제2 N웰 저항;
    상기 음의 단자에 연결되고, 상기 제2 P웰 상에 형성되며, 고농도로 도핑된 제4 N+도핑영역;
    상기 음의 단자에 연결되고, 상기 제2 P웰 상에 형성되며, 고농도로 도핑된 제3 P+도핑영역; 및
    상기 제2 P웰과 상기 제3 P+도핑영역 사이에 연결된 제2 P웰 저항을 포함하고,
    상기 플로팅 N+도핑영역은 상기 제2 N웰 상에 형성되고, 고농도로 도핑되며,
    상기 플로팅 P+도핑영역은 상기 제2 노드에 연결되고, 상기 제2 P웰 상에 형성되며, 고농도로 도핑된 ESD 보호회로.
  9. 제8항에 있어서,
    상기 제2 P+도핑영역, 상기 제2 N웰 및 상기 제2 P웰은 PNP트랜지스터를 형성하고, 상기 제2 N웰, 상기 제2 P웰 및 상기 제4 N+도핑영역은 NPN트랜지스터를 형성하는 ESD 보호회로.
  10. 제9항에 있어서,
    상기 제2 정전기방전보호부는 상기 제2 N웰과 상기 제2 P웰 사이에서 애벌런치 항복이 발생하면 상기 PNP트랜지스터가 턴 온되고, 상기 턴 온된 PNP트랜지스터를 통하여 흐르는 전류에 의하여 상기 NPN트랜지스터를 턴 온 시켜 상기 PNP트랜지스터와 상기 NPN트랜지스터의 래치(Latch)로 동작하는 ESD 보호회로.
  11. 제9항에 있어서,
    상기 플로팅 N+도핑영역은 상기 PNP트랜지스터가 턴 온 될 때 상기 PNP트랜지스터의 전류이득을 감소시키고, 상기 플로팅 P+도핑영역은 상기 NPN트랜지스터가 턴 온 될 때 상기 NPN트랜지스터의 전류이득을 감소시켜 상기 홀딩전압을 형성하는 ESD 보호회로.
  12. 삭제
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