KR100942701B1 - 정전기 방전 보호 소자 - Google Patents

정전기 방전 보호 소자 Download PDF

Info

Publication number
KR100942701B1
KR100942701B1 KR1020070132317A KR20070132317A KR100942701B1 KR 100942701 B1 KR100942701 B1 KR 100942701B1 KR 1020070132317 A KR1020070132317 A KR 1020070132317A KR 20070132317 A KR20070132317 A KR 20070132317A KR 100942701 B1 KR100942701 B1 KR 100942701B1
Authority
KR
South Korea
Prior art keywords
pmosfet
nmosfet
electrostatic discharge
protection device
esd
Prior art date
Application number
KR1020070132317A
Other languages
English (en)
Other versions
KR20090064932A (ko
Inventor
김상기
구진근
이주욱
강진영
구용서
Original Assignee
한국전자통신연구원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한국전자통신연구원 filed Critical 한국전자통신연구원
Priority to KR1020070132317A priority Critical patent/KR100942701B1/ko
Publication of KR20090064932A publication Critical patent/KR20090064932A/ko
Application granted granted Critical
Publication of KR100942701B1 publication Critical patent/KR100942701B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
    • H01L29/7436—Lateral thyristors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body

Abstract

본 발명은 정전기 방전 보호 소자에 관한 것으로서, 나노소자기반 고속 입출력(I/O interface) 회로 및 낮은 전원전압 특성을 갖는 반도체 칩에 적용 가능한 실리콘 제어 정류기 구조의 새로운 정전기 방전 보호 소자를 구현하기 위해, 기존의 SCR 구조에 PMOSFET를 상기 반도체 기판 상의 애노드 단에 연결하고, NMOSFET를 상기 반도체 기판 상의 캐소드 단에 연결하고, 상기 PMOSFET 및 상기 NMOSFET의 게이트 단에 각각 바이어스를 인가하는 다수의 RC 네트워크를 연결함으로써, 여러 ESD 성능지표를 만족하는 보호회로의 구현이 가능해지며, 고속·저전압화 및 소형·고집적화 된 VDSM(Very Deep Sub-Micron)급 반도체 칩에 적용하여 그 안전성 및 신뢰성을 높일 수 있다.
정전기 방전(ESD) 보호 소자, NPLVTSCR, SCR, RC-네트워크, PMOSFET, NMOSFET.

Description

정전기 방전 보호 소자{Electro-Static Discharge(ESD) protection device}
본 발명은 반도체 소자 기술의 정전기 방전 보호회로 기술에 관한 것으로서, 특히 나노소자기반 고속 입출력(I/O interface) 회로 및 낮은 전원전압 특성을 갖는 반도체 칩에 적용 가능한 실리콘 제어 정류기 구조의 새로운 정전기 방전 보호 소자에 관한 것이다.
최근 반도체 제조 공정 기술이 급속도로 발전함에 따라, 소형화 및 고집적화가 이루어지고 있는 반도체 칩에서 정전기 방전(Electrostatic Discharge 이하, ESD라 칭함) 현상은 전자부품 및 제품의 생산과정이나 사용 중에 생긴 정전기가 순간적으로 방전되어 집적회로 내부 소자와 금속 배선의 파괴 및 회로 오동작 등을 초래하여 집적회로 설계분야에 있어 매우 중요한 고려대상이 되고 있다. 즉, 현재 반도체 제조 공정기술이 미세공정(DSM: Deep Sub-Micron)급에서 극미세공정(VDSM: Very Deep Sub-Micron) 급으로 발전함에 따라 게이트 산화막(Gate oxide) 두께의 감소(약 0.01㎛ 이하) 및 반도체 칩의 소형 및 집적화가 이루어졌다. 이러한 칩에 인가될 수 있는 ESD 펄스(pulse)의 전기적 레벨(level)은 수 kV(kilo volt), 수 암페어(Ampere) 정도로 매우 크기 때문에 ESD에 의한 소자 파괴 현상은 더욱 심각해지고 있다. 결과적으로 극미세공정(VDSM: Very Deep Sub-Micron)기술을 기반으로 고속 동작하는 반도체 칩에서 ESD 현상은 내부 회로소자의 파괴 및 칩의 동작과 수율(yield)에 매우 큰 피해를 주는 요인이 된다.
현재 보고된 바에 의하면 정전기 현상에 의해 파괴되는 칩은 대략 25%~30% 정도로서 전체 반도체 칩의 고장 원인 중 상당한 부분을 차지하고 있다. 또한, NTRS(National Technology Roadmap for Semiconductors)에 의하면, 반도체 산업에서 가장 해결하기 어려운 5가지의 난제 중 하나가 ESD에 대한 문제로서, 연구의 중요성이 높아 가고 있다.
일반적으로 알려진 ESD 보호회로 기술로는 사이리스터로 알려진 실리콘 제어 정류기(Silicon Controlled Rectifier 이하, SCR라 칭함) 구조의 ESD 보호소자가 있다. 이러한 일반적인 SCR은 널리 사용되고 있는 ggNMOS(gate grounded NMOS) 등의 다른 소자보다 훨씬 큰 정전기 방전(Electrostatic Discharge 이하, ESD라 칭함) 보호능력을 가지고 있다.
따라서 상기 SCR은 적은 면적의 소모로 원하는 ESD 보호능력을 얻을 수 있으며, ESD 보호회로가 갖는 기생 캐패시턴스(parasitic Capacitance) 성분 또한 최소화할 수 있으므로 고주파용 아날로그 및 RF(Radio- frequency) 회로에 적합하다.
그러나 일반적인 SCR은 트리거 전압(Trigger voltage)이 약 20V 정도로 높아 보호소자가 동작하기 이전에 반도체 칩 내부회로(core circuit)에 있는 MOSFET의 게이트 산화막이 파괴되거나 ESD 전류가 유입됨에 따라 내부선로가 열화 손상되는 것을 막을 수 없게 된다.
그러므로 빠른 방전 속도(Speed), 정상동작 상태에서의 투명성(Transparency), 충분한 방전 전류의 감내(Robustness), 및 낮은 트리거 전압 특성 (Effectiveness) 등과 같은 여러 ESD 성능 지표를 만족하는 보호소자의 개발 및 회로설계가 매우 중요하다 할 수 있으며, 이에 따라 최근에는 ESD에 의한 반도체 소자 및 회로의 파괴를 막기 위한 여러 가지 보호 소자 및 회로들이 연구/개발되고 있다.
상술한 바와 같은 문제점을 해결하기 위해 본 발명의 과제는 기존의 SCR 구조의 ESD 보호소자의 높은 트리거 전압(Trigger voltage)을 개선하고, RC-네트워크(network)를 연결하여 ESD 펄스 인가 시 기존의 보호회로 보다 빠른 응답속도를 갖도록 하는 새로운 반도체 칩에 적용 가능한 실리콘 제어 정류기 구조의 ESD 보호 소자를 제공함에 있다.
또한, 본 발명의 과제는 모든 ESD 성능지표를 만족하면서 고속·저전압 특성을 갖는 소형·고집적화된 VDSM(Very Deep Sub-Micron)급 반도체 칩에서의 효과적인 ESD 보호를 위한 새로운 구조의 ESD 보호 소자를 제공함에 있다.
상기 이러한 본 발명의 목적들을 달성하기 위한 정전기 방전 보호 소자는, 반도체 기판; 드레인 단이 상기 반도체 기판 상의 애노드 단에 연결된 P 모스 전계 효과 트랜지스터(PMOSFET); 소스 단이 상기 반도체 기판 상의 캐소드 단에 연결된 제1 N 모스 전계 효과 트랜지스터(NMOSFET); 및 상기 PMOSFET 및 상기 NMOSFET의 게이트 단에 각각 연결되어 바이어스를 인가하는 다수의 RC 네트워크를 포함하며, 상기 PMOSFET의 소스 단과 상기 NMOSFET의 드레인 단이 메탈로 연결된 것을 특징으로 한다.
따라서 본 발명은 일반적인 SCR 구조에 CMOS 구조를 형성하여 새로운 구조의 ESD 보호소자를 구현함으로써, 여러 ESD 성능지표를 만족하는 보호회로의 구현이 가능해지며, 결과적으로 이를 고속 ?? 저전압화 및 소형 ?? 고집적화된 VDSM(Very Deep Sub-Micron)급 반도체 칩에 적용하여 그 안전성 및 신뢰성을 높일 수 있는 효과가 있다.
또한, 본 발명의 새로운 구조의 ESD 보호소자는 거의 모든 나노(Nano)소자 기반 I/O 인터페이스(interface) 회로 및 집적회로 반도체 등에 적용이 가능하므로 그 활용분야가 매우 광범위하며, 이를 내장한 반도체 칩의 경우 높은 안전성과 신뢰성의 효과 및 원-칩(one-chip)화에 따른 비용을 절감할 수 있는 효과가 있다.
이하, 본 발명의 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 본 발명을 설명함에 있어, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
본 발명의 실시예에서는 SCR의 트리거 전압을 낮춤과 동시에 보호회로의 보다 유기적인 동작을 위해 기존의 SCR 구조에 CMOS 구조를 형성하여 추가적인 마스크(Mask)의 증가 없이 여러 ESD 성능 지표를 만족하는 새로운 구조의 ESD 보호소자에 대해 설명하기로 한다. 이러한 본 발명의 실시예에 따른 ESD 보호소자는 반도체 칩에 적용 가능한 실리콘 제어 정류기인 N/P 타입 낮은 전압 트리거 실리콘 제어 정류기(N/P-type Low Voltage Triggered SCR 이하, NPLVTSCR라 칭함) 구조의 ESD 보호소자이다.
이와 같은 본 발명의 실시예에 따른 ESD 보호소자는 기존의 낮은 전압 트리거 SCR(Low Voltage Trigger SCR 이하, LVTSCR라 칭함)의 구조를 변형하여 N 모스 전계 효과 트랜지스터(N MOS field effect transistor 이하, NMOSFET라 칭함)와 P 모스 전계 효과 트랜지스터(P MOS field effect transistor 이하, PMOSFET라 칭함)를 형성함으로써 ESD 펄스(Pulse)의 인가 시 보다 낮은 전압에서 보호소자의 트리거(Trigger)를 유도하도록 구성한다. 또한, 상기 ESD 보호소자는 정상상태 동작에서 발생할 수 있는 보호소자의 래치업(Latch-up) 현상을 방지함과 동시에 ESD 펄스(Pulse)가 인가되었을 때 보다 빠른 보호회로의 응답 속도를 구현하기 위해 외부적으로 RC-네트워크(network)를 구성하도록 한다.
그러면 본 발명의 실시예에 따른 ESD 보호소자의 구조를 설명하기에 앞서, 설명의 편의를 위해 일반적인 SCR 및 LVTSCR(또는 ZTSCR)에 대해 설명하기로 한다.
상술한 바와 같이 일반적인 SCR은 고 임피던스 상태에서 저 임피던스(Impedance) 상태로 바뀌는 성질을 가지고 있기 때문에 파워(power)소자 응용분야에 쓰이고 있다. 이와 같은 특성을 이용하여 적은 면적의 소모로 원하는 ESD 보호능력을 얻을 수 있으며, 적은 면적을 가지고 있기 때문에 ESD 보호회로의 기생 캐패시턴스(parasitic capacitance) 성분을 최소화하여 RF(radio-frequency) 및 아날로그 회로에 널리 적용할 수 있다. 그러므로 SCR 구조의 보호소자는 ggNMOS보다 훨씬 큰 ESD 보호 감내 능력을 가지고 있으며, 다시 말해 감내성(robustness)이 우수하고-효율적인 보호소자라 할 수 있다.
이와 같은 일반적인 SCR의 구조는 상기 도 1에 도시된 바와 같이, 간단한 횡형 PNP(10)와 NPN(20) 트랜지스터로 구성되며, n-형 웰(n-Well)(50)에 존재하는 SCR의 P+ 확산 영역(51)은 애노드(anode)단(30)에 연결되고, p-형 웰(p-well)(60)의 n+ 확산영역(61)은 SCR의 캐소드(cathode) 단(40)에 연결된다. 이러한 ESD 보호소자에서 애노드 전압(anode voltage)의 변화에 따른 SCR 특성 곡선은 첨부된 도 3에 도시된 바와 같으며, 동작 원리는 다음과 같다.
상기 도 1을 참조하면, 애노드(anode)(30) 전압이 Vc(collector voltage) 보다 커지게 되면, pnp 트랜지스터(transistor)(10)의 이미터-베이스 접합(emitter-base junction)이 순방향 바이어스(forward bias) 상태가 되고, pnp 트랜지스터(10)가 턴-온(turn-on)된다. 이때, pnp 트랜지스터(10)를 통해 흐르는 전류는 p-형 웰(60)로 흐르게 되며, 이 전류에 의해 npn 트랜지스터(20)가 턴-온(turn-on)된다. n-형 웰(50)에서 캐소드(cathode)(40)로 흐르는 npn 트랜지스터(20)의 전류는 pnp 트랜지스터(10)에 순방향 바이어스(forward bias)를 잡아주고, 결국 턴-온(turn-on)되어 진 두 개의 트랜지스터(10, 20)에 의해 SCR은 트리거(도 3의 A)된다. 이를 통해 pnp 트랜지스터(20)에 더 이상 바이어스를 잡아 줄 필요가 없게 되므로 애노드(30) 전압은 최소값까지 감소하게 되는데, 이를 홀딩 전압(holding voltage)(도 3의 B)이라 한다.
이후, SCR은 정궤환(feedforward) 동작을 하여 애노드(30)단을 통해 들어오 는 ESD 전류를 효과적으로 방전할 수 있게 된다.
두개의 단자를 가지고 있는 SCR은 첨부된 도 2의 회로로 간략화 될 수 있으며, Rn-well과 Rp-well은 n-형 웰(50)과 p-형 웰(60)의 저항 값이며, 이들은 각각 pnp 트랜지스터(10)와 npn 트랜지스터(20)에 바이어스를 제공한다.
SCR이 래치모드(latch mode)에 있을 때 상태 유지를 위해서는 하기 <수학식 1>과 같은 조건을 만족해야 한다.
Bnpn ·Bpnp ≥ 1
여기서, Bnpn 과 Bpnp는 npn 트랜지스터(20)와 pnp 트랜지스터(10)의 전류이득이다.
이러한 SCR 구조가 ESD 보호 회로로 쓰일 때 보호 소자가 트리거 동작을 하기 위해서는 n-형 웰(50)과 p-형 웰(60)의 접합부에서의 애벌런치 항복(Avalanche breakdown)이 필요하다.
차세대 CMOS(Advanced CMOS) 공정에서 n-형 웰(Well)과 p-형 기판 사이의 항복 전압(breakdown voltage)은 약 20V 이상으로 높으므로 상술한 바와 같은 SCR을 이용하여 ESD 보호 소자를 구성하기 위해서는 트리거 전압(Trigger voltage)을 반드시 낮춰야 한다.
한편, 첨부된 도 4에 도시된 바와 같은 LVTSCR은 일반적인 SCR과 ggNMOS의 장점을 이용한 구조로서, n-형 웰(50)과 p-형 기판(1)의 접합부에 걸쳐있는 n+(71) 과 p-형 기판(1)에서의 항복전압(breakdown voltage)에 의한 트리거 동작을 하게 된다. 즉, SCR 구조에 ggNMOS를 형성한 것으로 볼 수 있으며, ggNMOS 구조를 사용하여 횡형 NPN(71) 트랜지스터(Q1)의 베이스 폭(base width)을 NMOS(N-channel metal-oxide semiconductor)의 채널 폭(channel width)(a)으로 최소화함으로써, 전류 이득을 높여 낮은 트리거 전압(Trigger voltage)을 가질 수 있게 된다. 또한, 횡형 PNP 트랜지스터(Q2)의 베이스 폭(base width)(b)도 최소화하여 약 6V 정도의 트리거 전압(Trigger voltage)을 갖는 보호 소자를 구현할 수 있게 된다.
한편, 첨부된 5에 도시된 바와 같이, 제너 다이오드의 항복전압(breakdown voltage)을 이용한 ZTSCR(Zenor Triggered SCR)는 상기 도 1에 도시된 일반적인 SCR에서 n-형 웰(50)/p-형 웰(60)의 접합부에 고농도로 도핑 된 PN 접합(80)을 형성하여 구성할 수 있다. 이러한 경우 공핍영역 폭의 감소로 인해 약 5.6V 정도의 낮은 전압에서 터널링(Tunneling)에 의한 항복(breakdown) 현상이 일어난다. 이를 통해 ZTSCR ESD 보호소자의 턴 온(turn-on)을 유도하게 되어 효과적으로 ESD 전류를 방전 할 수 있게 된다.
그런데, 이와 같은 일반적인 SCR 구조의 보호소자는 큰 ESD 보호 능력을 가짐에도 불구하고, 그 트리거 전압(Trigger voltage)이 높아서 VDSM급 집적회로에 적용이 되지 못한다. 또한, LVTSCR(Low Voltage Triggered SCR) 및 ZTSCR(Zenor Triggered SCR)는 현재까지 VDSM(Very Deep Sub-Micron)급 고속/저전압 회로에 적용할 수 없으므로 여러 ESD 성능지표를 만족하는 보호소자 및 보호회로의 제작에 많은 어려움이 따르고 있다.
따라서 본 발명의 실시예에서는 상기 트리거 전압(Trigger voltage)을 낮추기 위한 새로운 NPLVTSCR 구조의 ESD 보호 소자를 구성하도록 하며, 이러한 NPLVTSCR 구조의 ESD 보호소자의 구조를 첨부된 도면을 참조하여 구체적으로 설명하기로 한다.
도 6은 본 발명의 실시예에 따른 NPLVTSCR 구조의 ESD 보호 소자의 구조를 도시한 도면이다.
상기 NPLVTSCR 구조의 ESD 보호소자는 기존의 LVTSCR 구조를 변형한 구조로서, LVTSCR의 캐소드 단에 추가적으로 NMOSFET를 형성한다.
상기 도 6을 참조하면, 상기 NPLVTSCR 구조의 ESD 보호소자는 반도체 기판(p-형 기판) 상의 캐소드(Cathode)단(101)에 제1 NMOSFET를 형성하고, 반도체 기판(p-형 기판) 상의 애노드(Anode)단(102)에 PMOSFET를 형성한다. 그리고 상기 NPLVTSCR 구조의 ESD 보호소자는 상기 제1 NMOSFET 및 PMOSFET에 바이어스를 인가하는 저항(R)과 캐패시터(C)로 구성된 RC-네트워크(150a, 150b) 및 래치업 현상을 차단하기 위한 제2 NMOSFET를 상기 p-형 기판 외부에 구성한다.
상기 PMOSFET의 소스(Source)단(121)과 NMOSFET의 드레인(Drain)단(111)은 메탈(130)(metal)로 연결하여 보다 낮은 트리거 전압을 유도하도록 구성한다. 이러한 경우 PMOSFET의 드레인(122)은 SCR의 애노드(102)로서 입출력 패드(I/O pad)에 연결되며, NMOSFET의 소스(source)(112)는 캐소드 단(101)으로써 접지(ground)에 연결되어 ESD 경로(Path)를 제공하게 된다.
상기 RC-네트워크(150a)는 상기 PMOSFET의 게이트 단(123) 및 상기 제2 NMOSFET의 게이트 단에 연결되고, 상기 RC-네트워크(150b)는 상기 NMOSFET의 게이트 단(113)에 연결된다. 상기 RC-네트워크(150a, 150b)는 MOSFET의 게이트(gate)단(113, 123)에 바이어스(bias)를 인가함으로써 두 MOSFET의 동작에 의한 SCR의 보다 빠른 턴-온(turn-on)을 유도한다.
이와 같이 구성된 상기 NPLVTSCR 구조의 ESD 보호소자는 다음과 같이 동작할 수 있다.
ESD 펄스(pulse) 인가 시, PMOSFET의 소스(source)(122)를 통해 유입된 전류는 게이트(gate)(123) 바이어스에 의해 턴-온 되어진 NMOSFET에 의해 캐소드 단(101)으로 방전된다. 이와 동시에 PMOSFET의 동작에 의해 p-형 기판(1)의 포텐셜(potential)이 증가하게 되며, 횡형 npn 트랜지스터(NMOSFET에서의 n+소스(source)(112)를 이미터, p 기판(P-Substrate)(1)를 베이스, n웰(n-well)(103)/n+애노드(n+ anode)(7)를 컬렉터로 하는 횡형(Lateral) npn 트랜지스터) 가 턴-온 되게 된다. 이에 따라 턴-온된 npn 트랜지스터에 의해 n-형 웰(103)의 포텐셜(potential)이 낮아지며, 결국, 횡형 pnp 트랜지스터(PMOSFET에서의 p+소스(source)(122)를 이미터, n 웰(n-well)(103)를 베이스, P-Substrate(1)/p+ 캐소드(p+ cathode)를 컬렉터로 하는 횡형(Lateral) pnp 트랜지스터)가 턴-온(turn-on)되어 SCR이 정궤환(feedforward) 동작을 함으로써 ESD 전류를 효과적으로 방전하게 된다.
한편, 정상상태 동작의 경우, 외부적으로 연결되어진 RC-네트워크(150a)와 NMOSFET(160)에 의해 SCR 구조의 래치업(latch-up) 현상을 방지할 수 있다. 즉, ESD 펄스(pulse)가 인가되지 않았을 시에 외부에 연결된 NMOSFET(160)의 게이트 단에는 계속해서 바이어스가 인가되어 진다. 따라서 턴-온(turn-on)되어진 NMOSFET(160)에 의해, p-형 기판(1)과 N-형 웰(103)의 접합부에 있는 P+(121)는 접지에 연결된다. 결국, SCR의 애노드 단(102)에서 유입되어지는 기생 전류는 쉽게 접지로 방전되어 정상 상태에서 발생할 수 있는 NPLVTSCR 보호 소자의 래치업 (latch-up)현상이 차단되어 진다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 발명청구의 범위뿐 만 아니라 이 발명청구의 범위와 균등한 것들에 의해 정해져야 한다.
도 1은 ESD 보호회로에 사용되는 일반적인 실리콘 제어 정류기(SCR)를 도시한 회로도,
도 2는 상기 도 1에 도시된 SCR를 간략하게 도시한 회로도,
도 3은 ESD 보호소자에서 애노드 전압의 변화에 따른 SCR 특성 곡선을 도시한 그래프.
도 4는 일반적인 LVTSCR를 도시한 회로도,
도 5는 일반적인 제너 다이오드의 항복전압을 이용한 ZTSCR을 도시한 회로도,
도 6은 본 발명의 실시예에 따른 NPLVTSCR 구조의 ESD 보호 소자의 구조를 도시한 회로도.

Claims (8)

  1. 반도체 기판;
    드레인 단이 상기 반도체 기판 상의 애노드 단에 연결된 P 모스 전계 효과 트랜지스터(PMOSFET);
    소스 단이 상기 반도체 기판 상의 캐소드 단에 연결된 제1 N 모스 전계 효과 트랜지스터(NMOSFET); 및
    상기 PMOSFET 및 상기 NMOSFET의 게이트 단에 각각 연결되어 바이어스를 인가하는 다수의 RC 네트워크를 포함하며, 상기 PMOSFET의 소스 단과 상기 NMOSFET의 드레인 단이 메탈로 연결된 것을 특징으로 하는 정전기 방전 보호 소자.
  2. 제1항에 있어서,
    상기 PMOSFET와 상기 RC 네트워크에 연결되고, 정전기 방전 펄스가 인가되지 않았을 시 상기 RC 네트워크로부터 바이어스를 인가 받아 턴-온되어 래치업(latch-up) 현상을 차단하는 제2 N 모스 전계 효과 트랜지스터(NMOSFET)를 더 포함하는 것을 특징으로 하는 정전기 방전 보호 소자.
  3. 제2항에 있어서,
    상기 반도체 기판은 p-형 기판이며, 상기 PMOSFET 영역의 상기 p-형 기판 상에 n-형 웰(well)이 형성됨을 특징으로 하는 정전기 방전 보호 소자.
  4. 제2항에 있어서,
    상기 제2 NMOSFET는 게이트 단이 상기 PMOSFET의 게이트 단과 상기 RC 네트워크에 연결되고, 드레인 단이 상기 메탈에 연결되고, 소스 단이 접지에 연결됨을 특징으로 하는 정전기 방전 보호 소자.
  5. 제3항에 있어서,
    상기 PMOSFET은 상기 제2 NMOSFET가 턴-온되면, 상기 p-형 기판과 상기 n-형 웰(well)의 접합부에 형성된 상기 드레인 단이 상기 제2 NMOSFET에 연결된 접지에 연결되어 상기 애노드 단에 유입되는 기생전류를 방전시킴을 특징으로 하는 정전기 방전 보호 소자.
  6. 제3항에 있어서,
    상기 제1 NMOSFET는 정전기 방전 펄스가 인가되면, 상기 RC 네트워크로부터 인가되는 상기 바이어스에 의해 턴-온되어 상기 PMOSFET의 소스 단으로 유입되는 전류를 상기 캐소드 단으로 방전시키는 것을 특징으로 하는 정전기 방전 보호 소자.
  7. 제6항에 있어서,
    상기 PMOSFET는 상기 정전기 방전 펄스가 인가되면, 상기 제1 NMOSFET의 동작과 동시에 상기 RC 네트워크로부터 인가되는 상기 바이어스에 의해 턴-온되어 상기 p-형 기판의 포텐셜을 증가시킴을 특징으로 하는 정전기 방전 보호 소자.
  8. 제7항에 있어서,
    상기 PMOSFET는 상기 p-형 기판의 포텐셜이 증가되면, 연결된 횡형 npn 트랜지스터를 턴-온시켜 n-형 웰의 포텐셜을 낮추고, 연결된 횡형 pnp 트랜지스터를 턴-온시켜 정궤환 동작을 수행함을 특징으로 하는 정전기 방전 보호 소자.
KR1020070132317A 2007-12-17 2007-12-17 정전기 방전 보호 소자 KR100942701B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070132317A KR100942701B1 (ko) 2007-12-17 2007-12-17 정전기 방전 보호 소자

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070132317A KR100942701B1 (ko) 2007-12-17 2007-12-17 정전기 방전 보호 소자

Publications (2)

Publication Number Publication Date
KR20090064932A KR20090064932A (ko) 2009-06-22
KR100942701B1 true KR100942701B1 (ko) 2010-02-16

Family

ID=40993419

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070132317A KR100942701B1 (ko) 2007-12-17 2007-12-17 정전기 방전 보호 소자

Country Status (1)

Country Link
KR (1) KR100942701B1 (ko)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101417351B1 (ko) * 2012-10-05 2014-07-08 단국대학교 산학협력단 Ｅｓｄ 보호회로
KR101415435B1 (ko) * 2012-09-21 2014-08-06 단국대학교 산학협력단 낮은 트리거 전압과 높은 홀딩 전압 특성을 가지는 정전기 방전 보호소자
KR101463657B1 (ko) * 2012-11-14 2014-11-24 단국대학교 산학협력단 Esd 보호회로
KR101476005B1 (ko) * 2012-12-03 2014-12-23 단국대학교 산학협력단 Esd 보호회로
KR101488566B1 (ko) * 2012-10-15 2015-02-02 단국대학교 산학협력단 Ｅｓｄ 보호회로
EP3024034A1 (en) * 2014-11-20 2016-05-25 MediaTek, Inc Semiconductor device
US9679886B2 (en) 2013-10-11 2017-06-13 Samsung Electronics Co., Ltd. Electrostatic discharge protection device
US9882376B2 (en) 2014-12-19 2018-01-30 International Business Machines Corporation Electrostatic discharge power clamp with fail-safe design

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060042763A (ko) * 2004-11-10 2006-05-15 주식회사 하이닉스반도체 낮은 촉발전압에서 동작이 가능한 실리콘제어정류기구조의 정전기방전 보호 회로
KR20060067100A (ko) * 2004-12-14 2006-06-19 한국전자통신연구원 반도체 제어 정류기를 이용한 정전기 방전 보호 회로
JP2006261427A (ja) 2005-03-17 2006-09-28 Matsushita Electric Ind Co Ltd 半導体集積回路装置
KR20070061264A (ko) * 2005-12-08 2007-06-13 한국전자통신연구원 3중-웰 저전압 트리거 ｅｓｄ 보호 소자

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060042763A (ko) * 2004-11-10 2006-05-15 주식회사 하이닉스반도체 낮은 촉발전압에서 동작이 가능한 실리콘제어정류기구조의 정전기방전 보호 회로
KR20060067100A (ko) * 2004-12-14 2006-06-19 한국전자통신연구원 반도체 제어 정류기를 이용한 정전기 방전 보호 회로
JP2006261427A (ja) 2005-03-17 2006-09-28 Matsushita Electric Ind Co Ltd 半導体集積回路装置
KR20070061264A (ko) * 2005-12-08 2007-06-13 한국전자통신연구원 3중-웰 저전압 트리거 ｅｓｄ 보호 소자

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101415435B1 (ko) * 2012-09-21 2014-08-06 단국대학교 산학협력단 낮은 트리거 전압과 높은 홀딩 전압 특성을 가지는 정전기 방전 보호소자
KR101417351B1 (ko) * 2012-10-05 2014-07-08 단국대학교 산학협력단 Ｅｓｄ 보호회로
KR101488566B1 (ko) * 2012-10-15 2015-02-02 단국대학교 산학협력단 Ｅｓｄ 보호회로
KR101463657B1 (ko) * 2012-11-14 2014-11-24 단국대학교 산학협력단 Esd 보호회로
KR101476005B1 (ko) * 2012-12-03 2014-12-23 단국대학교 산학협력단 Esd 보호회로
US9679886B2 (en) 2013-10-11 2017-06-13 Samsung Electronics Co., Ltd. Electrostatic discharge protection device
US10186505B2 (en) 2013-10-11 2019-01-22 Samsung Electronics Co., Ltd. Electrostatic discharge protection device
US9543377B2 (en) 2014-11-20 2017-01-10 Mediatek Inc. Semiconductor device
US9806146B2 (en) 2014-11-20 2017-10-31 Mediatek Inc. Semiconductor device
EP3024034A1 (en) * 2014-11-20 2016-05-25 MediaTek, Inc Semiconductor device
US9882376B2 (en) 2014-12-19 2018-01-30 International Business Machines Corporation Electrostatic discharge power clamp with fail-safe design
US10186860B2 (en) 2014-12-19 2019-01-22 International Business Machines Corporation Electrostatic discharge device with fail-safe design
US10224710B2 (en) 2014-12-19 2019-03-05 International Business Machines Corporation Electrostatic discharge power clamp with fail-safe design

Also Published As

Publication number Publication date
KR20090064932A (ko) 2009-06-22

Similar Documents

Publication Publication Date Title
US7106562B2 (en) Protection circuit section for semiconductor circuit system
US8198651B2 (en) Electro static discharge protection device
US6960811B2 (en) Low capacitance ESD protection device, and integrated circuit including the same
KR100942701B1 (ko) 정전기 방전 보호 소자
US20030076636A1 (en) On-chip ESD protection circuit with a substrate-triggered SCR device
KR20100003569A (ko) 사이리스터를 이용한 ｅｓｄ 보호 회로
US7763908B2 (en) Design of silicon-controlled rectifier by considering electrostatic discharge robustness in human-body model and charged-device model devices
US7576961B2 (en) Electrostatic discharge protection circuit using triple welled silicon controlled rectifier
US20070131965A1 (en) Triple-well low-voltage-triggered ESD protection device
US20060125054A1 (en) Electrostatic discharge protection circuit using zener triggered silicon controlled rectifier
US7205611B2 (en) Semiconductor device including a protection circuit
KR20050107753A (ko) 저 전압 ｎｍｏｓ－기반 정전기 방전 클램프
KR102142156B1 (ko) 높은 홀딩 전압을 갖는 듀얼 구조의 정전기 방전 보호소자
US9048101B2 (en) ESD protection circuit
KR100877154B1 (ko) 3중-웰 저전압 트리거 ｅｓｄ 보호 소자
KR100971431B1 (ko) 정전기 보호 장치
KR101592102B1 (ko) 저전압용 정전기 방전 보호소자
CN108538831B (zh) 一种用于输入输出端口和电源钳位的scr器件
US20220310589A1 (en) Integrated circuit device and method for esd protection
US7098522B2 (en) High voltage device with ESD protection
KR101281784B1 (ko) Ｅｓｄ 보호소자
Ker et al. Design of high-voltage-tolerant ESD protection circuit in low-voltage CMOS processes
US10181466B2 (en) Electrostatic discharge protection apparatus and applications thereof
KR101524408B1 (ko) 정전기 방전 보호소자
Ker et al. ESD protection consideration in nanoscale CMOS technology

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee