CN108538831B - 一种用于输入输出端口和电源钳位的scr器件 - Google Patents
一种用于输入输出端口和电源钳位的scr器件 Download PDFInfo
- Publication number
- CN108538831B CN108538831B CN201810314684.0A CN201810314684A CN108538831B CN 108538831 B CN108538831 B CN 108538831B CN 201810314684 A CN201810314684 A CN 201810314684A CN 108538831 B CN108538831 B CN 108538831B
- Authority
- CN
- China
- Prior art keywords
- region
- heavily doped
- doped region
- conductive type
- type heavily
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 33
- 229910052710 silicon Inorganic materials 0.000 claims description 33
- 239000010703 silicon Substances 0.000 claims description 33
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 17
- 239000000758 substrate Substances 0.000 claims description 15
- 239000000126 substance Substances 0.000 claims description 2
- 230000003071 parasitic effect Effects 0.000 description 24
- 239000003990 capacitor Substances 0.000 description 10
- 238000010586 diagram Methods 0.000 description 9
- 229920005591 polysilicon Polymers 0.000 description 9
- 238000000034 method Methods 0.000 description 4
- 239000002184 metal Substances 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000001960 triggered effect Effects 0.000 description 2
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
- H01L27/0262—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements including a PNP transistor and a NPN transistor, wherein each of said transistors has its base coupled to the collector of the other transistor, e.g. silicon controlled rectifier [SCR] devices
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
本发明属于集成电路的静电放电(ESD：Electrostatic Discharge)保护领域，具体提供一种用于输入输出端口和电源钳位的SCR器件，用以同时实现保护输入输出端口和电源钳位；本发明SCR器件包括1个主泄放器件和1个辅助控制器件，其中，辅助控制器件作为控制主泄放器件的开关，辅助控制器件在正常工作时使主泄放器件关断，不影响被保护电路的正常工作；在ESD事件到来时，辅助控制器件使主泄放器件导通，泄放ESD电流；同时，通过设计内部的RC通路的参数，能够降低主泄放器件的触发电压，且该触发电压可调制。
Description
技术领域
本发明属于集成电路的静电放电(ESD：Electrostatic Discharge)保护领域，涉及一种ESD保护结构器件，具体涉及一种新型的用于输入输出端口和电源钳位的ESD保护SCR器件结构。
背景技术
自1947年第一个双极型晶体管发明和1958年第一块IC芯片诞生以来，静电放电对IC芯片的可靠性构成了日益严重的威胁。ESD破坏具有隐蔽性、潜伏性、随机性和复杂性等特点。在IC芯片的制造、测试、封装、运输和使用等过程中，很可能会因ESD而损坏，由此造成的损失令人触目惊心，因此很有必要对IC芯片的ESD保护方案进行研究。
ESD防护方案的设计需要保证电子产品或IC芯片在正常工作时，ESD防护器件或电路处于关断状态，这样既可以降低电子产品或芯片的功耗，又不会改变它们管脚上的电位，避免影响电路性能。在集成电路中，二极管、MOSFET、SCR是ESD的基本保护器件，其中SCR是最具有效率的ESD保护器件之一。SCR由于其维持电压很低，导通电阻小，所以能够承受很高的ESD电流，因此天然具有高的ESD鲁棒性。相较其它ESD保护器件，SCR器件的单位面积ESD保护能力最强。
在特定的半导体工艺中，ESD保护器件除了要实现较强的电流泄放能力以外，还需要保护器件工作在特定的设计窗口内。一般来讲，ESD所能承受的电压的安全范围应该小于集成电路中常规MOSFET器件的栅氧化层击穿电压(BVox)和源漏击穿电压(BVDS)之中的最小值，这就要求ESD保护器件的开启电压Vt1必须要小于这个最小值。然而，随着集成电路工艺的进步，MOSFET管的特征尺寸越来越小，栅氧化层的厚度也越来越薄，上述的最小值也越来越小。在这种趋势下，用低触发电压的ESD器件来泄放静电电荷以保护栅极氧化层显得十分重要。
在CMOS工艺中，已有一种SCR器件结构可以实现降低SCR器件的开启电压Vt1的目的，且不需要外部触发电路就可以实现ESD保护的功能；该器件具有触发电压低、触发方式简单，占用芯片面积小的优点。该器件结构和等效电路图如图1所示，包括：
p型硅衬底110；
所述衬底110上形成阱区，所述阱区包括一个n型阱区120和一个p型阱区130，且所述阱区120邻接所述阱区130；
所述n型阱区120内设有一个n型的重掺杂区121和一个p型的掺杂区122，且所述区域121和区域122与SCR阳极相连；
所述p型阱区130内设有一个n型的重掺杂区131和一个p型的重掺杂区132，且区域131和区域132与SCR阴极相连；
所述n型阱区120和p型阱区130之间跨接一个n型的重掺杂区123；
所述n型重掺杂区123和n型重掺杂区131之间的硅表面上有一个栅氧化层区140，所述n型重掺杂区123和p型重掺杂区122之间的硅表面上有一个栅氧化层区142，且所述两栅氧化层区上的多晶硅层通过金属层直接相连。
该SCR器件是由一个寄生的PNP晶体管、一个寄生的NPN晶体管和一个寄生N沟道MOSFET器件构成，其等效电路图如图1所示；其中，p型重掺杂区122、n型阱区120、p型阱区130和p型重掺杂区132构成一个PNP晶体管；n型重掺杂区131、p型阱区130、n型阱区120和n型重掺杂区121形成一个NPN晶体管；n型重掺杂区123、n型重掺杂区131和栅氧化层区140构成了一个N沟道MOSFET；RNW为在n型阱区120电阻；RPW为p型阱区130电阻；栅氧化层区142上覆盖的多晶硅层和其下的硅表面形成电容C2，且与电阻RNW、电阻RPW和寄生N沟道MOSFET管的栅源电容形成一个RC(Resistance-Capacity)通路。
当ESD事件来临时，该RC通路导通，且为N沟道MOSFET提供栅源电压，使N沟道MOSFET器件开启；当N沟道MOSFET器件开启，就有电子通过n型重掺杂区131进入N沟道MOSFET沟道区，然后通过n型重掺杂区123流入n型阱区120，形成电子电流通道；该电子电流在RNW上产生压降，使p型重掺杂区122和n型阱区120形成的p-n结正偏，即寄生PNP管的发射结正偏，使该PNP管导通；同时，寄生PNP管的集电极电流流过p型阱区130电阻RPW，使n型重掺杂区131和p型阱区130形成的p-n结正偏，即NPN管的发射结正偏，使NPN管开启；之后，PNP管的集电极电流为NPN管提供基极电流，且NPN管的集电极电流为PNP管提供基极电流，在寄生PNP管与NPN管之间形成正反馈，SCR导通。因此，器件的触发电压由RC通路决定，能够实现降低SCR器件触发电压的目的。
该低触发电压SCR器件结构能够降低SCR器件的触发电压，但是在正常工作时，该SCR器件只能使用于电源VDD和VSS之间的电源钳位电路，而不能用于电路的输入输出端口。因为，当被保护电路的输入输出端口的信号发生变化时，会导致端口的电压电流随时间发生变化，可能会使该SCR器件误触发，影响器件的正常运行。
基于此，为了同时实现保护输入输出端口和电源钳位的ESD保护，本发明提出了一种适用于两种应用范围的低触发电压的SCR器件。
发明内容
本发明的目的在于提供一种用于输入输出端口和电源钳位的SCR器件，用以同时实现保护输入输出端口和电源钳位；为实现该目的，本发明采用的技术方案为：
一种用于输入输出端口和电源钳位的SCR器件，包括1个主泄放器件和1个辅助控制器件；其中，
所述的主泄放器件包括第一种导电类型硅衬底、硅衬底上形成的相邻接的第二种导电类型阱区A和第一种导电类型阱区A；所述第二种导电类型阱区A内设有均与SCR阳极相连的第二种导电类型重掺杂区A和第一种导电类型重掺杂区A；所述第一种导电类型阱区A内设有均与SCR阴极相连的第二种导电类型重掺杂区B和第一种导电类型重掺杂区B，且第二种导电类型阱区A的硅表面上有源区域或无源区域设有覆盖多晶硅层栅氧化层区A；所述第二种导电类型阱区A和第一种导电类型阱区A之间跨接一个第二种导电类型重掺杂区C，所述第二种导电类型重掺杂区C和第二种导电类型重掺杂区B之间的硅表面上设有栅氧化层区B；
其特征在于，所述的辅助控制器件包括第一种导电类型硅衬底、硅衬底上形成的第二种导电类型阱区B；所述第二种导电类型阱区B内依次设有第一种导电类型重掺杂区C、第一种导电类型重掺杂区D和第二种导电类型重掺杂区D；所述第一种导电类型重掺杂区C与第一种导电类型重掺杂区D之间设有栅氧化层区C，所述栅氧化层区C上覆盖有多晶硅层、并与被保护电路的电源VDD相连；所述第一种导电类型重掺杂区D和第二种导电类型重掺杂区D相连作为辅助控制器件的阴极，所述栅氧化层A上覆盖有多晶硅层、且与辅助控制器件的阴极相连；所述第一种导电类型重掺杂区C为辅助控制器件的阳极，所述栅氧化层B上覆盖有多晶硅层、且与辅助控制器件的阳极相连。
而且，所述第二种导电类型阱区A硅表面上的栅氧化层区A设置于第二种导电类型阱区A内的第一种导电类型重掺杂区A与所述跨接的第二种导电类型重掺杂区C之间的有SCR电流流过的有源区域、或者第二种导电类型阱区A硅表面上无SCR电流经过的无源区域。
进一步的，所述主泄放器件内的第二种导电类型阱区A、第一种导电类型阱区A、第二种导电类型阱区内的第二种导电类型重掺杂区A和第一种导电类型重掺杂区A、第一种导电类型阱区A内的第二种导电类型重掺杂区B和第一种导电类型重掺杂区B、第二种导电类型重掺杂区C、栅氧化层区A及栅氧化层区B呈条状排布，且所述栅氧化层区A和栅氧化层区B中至少一个采用比例分割排布。
所述主泄放器件与所述辅助控制器件共用第一种导电类型硅衬底，且器件宽度一样或不一样。
本发明的有益效果在于：
本发明提供一种用于输入输出端口和电源钳位的ESD保护SCR器件，该器件由一个主泄放SCR器件和一个辅助控制器件构成，辅助控制器件作为控制主泄放器件的开关，辅助控制器件在正常工作时使主泄放器件关断，不影响被保护电路的正常工作；在ESD事件到来时，辅助控制器件使主泄放器件导通，泄放ESD电流；同时，通过设计内部的RC通路的参数，能够降低主泄放器件的触发电压，且该触发电压可调制。
附图说明
图1现有低触发电压SCR结构示意图及等效电路图。
图2实施例1用于输入输出端口和电源钳位的ESD保护SCR器件结构示意图及等效电路图。
图3实施例2用于输入输出端口和电源钳位的ESD保护SCR器件结构示意图及等效电路图。
图4实施例2中实现用于输入输出端口和电源钳位的ESD保护SCR器件的版图示意图。
具体实施方式
下面结合附图和具体实施方式对本发明进行详细说明。
实施例1
本实施例提供一种用于输入输出端口和电源钳位的ESD保护SCR器件，该SCR器件结构及等效电路如图2所示，其结构包括：
p型硅衬底110；
所述p型硅衬底110上形成阱区，所述阱区包括一个n型阱区120和一个p型阱区130，且所述阱区120邻接所述阱区130；
所述n型阱区120内设有n型重掺杂区121和p型重掺杂区122，且所述n型重掺杂区121和p型重掺杂区122与SCR器件的阳极相连；
所述p型阱区130内设有n型重掺杂区131和p型重掺杂区132，且所述n型重掺杂区131和p型重掺杂区132与SCR器件的阴极相连；
所述n型阱区120和p型阱区130之间跨接n型重掺杂区123；
所述n型重掺杂区123和n型重掺杂区131之间的硅表面上有一个栅氧化层区151，且该栅氧化层区151表面有多晶硅层覆盖；
所述n型阱区120硅表面上无器件结构区域有一个栅氧化层区150，其表面有多晶硅层覆盖。
所述p型硅衬底110上形成一个n型阱区140；所述n型阱区140内设有n型重掺杂区143，p型重掺杂区142和P型重掺杂区141；所述p型重掺杂区141和p型重掺杂区142之间的硅表面上有一个栅氧化层区152，且该栅氧化层区152表面有多晶硅层覆盖；
所述n型重掺杂区143和p型重掺杂区142通过金属层与栅氧化层区150上的多晶硅层相连；所述p型重掺杂区141通过金属层与栅氧化层区151上的多晶硅层相连；栅氧化层152与被保护电路的电源VDD相连；
该SCR器件由一个主泄放器件和一个辅助控制器件组成；主泄放器件是由一个寄生的PNP晶体管、一个寄生的NPN晶体管和一个寄生N沟道MOSFET器件构成。其中，p型重掺杂区122、n型阱区120、p型阱区130和p型重掺杂区132构成一个PNP晶体管；n型重掺杂区131、p型阱区130、n型阱区120和n型重掺杂区121形成一个NPN晶体管；n型重掺杂区123、n型重掺杂区131和栅氧化层区151构成了一个N沟道MOSFET；辅助控制器件由一个P沟道MOSFET器件构成。其中，p型重掺杂区141、p型重掺杂区142，n型中掺杂区143，n型阱区140，栅氧化层区152构成了一个P沟道MOSFET；RNW为n型阱区120的电阻；RPW为p型阱区130的电阻；栅氧化层区150上覆盖的多晶硅层和其下的硅表面形成电容C1，且电阻RNW、电容C1和寄生N沟道MOSFET管的栅源电容形成一个RC通路。当正常工作时，PMOS关闭，RC通路上没有电流流过，主泄放器件关断，整个ESD保护结构处于高阻状态，不影响正常工作；当ESD事件来临时，PMOS开启，该RC通路导通，PMOS的漏级电压随着源级电压升高，且为N沟道MOSFET提供栅电荷，使N沟道MOSFET器件开启；当N沟道MOSFET器件开启，就有电子通过n型重掺杂区131进入N沟道MOSFET沟道区，然后通过n型重掺杂区123流入n型阱区120，形成电子电流通道。该电流在RNW上产生压降，使p型重掺杂区122和n型阱区120形成的p-n结正偏，即寄生PNP管的发射结正偏，使该PNP管导通。同时，寄生PNP管的集电极电流流过p型阱区130电阻RPW，使n型重掺杂区123和p型阱区130形成的p-n结正偏，即NPN管中的发射结正偏，使NPN管开启。之后，PNP管的集电极电流为NPN管提供基极电流，且NPN管的集电极电流为PNP管提供基极电流，在寄生PNP管与NPN管之间形成正反馈，SCR导通。因此，本实施例器件的触发电压由电阻RNW、电容C和寄生N沟道MOSFET管的栅源电容形成的RC通路决定，能够实现进一步降低SCR器件触发电压的目的，且该触发电压可调制。
实施例2
本实施例提供一种用于输入输出端口和电源钳位的ESD保护SCR器件，该SCR器件结构及等效电路如图3所示，其结构与实施例1中的结构不同之处仅在于将n型阱区120无器件结构区的硅表面上的栅氧化层区150设置于p型重掺杂区122和n型重掺杂区123之间的硅表面上。这样在同样的ESD鲁棒性下，实施例2所示的结构比实施例1的结构有更小的面积。
该SCR器件由一个主泄放器件和一个辅助控制器件组成；主泄放器件是由一个寄生的PNP晶体管、一个寄生的NPN晶体管、一个外部的P沟道MOSFET器件和一个寄生N沟道MOSFET器件构成。其中，p型重掺杂区122、n型阱区120、p型阱区130和p型重掺杂区132构成一个PNP晶体管；n型重掺杂区131、p型阱区130、n型阱区120和n型重掺杂区121形成一个NPN晶体管；n型重掺杂区123、n型重掺杂区131和栅氧化层区151构成了一个N沟道MOSFET；辅助控制器件由一个P沟道MOSFET器件构成。其中，p型重掺杂区141、p型重掺杂区142，n型重掺杂区143，n型阱区140，栅氧化层区152构成了一个P沟道MOSFET；RNW为在n型阱区120电阻；RPW为p型阱区130电阻；栅氧化层区150上覆盖的多晶硅层和其下的硅表面形成电容C2，且电阻RNW、电容C2、PMOS和寄生N沟道MOSFET管的栅源电容形成一个RC通路。当正常工作时，PMOS关闭，RC通路上没有电流流过，主泄放器件关断，整个ESD保护结构处于高阻状态，不影响正常工作；当ESD事件来临时，PMOS开启，该RC通路导通，PMOS的漏级电压随着源级电压升高，且为N沟道MOSFET提供栅源电压，使N沟道MOSFET器件开启。当N沟道MOSFET器件开启，就有电子通过n型重掺杂区131进入N沟道MOSFET沟道区，然后通过n型重掺杂区123流入n型阱区120，形成电子电流通道。该电子电流在RNW上产生压降，使p型重掺杂区122和n型阱区120形成的p-n结正偏，即寄生PNP管的发射结正偏，使该PNP管导通。同时，寄生PNP管的集电极电流流过p型阱区130电阻RPW，使n型重掺杂区131和p型阱区130形成的p-n结正偏，即NPN管中的发射结正偏，使NPN管开启。之后，PNP管的集电极电流为NPN管提供基极电流，且NPN管的集电极电流为PNP管提供基极电流，在寄生PNP管与NPN管之间形成正反馈，SCR导通。因此，本实施例器件的工作原理与实施例1的工作原理相同。
图4为实现本实施例2中SCR器件的版图设计，通过该版图设计能够更加清楚的说明本发明用于输入输出端口和电源钳位的ESD保护SCR器件的触发电压调制过程的实现，SCR器件分为主泄放器件和辅助控制器件两部分，其中：
版图100所示是条状SCR器件中主泄放器件的版图，其中的n型阱区120、p型阱区130、n型重掺杂区121、p型重掺杂区122、n型重掺杂区123、n型重掺杂区131和p型重掺杂区132的版图均呈条状分布，且栅氧化层区150和151的版图也是呈条状分布；
版图200所示是条状SCR器件中主泄放器件的版图，其中的n型阱区120、p型阱区130、n型重掺杂区121、p型重掺杂区122、n型重掺杂区123，n型重掺杂区131、p型重掺杂区132和栅氧化层区151的版图均呈条状分布，而栅氧化层区150的版图是按一定比例的分割分布；通过该版图的分割比例调整，可以达到调整电容C2大小的目的，从而使SCR器件的触发电压可调；
版图300所示是条状SCR器件中主泄放器件的版图，其中的n型阱区120、p型阱区130、n型重掺杂区121、p型重掺杂区122、n型重掺杂区123，n型重掺杂区131、p型重掺杂区132和栅氧化层区150的版图均呈条状分布，而栅氧化层区151的版图是按一定比例的分割分布；通过该版图的分割比例调整，可达到调整寄生N沟道MOSFET器件栅源电容大小的目的，从而使SCR器件的触发电压可调；
版图400所示是条状SCR器件中主泄放器件的版图，其中的n型阱区120、p型阱区130、n型重掺杂区121、p型重掺杂区122、n型重掺杂区123，n型重掺杂区131和p型重掺杂区132的版图均呈条状分布，而栅氧化层区150和151的版图是按一定比例的分割分布。通过该版图的分割比例调整，可以达到调整电容C2和寄生N沟道MOSFET器件栅源电容大小的目的，从而使SCR器件的触发电压可调。
版图500所示是条状SCR器件中辅助控制器件的版图，其中的n型阱区140、n型重掺杂区143、p型重掺杂区141、p型重掺杂区142和栅氧化层区152的版图均呈条状分布；
综上，本发明提供一种新型的ESD保护的SCR器件，在被保护电路正常工作时，辅助控制器件PMOS关断，ESD保护SCR器件关断。在ESD时间到来时，辅助控制器件PMOS开启，RC通路导通，触发主泄放器件SCR开启，同时降低了SCR器件的触发电压。该器件可用于输入输出端口和电源钳位的两种ESD保护电路中，具有较低的触发电压，且消除了正常工作时的误触发。
最后说明的是，以上实例仅用以说明本发明的技术方案而非限制，尽管参照较佳实例对本发明进行了说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明技术方案的宗旨和范围，其均应涵盖在本发明的权利要求范围当中。
Claims (4)
1.一种用于输入输出端口和电源钳位的SCR器件，包括1个主泄放器件和1个辅助控制器件；其中，
所述的主泄放器件包括第一种导电类型硅衬底、硅衬底上形成的相邻接的第二种导电类型阱区A和第一种导电类型阱区A；所述第二种导电类型阱区A内设有均与SCR阳极相连的第二种导电类型重掺杂区A和第一种导电类型重掺杂区A；所述第一种导电类型阱区A内设有均与SCR阴极相连的第二种导电类型重掺杂区B和第一种导电类型重掺杂区B，且第二种导电类型阱区A的硅表面上无源区域或有源区域设有覆盖多晶硅层栅氧化层区A；所述第二种导电类型阱区A和第一种导电类型阱区A之间跨接一个第二种导电类型重掺杂区C，所述第二种导电类型重掺杂区C和第二种导电类型重掺杂区B之间的硅表面上设有栅氧化层区B；
其特征在于，所述的辅助控制器件包括第一种导电类型硅衬底、硅衬底上形成的第二种导电类型阱区B；所述第二种导电类型阱区B内依次设有第一种导电类型重掺杂区C、第一种导电类型重掺杂区D和第二种导电类型重掺杂区D；所述第一种导电类型重掺杂区C与第一种导电类型重掺杂区D之间设有栅氧化层区C，所述栅氧化层区C上覆盖有多晶硅层、并与被保护电路的电源VDD相连；所述第一种导电类型重掺杂区D和第二种导电类型重掺杂区D相连作为辅助控制器件的阴极，所述栅氧化层A上覆盖有多晶硅层、且与辅助控制器件的阴极相连；所述第一种导电类型重掺杂区C为辅助控制器件的阳极，所述栅氧化层B上覆盖有多晶硅层、且与辅助控制器件的阳极相连。
2.按权利要求1所述用于输入输出端口和电源钳位的SCR器件，其特征在于，所述第二种导电类型阱区A硅表面上的栅氧化层区A设置于第二种导电类型阱区A内的第一种导电类型重掺杂区A与所述跨接的第二种导电类型重掺杂区C之间的有SCR电流流过的有源区域、或者第二种导电类型阱区A硅表面上无SCR电流经过的无源区域。
3.按权利要求1所述用于输入输出端口和电源钳位的SCR器件，其特征在于，所述主泄放器件内的第二种导电类型阱区A、第一种导电类型阱区A、第二种导电类型阱区内的第二种导电类型重掺杂区A和第一种导电类型重掺杂区A、第一种导电类型阱区A内的第二种导电类型重掺杂区B和第一种导电类型重掺杂区B、第二种导电类型重掺杂区C、栅氧化层区A及栅氧化层区B呈条状排布，且所述栅氧化层区A和栅氧化层区B中至少一个采用比例分割排布。
4.按权利要求1所述用于输入输出端口和电源钳位的SCR器件，其特征在于，所述主泄放器件与所述辅助控制器件共用第一种导电类型硅衬底，且器件宽度一样或不一样。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810314684.0A CN108538831B (zh) | 2018-04-10 | 2018-04-10 | 一种用于输入输出端口和电源钳位的scr器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810314684.0A CN108538831B (zh) | 2018-04-10 | 2018-04-10 | 一种用于输入输出端口和电源钳位的scr器件 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN108538831A CN108538831A (zh) | 2018-09-14 |
| CN108538831B true CN108538831B (zh) | 2020-10-23 |
Family
ID=63480603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201810314684.0A Active CN108538831B (zh) | 2018-04-10 | 2018-04-10 | 一种用于输入输出端口和电源钳位的scr器件 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN108538831B (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111668209B (zh) * | 2020-06-10 | 2022-03-15 | 电子科技大学 | 一种低漏电的用于低压esd防护的可控硅整流器 |
| CN113571513B (zh) * | 2021-09-23 | 2022-01-04 | 四川上特科技有限公司 | 一种用于瞬态抑制器的低触发高鲁棒性scr器件及保护电路 |
| CN113871383B (zh) * | 2021-09-24 | 2023-08-18 | 电子科技大学 | 一种反向二极管降低触发电压的改进型lvtscr器件 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1167129C (zh) * | 2000-11-16 | 2004-09-15 | 世界先进积体电路股份有限公司 | 静电放电防护元件及相关的电路 |
| US8049250B2 (en) * | 2008-10-27 | 2011-11-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Circuit and method for power clamp triggered dual SCR ESD protection |
| US9054520B2 (en) * | 2013-01-21 | 2015-06-09 | Qualcomm Incorporated | ESD clamping transistor with switchable clamping modes of operation |
| CN105609488B (zh) * | 2015-12-23 | 2018-07-27 | 电子科技大学 | 一种用于esd保护的低触发电压scr器件 |
| CN107403797B (zh) * | 2016-05-20 | 2020-04-07 | 中芯国际集成电路制造(上海)有限公司 | 高压esd保护器件、电路及装置 |
-
2018
- 2018-04-10 CN CN201810314684.0A patent/CN108538831B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN108538831A (zh) | 2018-09-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100642651B1 (ko) | 정전기 방전용 실리콘 제어 정류기 | |
| US7554839B2 (en) | Symmetric blocking transient voltage suppressor (TVS) using bipolar transistor base snatch | |
| US8039899B2 (en) | Electrostatic discharge protection device | |
| US8803276B2 (en) | Electrostatic discharge (ESD) device and method of fabricating | |
| US8890248B2 (en) | Bi-directional ESD protection circuit | |
| US7106562B2 (en) | Protection circuit section for semiconductor circuit system | |
| US8653557B2 (en) | High holding voltage electrostatic discharge (ESD) device | |
| CN108807376B (zh) | 一种低压mos辅助触发scr的双向瞬态电压抑制器 | |
| US7910998B2 (en) | Silicon controlled rectifier device for electrostatic discharge protection | |
| US20060125054A1 (en) | Electrostatic discharge protection circuit using zener triggered silicon controlled rectifier | |
| CN108538831B (zh) | 一种用于输入输出端口和电源钳位的scr器件 | |
| KR101592102B1 (ko) | 저전압용 정전기 방전 보호소자 | |
| CN110190052B (zh) | 一种用于全芯片esd防护的三端紧凑复合型scr器件 | |
| KR100942701B1 (ko) | 정전기 방전 보호 소자 | |
| US20040100746A1 (en) | Silocon-controlled rectifier with dynamic holding voltage for on-chip electrostatic discharge protection | |
| CN110504325B (zh) | 一种新型栅控P-i-N二极管ESD器件及其实现方法 | |
| US20050224882A1 (en) | Low trigger voltage esd nmosfet triple-well cmos devices | |
| US9633992B1 (en) | Electrostatic discharge protection device | |
| EP2846359B1 (en) | LVTSCR device | |
| KR20040090480A (ko) | 내부 회로를 보호하는 보호 회로를 구비한 반도체 장치 | |
| US6707653B2 (en) | Semiconductor controlled rectifier for use in electrostatic discharge protection circuit | |
| US7843009B2 (en) | Electrostatic discharge protection device for an integrated circuit | |
| KR101884552B1 (ko) | 정전기 방전 보호소자 | |
| KR100664377B1 (ko) | 반도체-제어 정류기 정전 방전 보호회로 | |
| KR20190133349A (ko) | Esd 보호를 위한 반도체 장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |