CN107403797B - 高压esd保护器件、电路及装置 - Google Patents
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- 238000002347 injection Methods 0.000 claims abstract description 140
- 239000007924 injection Substances 0.000 claims abstract description 140
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 46
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 46
- 239000010703 silicon Substances 0.000 claims abstract description 46
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 24
- 229920005591 polysilicon Polymers 0.000 claims abstract description 23
- 238000002955 isolation Methods 0.000 claims description 19
- 238000009792 diffusion process Methods 0.000 claims description 14
- 239000003990 capacitor Substances 0.000 claims description 8
- 239000007943 implant Substances 0.000 claims description 7
- 230000001960 triggered effect Effects 0.000 abstract description 4
- 238000000034 method Methods 0.000 description 11
- 230000003071 parasitic effect Effects 0.000 description 10
- 101000590281 Homo sapiens 26S proteasome non-ATPase regulatory subunit 14 Proteins 0.000 description 9
- 101001114059 Homo sapiens Protein-arginine deiminase type-1 Proteins 0.000 description 9
- 102100023222 Protein-arginine deiminase type-1 Human genes 0.000 description 9
- 238000002513 implantation Methods 0.000 description 9
- 101100123053 Arabidopsis thaliana GSH1 gene Proteins 0.000 description 7
- 101100298888 Arabidopsis thaliana PAD2 gene Proteins 0.000 description 7
- 101150092599 Padi2 gene Proteins 0.000 description 7
- 102100035735 Protein-arginine deiminase type-2 Human genes 0.000 description 7
- 230000000694 effects Effects 0.000 description 7
- 230000015556 catabolic process Effects 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 6
- 238000013461 design Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 238000007599 discharging Methods 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000000740 bleeding effect Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000035939 shock Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
- H01L27/0262—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements including a PNP transistor and a NPN transistor, wherein each of said transistors has its base coupled to the collector of the other transistor, e.g. silicon controlled rectifier [SCR] devices
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- General Physics & Mathematics (AREA)
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Abstract
本发明提供一种高压ESD保护器件、电路及装置，所述高压ESD保护器件，包括沿横向设置有高压N阱的P型衬底，在所述高压N阱中沿横向依次设有第一P+注入区、第二P+注入区、第二N+注入区、第一N+注入区、第三P+注入区，所述第一P+注入区和第二P+注入区之间的高压N阱上方覆盖有多晶硅栅极，在所述P型衬底上未设所述高压N阱的区域中沿横向依次设有第三N+注入区和第四P+注入区；其中，所述多晶硅栅极、第二N+注入区和第三P+注入区均接入第一接口端，所述第一P+注入区、第三N+注入区和第四P+注入区均接入第二接口端，所述第二P+注入区和第一N+注入区短接。即本发明的技术方案在常规可控硅结构中嵌入PMOS晶体管，通过PMOS晶体管来触发可控硅结构。
Description
技术领域
本发明涉及集成电路的静电放电保护设计技术领域，尤其涉及一种高压ESD保护器件、电路及装置。
背景技术
静电放电(Electrostatic Discharge，ESD)现象广泛存在于自然界中，是引起集成电路产品失效的重要原因之一。随着半导体技术的发展，功率集成电路工艺整合技术(BipolarCMOSDMOS，BCD)已广泛地应用于高压半导体元件的制造。由于BCD工艺技术制作的高压(High-voltage，HV)半导体元件常常工作在恶劣环境中，且其操作电压越来越高，对ESD保护结构的工艺设计窗口及其ESD保护性能提出了更高的要求，所以高压芯片上的静电防护(protection)也因此变成一项相当重要的任务项目。
通常，芯片上的ESD保护器件的设计需要考虑两个方面的问题：一是ESD保护器件要能够泄放大电流；二是ESD保护器件要能在芯片受到ESD冲击时将芯片引脚端电压箝制在安全的低电压水平。通常用作ESD保护的器件主要有二极管、GGNMOS(栅接地的NMOS)、可控硅(Silicon Controlled Rectifier，SCR)等。可控硅结构由于其面积小，电流泄放能力强，得到了广泛的应用。常规的高压SCR器件结构如图1所示，在P型衬底1中形成有高压N阱2，在高压N阱2中形成接PAD1(即静电端)的N+扩散区3和P+扩散区4，在P型衬底上未设N阱的区域中形成接PAD2(即接地端)的N+扩散区5和P+扩散区6，由此分别形成两个三极管Q1和Q2。当ESD触发时，这种SCR结构需要击穿高压N阱2和P型衬底1上未设N阱2的区域之间形成的PN结之后才能够进行静电释放，即该SCR结构的触发电压较高，造成ESD触发效率低，并不敏感，难以对足0.18μm以下的BCD工艺高压集成芯片进行ESD保护。
现有技术中还有一些具有特殊结构的用于静电防护SCR结构，如图2A所示的中国专利申请CN103390618A公开的一种内嵌栅接地NMOS触发的用于静电防护的可控硅TVS，包括P型衬底1，所述P型衬底1上沿横向设置有N阱2，在所述N阱2和P型衬底1上未设N阱的区域中，沿横向依次设有第一N+注入区3、第一P+注入区4、第三N+注入区5、多晶硅栅8、第二N+注入区6和第二P+注入区7，且其多晶硅栅8、第二N+注入区6和第三N+注入区5在P型衬底1上构成NMOS结构，第一N+注入区3、第一P+注入区4和第三N+注入区5均接入电学阳极，多晶硅栅8、第二N+注入区6和第二P+注入区7均接入电学阴极；当产生ESD信号后，由多晶硅栅8、第二N+注入区6和第三N+注入区5构成的栅接地NMOS的漏极PN结处首先产生雪崩击穿。电子将从第二N+注入区6流入到第三N+注入区5，此时泄放一部分电流。同时由于第三N+注入区5和N阱2之间电子的浓度差，第三N+注入区5中的电子将会向N阱2中扩散，这样导致N阱2上的寄生电阻存在压降。随着压降达到一定数值，可控硅结构开启，来泄放大部分的电流。再如图2B所示的中国专利申请CN101789428A公开的内嵌PMOS辅助触发可控硅(SCR)器件，分别由第一P+注入区35a—N阱33和第二N+注入区34—P阱32和第二P+注入区35b—第三N+注入区37构成可控硅SCR的P-N-P-N结构，由第一N+注入区34与第一P+注入区35a用金属线相连接作为电学阳极，第三N+注入区37和第三P+注入区38作为电学阴极，PMOS栅极外接RC触发电路，RC时间常数约为1us，以保证PMOS足够开启时间来辅助触发SCR泄放ESD电流，同时正常上电时不会开启。当阳极出现ESD信号时，较大的电压能导致N阱，第二N+注入区与P阱的PN结雪崩击穿，产生的雪崩电流流过P阱的阱电阻R_pwell产生压降，当这个压降大于寄生NPN三极管的开启电压，NPN寄生三极管开启，同时由于正反馈使PNP寄生三极管也开启，整个SCR器件被导通，开始泄放ESD电流，同时将SCR两端电压钳制在较低电位，第二N+注入区的设置能够实现P阱/N+结较低的击穿电压，并联的PMOS结构由于阳极(即PMOS源极)出现的ESD高电位和栅极RC延迟造成的低电位形成电压差而开启，辅助电流由N阱流入P阱，PMOS引起的电流通过P阱电阻产生压降，从而辅助SCR开启。然而，上述的这些SCR器件中内嵌的MOS管为常规的5VMOS管，不能满足高压半导体集成芯片的要求。
因此，提供一种BCD工艺兼容性好、ESD触发效率高、可靠性高的高压ESD保护器件、电路及装置，成为本领域技术人员亟待解决的技术问题之一。
发明内容
本发明的目的在于提供一种高压ESD保护器件、电路及装置，能够兼容BCD工艺，ESD触发效率高且可靠性高。
为解决上述问题，本发明提出一种高压ESD保护器件，包括沿横向设置有高压N阱的P型衬底，在所述高压N阱中沿横向依次设有第一P+注入区、第二P+注入区、第二N+注入区、第一N+注入区、第三P+注入区，所述第一P+注入区和第二P+注入区之间的高压N阱上方覆盖有多晶硅栅极，在所述P型衬底上未设所述高压N阱的区域中沿横向依次设有第三N+注入区和第四P+注入区；其中，所述多晶硅栅极、第二N+注入区和第三P+注入区均接入第一接口端，所述第一P+注入区、第三N+注入区和第四P+注入区均接入第二接口端，所述第二P+注入区和第一N+注入区短接。
进一步的，所述多晶硅栅极、第一P+注入区、第二P+注入区在所述高压N阱上构成PMOS晶体管结构，所述第一P+注入区为所述PMOS晶体管的漏区，所述第二P+注入区为所述PMOS晶体管的源区，所述多晶硅栅极为所述PMOS晶体管的栅极并通过一RC触发电路连接至所述第一接口端，所述RC触发电路由电阻和电容串联而成
进一步的，所述高压N阱中形成有P+扩散区，所述P+扩散区中沿横向设有所述第一P+注入区和隔离区。
进一步的，所述高压N阱中形成有N阱，所述N阱中沿横向设有所述第二P+注入区、隔离区和所述第二N+注入区。
进一步的，所述第二N+注入区、第一N+注入区和第三P+注入区之间以及所述第三N+注入区和第四P+注入区之间均设有隔离区。
进一步的，所述隔离区为浅沟槽隔离结构。
进一步的，所述第一接口端为静电输入端，所述第二接口端为接地端。
本发明还提供一种高压ESD保护电路，包括PMOS晶体管、可控硅和触发电路，所述PMOS晶体管的源极连接所述可控硅的控制端，所述PMOS晶体管的栅极通过所述触发电路连接所述可控硅的第一输入端，所述PMOS晶体管的漏极连接所述可控硅的第二输入端。
进一步的，所述触发电路由触发电阻和触发电容串联而成。
进一步的，所述可控硅由第一双极型晶体管和第二双极型晶体管连接而成，其中，所述第二双极型晶体管的发射极引出所述可控硅的第一输入端，所述第一双极型晶体管的发射极引出所述可控硅的第二输出端，所述第二双极型晶体管的集电极连接所述第一双极型晶体管的基极并通过第一电阻连接至所述第二输入端，所述第一双极型晶体管的基极连接所述第二双极型晶体管的集电极，所述第一双极型晶体管的集电极通过串联第二电阻和第三电阻连接至所述第一输入端，第二电阻和第三电阻的串联节点引出所述可控硅的控制端。
进一步的，所述高压ESD保护电路还包括所述高压ESD保护电路还包括第三双极型晶体管，且所述第三双极型晶体管的发射极连接所述PMOS晶体管的源极以及所述可控硅的控制端，所述第三双极型晶体管的发射极连接至所述可控硅的第一输入端，所述第三双极型晶体管的集电极连接至所述可控硅的第二输入端。
进一步的，所述第一双极型晶体管为NPN型，所述第二双极型晶体管和所述第三双极型晶体管均为PNP。
进一步的，所述可控硅的第一输入端为静电输入端，所述可控硅的第二输入端为接地端。
本发明还提供一种高压ESD保护装置，包括至少一个上述的高压ESD保护器件，或者包括上述的高压ESD保护电路。
与现有技术相比，本发明的技术方案具有以下有益效果：
1、本发明的高压ESD保护器件实质上是在常规可控硅(SCR)结构中嵌入PMOS晶体管，因此本发明的高压ESD保护器件、电路及装置，通过PMOS晶体管的触发来开启较难触发的可控硅结构，达到可控硅结构触发电压便于调控且ESD泄放能力增强的效果；并进一步通过调节该PMOS晶体管栅极连接的RC触发电路来降低PMOS管的触发电压，使其低于本身结的击穿电压，进而进一步降低可控硅结构的触发电压,使器件能应用于不同需求的功率集成电路产品中的高压ESD保护。
2、本发明的横向PMOS晶体管和可控硅结构与业界常用的高压CMOS工艺和BCD工艺实现工艺兼容，且该PMOS晶体管和可控硅结构采用了高压N阱，具有更高的击穿电压和维持电压，能更加有效避免闩锁效应发生，可以实现耐高压，高维持电压，高匹配性等ESD保护性能。
3、本发明的技术方案中除了可控硅结构形成的ESD电流泄放路径以外，还存在一条由PNP结构(即Q3)和寄生电阻(R3)构成的ESD电流泄放路径，以钳制ESD保护器件的两端电压，实现有限的版图面积下获得高维持电压的设计目标。
附图说明
图1是现有技术中常规的可控硅SCR结构示意图；
图2A和图2B是现有技术中改进的可控硅SCR结构示意图；
图3A至3C是本发明具体实施例的高压ESD保护器件的结构示意图；
图4是本发明具体实施例的高压ESD保护电路的原理图。
具体实施方式
为使本发明的目的、特征更明显易懂，下面结合附图对本发明的具体实施方式作进一步的说明，然而，本发明可以用不同的形式实现，不应只是局限在所述的实施例。
如图3A所示，本发明提出一种高压ESD保护器件，包括沿横向设置有高压N阱2的P型衬底1，在所述高压N阱2区域中沿横向依次设有第一P+注入区3、第二P+注入区4、第二N+注入区6、第一N+注入区7、第三P+注入区8，所述第一P+注入区3和第二P+注入区4之间的高压N阱2上方覆盖有多晶硅栅极5，在所述P型衬底1上未设高压N阱2的区域中沿横向依次设有第三N+注入区9和第四P+注入区10；其中，所述多晶硅栅极5、第二N+注入区6和第三P+注入区8均接入第一接口端PAD1，所述第一P+注入区3、第三N+注入区9和第四P+注入区10均接入第二接口端PAD2，所述第二P+注入区4和第一N+注入区7短接。
本实施例中，所述高压N阱2中沿横向依次形成有P+扩散区21和N阱22，且P+扩散区21和N阱22的深度均小于所述高压N阱2，所述P+扩散区21中沿横向设有所述第一P+注入区3和隔离区12，所述N阱22中沿横向设有所述第二P+注入区4、隔离区13和所述第二N+注入区6。第一N+注入区7和第三P+注入区8设置在所述高压N阱2未设置P+扩散区21和N阱22的区域中，且第二N+注入区6、第一N+注入区7和第三P+注入区8之间以及所述第三N+注入区和9第四P+注入区10之间均设有隔离区，即依次为隔离区14、15、17。
其中，所述多晶硅栅极5、第一P+注入区3、第二P+注入区4在所述高压N阱2上构成PMOS晶体管结构(即高压LDPMOS晶体管，如图3B中的虚线圈所示)，所述第一P+注入区3为所述PMOS晶体管的漏区(drain，D)，所述第二P+注入区4为所述PMOS晶体管的源区(source，S)，所述多晶硅栅极5为所述PMOS晶体管的栅极(gate，G)，且隔离区12和第二P+注入区4之间的P+扩散区21、高压N阱2、以及N阱22形成所述PMOS晶体管的沟道区，多晶硅栅极5即覆盖在该沟道区上方。本实施例中，多晶硅栅极5通过一RC触发电路连接至所述第一接口端PAD1，所述RC触发电路由电阻HR(为多晶硅电阻)和电容(未图示，可以为多晶硅栅极5的寄生电容)串联而成，调节RC触发电路中的电阻HR和电容的值，可以调节PMOS晶体管的触发电压。此外，上述的各个隔离区可以均为浅沟槽隔离结构。
另外，本发明的高压ESD保护器件中，第三P+注入区8、高压N阱2、P型衬底1、第三N+注入区9构成三个PN结串联的四层PNPN结构，即构成可控硅(SCR)结构，用作ESD泄放路径，即如图3B所示，第三P+注入区8、高压N阱2、P型衬底1形成可控硅SCR结构的PNP双极型晶体管Q2，高压N阱2、P型衬底1、第三N+注入区9形成可控硅SCR结构的NPN双极型晶体管Q1，其中，R1为P型衬底的等效电阻，R2为高压N阱2中第一N+注入区7到第三P+注入区8与高压N阱2边界的等效电阻，R3为高压N阱2中第二N+注入区6到第一N+注入区7的等效电阻。同时，本发明的高压ESD保护器件中，第一P+注入区3、高压N阱2以及第二P+注入区4还构成寄生的PNP双极型晶体管Q3，由于Q3的发射极为PMOS晶体管的源区，Q3的集电极为PMOS晶体管的漏区，当在PMOS晶体管的漏极发生ESD时，Q3的集电极的电压会迅速抬高，进而使Q3开启，ESD电流会经过Q3的基极(即高压N阱2)泄放至第二接口端PAD2，形成寄生ESD泄放路径，从而起到保护PMOS晶体管的作用，同时Q3还可以在正常状态下能够提高可控硅SCR结构的维持电压，有效地防止闩锁效应。通过合理的设计甚至可以使得Q3、SCR两条路径同时泄放ESD电流，从而提高ESD保护能力。
在本发明的其他实施例中，为了进一步提高器件的ESD保护性能，如图3C所示，可以在所述P型衬底1上未设高压N阱2的区域中设置高压P阱10，并使第三N+注入区9和第四P+注入区10依次横向设置在高压P阱10中。
结合上述内容以及图3B所示的高压ESD保护器件结构示意图，本发明还提供一种高压ESD保护电路，该高压ESD保护电路即为图3A、3B所示的高压ESD保护器件的等效电路，如图4所示，包括PMOS晶体管、可控硅SCR和RC触发电路，所述PMOS晶体管的源极连接所述可控硅SCR的控制端，所述PMOS晶体管的栅极通过所述触发电路连接所述可控硅SCR的第一输入端(即图3A和图3B中所示的第一接口端PAD1)，所述PMOS晶体管的漏极连接所述可控硅SCR的第二输入端(即图3A和图3B中所示的第二接口端PAD2)。其中，所述RC触发电路由触发电阻HR和触发电容C串联而成。所述可控硅SCR由第一双极型晶体管Q1和第二双极型晶体管Q2连接而成，其中，Q2的发射极引出所述可控硅SCR的第一输入端，Q1的发射极引出所述可控硅SCR的第二输出端，Q2的集电极连接Q1的基极并通过第一电阻R1连接至所述第二输入端，Q1的基极连接Q2的集电极，Q1的集电极通过串联第二电阻R2和第三电阻R3连接至所述第一输入端，第二电阻R2和第三电阻R3的串联节点引出所述可控硅SCR的控制端。结合图3B可知，本发明的高压ESD保护电路的PMOS晶体管和可控硅SCR沿横向依次形成在同一P型衬底1上，且PMOS晶体管的源、漏极均横向设置在P型衬底1的高压N阱2中，所述可控硅SCR的Q2和Q1沿横向依次形成高压N阱2和P型衬底1未设置高压N阱的区域，由沿横向依次设置的第二N+注入区6、第一N+注入区8、第三P+注入区8、第三N+注入区9、第四P+注入区10形成。
此外，本发明的高压ESD保护电路还包括第三双极型晶体管Q3，且Q3的发射极连接所述PMOS晶体管的源极以及所述可控硅SCR的控制端，Q3的发射极连接至所述可控硅SCR的第一输入端(即图3A和图3B中所示的第一接口端PAD1)，Q3的集电极连接至所述可控硅SCR的第二输入端(即图3A和图3B中所示的第二接口端PAD2)。结合图3B可知，Q3由第一P+注入区3、高压N阱2以及第二P+注入区4形成。
结合图3B和图4，本发明的高压ESD保护器件结构以及高压ESD保护电路在进行ESD保护时的工作原理如下：当有静电从PAD1进入，即当ESD电流通过RC触发电路施加在PMOS晶体管的栅极时，由于PMOS晶体管的触发电压较低，PMOS晶体管先于可控硅SCR结构开启，进入泄放ESD电流过程，而后PMOS晶体管的导通使得可控硅SCR结构开启进入泄放ESD电流过程。即当PMOS晶体管漏区PN结(即由第一P+注入区3与高压N阱形成的PN结)承受的电场强度大于其雪崩击穿临界电场时，漏区载流子在电场加速下获得足够多的能量而发生雪崩倍增效应，产生大量电子空穴对，使漏区电流急剧增加。增大的漏区电流导通PMOS晶体管，通过源区(即第二P+注入区4)流过R2上产生压降，帮助可控硅SCR结构的Q1(NPN)管开启，进而帮助Q2(PNP)管开启，NPN管和PNP管形成正反馈，使得寄生的可控硅SCR结构被开启(即被触发)。由于可控硅SCR结构开启后内阻远远小于PMOS晶体管，可控硅SCR结构因此会成为主要静电放电器件，使得该高压ESD保护器件或高压ESD保护电路的单位面积静电放电电流增大，获得高的ESD保护水平。所述可控硅SCR结构的触发电压受到PMOS晶体管漂移区的作用，有很大一部分电压降分布在PMOS晶体管漂移区上，通过调整RC触发电路的参数值可以实现所述可控硅SCR结构的触发电压可调。
此外，本发明还提供一种包括至少一个图3A所示的高压ESD保护器件或者图4所示的高压ESD保护电路的高压ESD保护装置，该装置可以是静电抑制器、硅控整流器等。当所述高压ESD保护装置中设有多个如图3A所示的高压ESD保护器件时，多个高压ESD保护器件可以形成在同一P型衬底1上并依次串联，器件之间通过隔离结构STI 11、18相互隔离，且相邻两个高压ESD保护器件中，前一个高压ESD保护器件的第二接口端PAD2与后一个高压ESD保护器件的第一接口端PAD1相连。相应地，当所述高压ESD保护装置中设有多个如图4所示的高压ESD保护电路时，多个高压ESD保护电路依次串联，即相邻两个高压ESD保护电路中，前一个高压ESD保护电路的第二接口端PAD2与后一个高压ESD保护电路的第一接口端PAD1相连。
综上所述，本发明提供的一种新型的、高面积效率、低压触发的基于可控硅SCR的高压保护器件、电路及装置，采用多晶硅栅栅极、第一P+注入区、第二P+注入区在高压N阱上构成内嵌PMOS晶体管结构，通过该PMOS晶体管触发可控硅SCR结构，具有触发电压低的特点。由于第一输入接口端PAD1不和内嵌PMOS晶体管的漏端直接连接，在器件开启后，电流主要通过可控硅SCR结构路径泄放，因此可控硅路径中的寄生三极管正反馈作用强，器件的维持电压低，最大电流泄放能力强。同时该ESD保护器件用第三P+注入区8、高压N阱2、P型衬底1、第三N+注入区9就能实现可控硅路径，单个器件面积小，因此总体面积效率高，符合0.18μm BCD工艺下集成IC器件的ESD窗口要求，能起到有效防护作用。整个保护器件、电路及装置结构简单，稳定可靠。
显然，本领域的技术人员可以对发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (12)
1.一种高压ESD保护器件，包括沿横向设置有高压N阱的P型衬底，其特征在于，在所述高压N阱中沿横向依次设有第一P+注入区、第二P+注入区、第二N+注入区、第一N+注入区、第三P+注入区，所述第一P+注入区和第二P+注入区之间的高压N阱上方覆盖有多晶硅栅极，在所述P型衬底上未设所述高压N阱的区域中沿横向依次设有第三N+注入区和第四P+注入区；其中，所述多晶硅栅极、第二N+注入区和第三P+注入区均接入第一接口端，所述第一P+注入区、第三N+注入区和第四P+注入区均接入第二接口端，所述第二P+注入区和第一N+注入区短接；所述高压N阱中沿横向依次形成有P+扩散区和N阱，所述P+扩散区中沿横向设有所述第一P+注入区和一隔离区，所述N阱中沿横向设有所述第二P+注入区、另一隔离区和所述第二N+注入区；所述第三P+注入区、所述高压N阱、所述P型衬底、所述第三N+注入区构成可控硅；所述多晶硅栅极、所述第一P+注入区、所述第二P+注入区在所述高压N阱上构成PMOS晶体管，所述第一P+注入区为所述PMOS晶体管的漏区，所述第二P+注入区为所述PMOS晶体管的源区，所述多晶硅栅极为所述PMOS晶体管的栅极，所述一隔离区和所述第二P+注入区之间的所述P+扩散区、高压N阱以及N阱形成所述PMOS晶体管的沟道区。
2.如权利要求1所述的高压ESD保护器件，其特征在于，所述多晶硅栅极通过一RC触发电路连接至所述第一接口端，所述RC触发电路由电阻和电容串联而成。
3.如权利要求1所述的高压ESD保护器件，其特征在于，所述第二N+注入区、第一N+注入区和第三P+注入区之间以及所述第三N+注入区和第四P+注入区之间均设有隔离区。
4.如权利要求1或3所述的高压ESD保护器件，其特征在于，所述隔离区为浅沟槽隔离结构。
5.如权利要求1所述的高压ESD保护器件，其特征在于，所述第一接口端为静电输入端，所述第二接口端为接地端。
6.一种高压ESD保护电路，其特征在于，所述高压ESD保护电路为权利要求1-5中任一项所述的高压ESD保护器件的等效电路，所述高压ESD保护电路包括PMOS晶体管、可控硅和触发电路，所述PMOS晶体管的源极连接所述可控硅的控制端，所述PMOS晶体管的栅极通过所述触发电路连接所述可控硅的第一输入端，所述PMOS晶体管的漏极连接所述可控硅的第二输入端。
7.如权利要求6所述的高压ESD保护电路，其特征在于，所述触发电路由触发电阻和触发电容串联而成。
8.如权利要求6所述的高压ESD保护电路，其特征在于，所述可控硅由第一双极型晶体管和第二双极型晶体管连接而成，其中，所述第二双极型晶体管的发射极引出所述可控硅的第一输入端，所述第一双极型晶体管的发射极引出所述可控硅的第二输出端，所述第二双极型晶体管的集电极连接所述第一双极型晶体管的基极并通过第一电阻连接至所述第二输入端，所述第一双极型晶体管的基极连接所述第二双极型晶体管的集电极，所述第一双极型晶体管的集电极通过串联第二电阻和第三电阻连接至所述第一输入端，第二电阻和第三电阻的串联节点引出所述可控硅的控制端。
9.如权利要求8所述的高压ESD保护电路，其特征在于，所述高压ESD保护电路还包括第三双极型晶体管，且所述第三双极型晶体管的发射极连接所述PMOS晶体管的源极以及所述可控硅的控制端，所述第三双极型晶体管的发射极连接至所述可控硅的第一输入端，所述第三双极型晶体管的集电极连接至所述可控硅的第二输入端。
10.如权利要求9所述的高压ESD保护电路，其特征在于，所述第一双极型晶体管为NPN型，所述第二双极型晶体管和所述第三双极型晶体管均为PNP型。
11.如权利要求6至10中任一项所述的高压ESD保护电路，其特征在于，所述可控硅的第一输入端为静电输入端，所述可控硅的第二输入端为接地端。
12.一种高压ESD保护装置，其特征在于，包括至少一个权利要求1至5中任一项所述的高压ESD保护器件，或者包括权利要求6至11中任一项所述的高压ESD保护电路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610342927.2A CN107403797B (zh) | 2016-05-20 | 2016-05-20 | 高压esd保护器件、电路及装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610342927.2A CN107403797B (zh) | 2016-05-20 | 2016-05-20 | 高压esd保护器件、电路及装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN107403797A CN107403797A (zh) | 2017-11-28 |
| CN107403797B true CN107403797B (zh) | 2020-04-07 |
Family
ID=60388984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201610342927.2A Active CN107403797B (zh) | 2016-05-20 | 2016-05-20 | 高压esd保护器件、电路及装置 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN107403797B (zh) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108461491B (zh) * | 2018-03-21 | 2023-09-29 | 湖南静芯微电子技术有限公司 | 一种高维持电压的低触发双向可控硅静电防护器件 |
| CN108321157A (zh) * | 2018-03-30 | 2018-07-24 | 湖南静芯微电子技术有限公司 | 低电容低钳位电压的scr瞬态电压抑制器及制造方法 |
| CN108538831B (zh) * | 2018-04-10 | 2020-10-23 | 电子科技大学 | 一种用于输入输出端口和电源钳位的scr器件 |
| CN109346462B (zh) * | 2018-09-30 | 2020-11-27 | 湖南大学 | Esd保护器件 |
| CN111668209B (zh) * | 2020-06-10 | 2022-03-15 | 电子科技大学 | 一种低漏电的用于低压esd防护的可控硅整流器 |
| CN113013157A (zh) * | 2021-02-24 | 2021-06-22 | 上海华力微电子有限公司 | 一种内嵌硅控整流器的pmos型esd器件及其实现方法 |
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| US7825473B2 (en) * | 2005-07-21 | 2010-11-02 | Industrial Technology Research Institute | Initial-on SCR device for on-chip ESD protection |
| CN102254912A (zh) * | 2011-07-13 | 2011-11-23 | 浙江大学 | 一种内嵌p型mos管辅助触发的可控硅器件 |
-
2016
- 2016-05-20 CN CN201610342927.2A patent/CN107403797B/zh active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| CN107403797A (zh) | 2017-11-28 |
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|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |