KR20180058432A - 정전기 방전 보호회로 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 정전기 방전 보호회로는 PNP-BJT(PNP-Bipolar Junction Transistor) 및 NPN-BJT(NPN-Bipolar Junction Transistor) 를 포함하고, 전원단에 인가되는 ESD(Electrostatic Discharge) 전류를 접지단으로 방전시키기 위한 SCR(silicon controlled rectifier); 및 상기 SCR보다 낮은 트리거링 전압을 가지고 상기 전원단과 접지단 사이에서 ESD 전류 패스를 제공하는 PMOS(P-channel Metal Oxide Silicon)를 포함한다.

Description

정전기 방전 보호회로{ESD PROTECTION CIRCUIT}
본 발명은 정전기 방전 보호회로에 관한 것이다.
정전기 방전(Electrostatic Discharge; ESD)은 고전압의 정전기가 순간적으로 방전되는 현상으로서 집적 회로 내부의 반도체 소자와 금속 배선을 파괴하고 회로의 오동작 등을 유발한다. 고전압을 전원으로 사용하는 다양한 집적 회로를 정전기 방전으로부터 보호하기 위해서는 집적 회로가 파손되는 전압 이하에서 트리거링(triggering)되어야 하고, 정전기 방전 보호회로를 통해 과도한 전류가 흘러 열 파괴가 발생하는 래치 업 현상이 방지되어야 한다.
이러한 정전기 방전 보호회로를 구성하기 위한 소자로서 고전압 SCR(silicon controlled rectifier)이 있다. 고전압 SCR은 고전압이 인가되는 경우 높은 임피던스 상태에서 낮은 임피던스로 전환되는 특성을 가지므로 높은 정전기 방전 내성(ESD immunity)을 가진다. 하지만, 고전압 SCR은 높은 트리거 전압에 비해 낮은 홀딩 전압(holding voltage)을 가지므로, 전원단과 접지단 사이의 파워 클램프(power clamp)로 적용되기에 한계를 가진다.
대한민국 등록특허공보 제10-1592102호
본 발명의 일 실시예에 따르면, 높은 홀딩 전압을 가지고 전류 내성이 개선된 정전기 방전 보호회로가 제공된다.
상술한 본 발명의 과제를 해결하기 위해, 본 발명의 일 실시예에 따르면, NPN-BJT(NPN-Bipolar Junction Transistor) 및 PNP-BJT(PNP-Bipolar Junction Transistor)를 포함하고, 전원단에 인가되는 ESD(Electrostatic Discharge) 전류를 접지단으로 방전시키기 위한 SCR(silicon controlled rectifier); 및 상기 SCR보다 낮은 트리거링 전압을 가지고 상기 전원단과 접지단 사이에서 ESD 전류 패스를 제공하는 PMOS(P-channel Metal Oxide Silicon)를 포함하는 정전기 방전 보호회로가 제공된다.
또한, 본 발명의 일 실시예에 따르면, 반도체 기판에 형성되는 집적 회로의 전원단 및 접지단과 연결되는 정전기 방전 보호회로로서, 상기 반도체 기판 상의 딥 N웰(Deep N-well)에 형성되고, 소스, 게이트, 및 벌크단이 상기 전원단에 연결되며, 드레인이 상기 접지단에 연결된 PMOS(P-channel Metal Oxide Silicon); 상기 딥 N웰(Deep N-well)을 공유하며 형성되는 PNP-BJT(PNP-Bipolar Junction Transistor); 및 상기 딥 N웰과 접하는 P웰(P-well)에 형성되고, 에미터가 상기 접지단과 연결된 NPN-BJT(NPN-Bipolar Junction Transistor)를 포함하는 정전기 방전 보호회로가 제공된다.
본 발명의 일 실시예에 따른 정전기 방전 보호회로는 높은 홀딩 전압을 가지고 전류 내성이 개선되므로, 높은 신뢰성을 실현하는 고전압 파워 클램프로 사용될 수 있다.
도 1은 본 발명의 일 실시예에 따른 정전기 방전 보호회로의 구성을 도시한 단면도이다.
도 2는 본 발명의 일 실시예에 따른 PMOS의 구조를 도 1에 나타낸 단면도이다.
도 3은 본 발명의 일 실시예에 따른 SCR의 구조를 도 1에 나타낸 단면도이다.
도 4는 본 발명의 일 실시예에 따른 정전기 방전 보호회로의 등가 회로도이다.
도 5a는 본 발명의 일 실시예에 따른 정전기 방전 보호회로에 대한 TLP(Transmission-Line Pulse) 측정에 따른 전류 및 전압을 나타내는 그래프이다.
도 5b는 본 발명의 일 실시예에 따른 정전기 방전 보호회로에 대한 TLP(Transmission-Line Pulse) 측정에 따른 누설 전류를 나타내는 그래프이다.
도 6은 본 발명의 일 실시예에 따른 정전기 방전 보호회로가 반도체 기판에 배치되는 일 예를 나타내는 도면이다.
본 실시형태들은 다른 형태로 변형되거나 여러 실시형태의 특징이 서로 조합될 수 있다. 일 실시형태에서 설명된 사항이 다른 실시형태에서 설명되어 있지 않더라도, 다른 실시형태에서 반대되거나 모순되는 설명이 없는 한, 다른 실시형태의 설명으로 결합될 수 있다.
첨부된 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일하거나 유사한 요소로 이해될 수 있다. 또한 본 명세서에서, "상(on)"에 형성된다고 하는 것은 직접적으로 접촉하여 형성되는 것을 의미할 뿐 아니라, 사이에 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.
도 1은 본 발명의 일 실시예에 따른 정전기 방전 보호회로의 구성을 도시한 단면도이다.
도 1을 참조하면, 본 발명의 정전기 방전 보호회로(100)는 SCR(silicon controlled rectifier) 및 PMOS(P-channel Metal Oxide Silicon)를 포함한다. 또한, 상기 SCR은 NPN-BJT(NPN-Bipolar Junction Transistor) 및 PNP-BJT(PNP-Bipolar Junction Transistor)를 포함한다. 이를 위해, 정전기 방전 보호회로(100)는 반도체 기판(P-sub)(10)에 형성된 딥 N웰(Deep N-Well)(110) 및 P웰(P-Well)(120)을 포함한다. 도면에 도시된 바와 같이, P웰(120)은 딥 N웰(110)의 내부에 형성될 수 있다.
상기 딥 N웰(110) 상에는 N형 단자(111), 제1 P형 단자(112), 및 제2 P형 단자(113)가 형성될 수 있다. 여기서, 상기 딥 N웰(110)에 형성된 N형 단자(111)는 PMOS의 벌크단(B)이고, 제1 P형 단자(112)는 PMOS의 소스(S)이고, 제2 P형 단자(113)는 PMOS의 드레인(D)이 될 수 있다. 또한, 제1 P형 단자(112) 및 제2 P형 단자(113)사이에 PMOS의 게이트(G)를 형성하는 게이트 부재(114)가 배치될 수 있다. 상기 소스(S) 및 게이트(G)는 벌크단(B)과 함께 애노드(Anode)에 연결되고, 상기 드레인(D)은 캐소드(Cathode)에 연결될 수 있다.
또한, 상기 P웰(120) 상에는 N형 단자(121) 및 P형 단자(122)가 형성될 수 있고, 상기 N형 단자(121) 및 P형 단자(122)는 캐소드(Cathode)에 연결될 수 있다.
한편, 딥 N웰(110) 및 상기 P웰(120) 상에 형성된 N형 단자들 및 P형 단자들은 N형으로 도핑된 N+영역 및 P형으로 도핑된 P+영역으로 이해될 수 있다. 또한, 이러한 N형 단자들 및 P형 단자들을 분리하는 분리막(STI)은 얇은 트렌치(shallow trench)를 형성한 후, 상기 트랜치내에 절연물질을 채운 셀로우 트렌치 격리막(shallow trench isolation)일 수 있다.
이하, 도 2 및 도 3을 참조하여, 상술한 정전기 방전 보호회로의 구성에 더하여 SCR 및 PMOS의 구조 및 동작을 살핀다.
도 2는 본 발명의 일 실시예에 따른 PMOS의 구조를 도 1에 나타낸 단면도이다.
도 2를 참조하면, PMOS(MP)는 딥 N웰(110)과 딥 N웰(110)에 형성된 N형 단자(111), 제1 P형 단자(112), 및 제2 P형 단자(113), 및 게이트 부재(114)에 의해 형성된다. 도 1을 참조하여 상술한 바와 같이, PMOS(MP)의 소스(S)는 딥 N웰(110)에 형성된 제1 P형 단자(112)가 되고, PMOS(MP)의 드레인(D)은 딥 N웰(110)에 형성된 제2 P형 단자(113)가 되며, PMOS(MP)의 게이트(G)는 제1 P형 단자(112) 및 제2 P형 단자(113)사이에 배치된 게이트 부재(114)가 된다.
이하, 애노드(Anode)에 정전기 방전이 인가되는 경우의 PMOS(MP)의 동작을 살핀다. 애노드(Anode)에 정전기 방전이 인가되면 Vgs(게이트-소스 전압)는 0이며, PMOS(MP)는 턴-오프 상태이다. 이후, 상기 애노드(Anode)에서의 전압은 급격히 증가되고, 상기 딥 N웰(110)과 제2 P형 단자(113)는 역 바이어스 상태가 된다. 상기 애노드(Anode)의 전압이 PMOS(MP)의 애벌랜치 항복(Avalanche breakdown) 전압에 도달하면 스냅백(snapback) 현상에 의해 부저항 상태가 된다. 이 때의 애노드 전압을 PMOS(MP)의 트리거링 전압이라 할 수 있다. 즉, 애벌린치 항복이 발생하고 벌크단(B)에서 제공되는 전류에 의해 전압 강하가 발생하면, PMOS(MP)의 기생 PNP 트랜지스터가 턴-온되고, 소스(S)에서 드레인(D)으로 정전기 방전 전류가 흐르는 낮은 저항의 전류 패스가 제공된다. 상술한 PMOS(MP)의 트리거링 동작을 정전기 방전 보호회로(100)의 제1 트리거링 동작으로 지칭하기로 한다.
도 3은 본 발명의 일 실시예에 따른 SCR의 구조를 도 1에 나타낸 단면도이다.
도 3을 참조하면, 정전기 방전 보호회로(100)가 포함하는 PNP-BJT(Q1) 및 NPN-BJT(Q2)로 이루어지는 SCR을 포함한다. PNP-BJT(Q1)는 딥 N웰(110)에 형성된 제1 P형 단자(112), 상기 딥 N웰(110), 및 상기 딥 N웰(110)과 접하는 P웰(120)에 의해 형성된다. 또한, NPN-BJT(Q2)는 상기 딥 N웰(110), 상기 P웰(120), 및 상기 P웰(120)에 형성된 N형 단자(121)에 의해 형성된다. 즉, PNP-BJT(Q1) 및 NPN-BJT(Q2)는 PNPN구조의 SCR을 구성한다.
이하, 애노드(Anode)에 정전기 방전이 인가되는 경우의 SCR의 동작을 살핀다. PMOS(MP)에 의한 제1 트리거링 동작 이후, 애노드(Anode)단에 인가되는 정전기 방전 전압이 증가함에 따라, 역방향 바이어스 상태인 딥 N웰(110)과 P웰(120) 간에 애벌런치 항복이 발생한다. 이때 생성된 정공 전류(hole current)에 의해 P웰(120)의 전위가 충분히 높아지면(VBE>0V), NPN-BJT(Q2)가 턴-온된다. 턴-온된 NPN-BJT(Q2)의 전류는 RDNW에 전압 강하를 일으키고(VBE<0), PNP-BJT(Q1)가 턴-온된다. 이와 같이, PNP-BJT(Q1) 및 NPN-BJT(Q2)가 턴-온될 때의 전압을 SCR의 트리거링 전압이라 할 수 있다. 이후, 턴-온된 PNP-BJT(Q1)는 RPW에 전압 강하를 일으키고, NPN-BJT(Q2)은 PNP-BJT(Q1)의 전류에 의해 턴-온 상태가 유지된다. 즉, 바이어스를 공급할 필요가 없으므로, 애노드(Anode)단의 전압은 홀딩 전압(Holding Voltage)까지 감소될 수 있다. 상술한 SCR의 트리거링 동작을 정전기 방전 보호회로(100)의 제2 트리거링 동작으로 지칭하기로 한다.
도 4는 본 발명의 일 실시예에 따른 정전기 방전 보호회로의 등가 회로도이다.
도 4를 참조하면, 정전기 방전 보호회로는 PNP-BJT(Q1) 및 NPN-BJT(Q2)로 구성되는 SCR, 및 PMOS(MP)를 포함한다. 정전기 방전(ESD)을 방전(Discharge)하기 위해 상기 SCR 및 PMOS(MP)는 정전기 방전 전류 패스를 제공할 수 있다. PMOS(MP)의 트리거링 전압은 SCR의 트리거링 전압에 비하여 낮기 때문에 애노드(Anode)에 정전기 방전이 인가되는 경우 PMOS(MP)의 트리거링 동작은 SCR의 트리거링 동작보다 먼저 이루어진다. 즉, PMOS(MP)를 채용한 정전기 방전 보호회로는 보다 낮은 트리거링 전압에서 동작 가능하다. 또한, 상기 정전기 방전 보호회로에서 스냅백(snapback)에 의한 래치 업(latch up) 위험이 제거될 수 있다.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 정전기 방전 보호회로에 대한 TLP(Transmission-Line Pulse) 측정에 따른 전류-전압 특성, 및 누설 전류 특성을 나타내는 그래프이다. TLP 측정은 테스트 대상 장치(Device Under Test: DUT)에 5ns 내지 100ns 사이의 지속적인 전류 펄스를 단계적으로 증가시켜 공급하며 장치의 전류 및 전압을 측정하는 검사 방법으로, ESD 보호 회로의 성능을 가늠하는 척도로 활용된다.
도 5a 및 도 5b를 참조하면, 본 발명의 일 실시예에 따른 정전기 방전 보호회로는 종래의 SCR의 트리거링 전압에 대비하여 비교적 낮은 전압인 약 18V에서 PMOS에 의한 제1 트리거링 동작을 시작한다. 또한 PMOS의 트리거링 동작 이후, 약 30V에서 SCR에 의한 제2 트리거링 동작을 시작한다.
도 5a에서 약 1.5A의 홀딩 전류 및 약 15V의 홀딩 전압을 가지는 것을 확인할 수 있다. 이와 같이, 상대적으로 높은 홀딩 전류 및 홀딩 전압은 정전기 방전 보호회로를 통해 과도한 전류가 흘러 열 파괴가 발생하는 래치 업(latch up)을 방지할 수 있다.
또한, 도 5b에서 TLP 전류 내성(TLP current immunity)이 약 3.5A인 것을 확인할 수 있다. 이러한 수치는 정전기 방전 모델의 하나인 HBM(Human Body Mode)에서 1.5kΩ의 등가회로를 가정하였을 때의 피크 전류(Peak Current) 규격 수치인 1.33A을 충분히 만족하는 수치로 규격을 기준으로 정전기 방전 보호회로를 설계했을 정전기 방전 보호회로의 크기가 보다 축소될 수 있다.
도 6은 본 발명의 일 실시예에 따른 정전기 방전 보호회로가 반도체 기판에 배치되는 일 예를 나타내는 도면이다.
도 6을 참조하면, 반도체 기판에 형성된 집적회로(IC)는 전원배선(L_Power), 접지배선(L_Ground) 및 집적회로 코어(IC Core)를 포함한다. 상기 전원배선(L_Power)은 전원핀(P_Power)을 통해 외부로부터 전원을 인가받고, 상기 접지배선(L_Ground)은 접지핀(P_Ground)을 통해 접지된다. 파워 클램프는 전원배선(L_Power) 및 접지배선(L_Ground)의 사이에 배치될 수 있다. 이러한 배치를 통해, 파워 클램프는 집적회로 코어(IC Core)를 포함하는 집적회로(IC)의 파괴를 방지할 수 있다. 본 발명의 정전기 방전 보호회로(100)는 높은 홀딩 전압을 가지고 고전압에 대한 전류 내성이 개선되는 효과를 가지므로 높은 신뢰성을 실현하는 파워 클램프로 활용될 수 있다.
이상에서 본 발명이 구체적인 구성요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명이 상기 실시예들에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형을 꾀할 수 있다.
따라서, 본 발명의 사상은 상기 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등하게 또는 등가적으로 변형된 모든 것들은 본 발명의 사상의 범주에 속한다고 할 것이다.
10: 반도체 기판
110: 딥 N웰
120: P웰
111, 121: N형 단자
112, 113, 122: P형 단자
Q1: PNP-BJT
Q2: NPN-BJT
MP: PMOS

Claims (11)

  1. PNP-BJT(PNP-Bipolar Junction Transistor) 및 NPN-BJT(NPN-Bipolar Junction Transistor) 를 포함하고, 전원단에 인가되는 ESD(Electrostatic Discharge) 전류를 접지단으로 방전시키기 위한 SCR(silicon controlled rectifier); 및
    상기 SCR보다 낮은 트리거링 전압을 가지고 상기 전원단과 접지단 사이에서 ESD 전류 패스를 제공하는 PMOS(P-channel Metal Oxide Silicon)
    를 포함하는 정전기 방전 보호회로.
  2. 제1항에 있어서,
    정전기 방전이 전원단에 인가되면 상기 PMOS에 의해 제1 트리거링 동작한 후, 상기 SCR에 의해 제2 트리거링 동작하는 정전기 방전 보호회로.
  3. 제1항에 있어서,
    상기 NPN-BJT는 딥 N웰(Deep N-Well) 및 상기 딥 N웰과 접하는 P웰(P-Well) 간의 애벌런치 항복(Avalanche breakdown)에 의해 턴-온되고, 상기 PNP-BJT는 상기 NPN-BJT의 턴-온에 의해 턴-온되는 정전기 방전 보호회로.
  4. 제1항에 있어서,
    상기 PMOS의 게이트, 소스, 및 벌크단은 전원단에 연결되고, 상기 PMOS의 드레인은 접지단에 연결되는 정전기 방전 보호회로.
  5. 제1항에 있어서,
    상기 PNP-BJT는 딥 N웰(Deep N-Well)에 형성된 제1 P형 단자, 상기 딥 N웰, 및 상기 딥 N웰과 접하는 P웰(P-Well)에 의해 형성되고,
    상기 NPN-BJT는 상기 딥 N웰, 상기 P웰, 및 상기 P웰에 형성된 N형 단자에 의해 형성되는 정전기 방전 보호회로.
  6. 제3항에 있어서,
    상기 PMOS의 소스는 상기 딥 N웰에 형성된 제1 P형 단자, 상기 PMOS의 드레인은 상기 딥 N웰에 형성된 제2 P형 단자이고, 상기 PMOS의 게이트는 상기 제1 P형 단자 및 제2 P형 단자 사이에 배치되는 정전기 방전 보호회로.
  7. 반도체 기판에 형성되는 집적 회로의 전원단 및 접지단과 연결되는 정전기 방전 보호회로로서,
    상기 반도체 기판 상의 딥 N웰(Deep N-Well)에 형성되고, 소스, 게이트, 및 벌크단이 상기 전원단에 연결되며, 드레인이 상기 접지단에 연결된 PMOS(P-channel Metal Oxide Silicon);
    상기 딥 N웰(Deep N-Well)을 공유하며 형성되는 PNP-BJT(PNP-Bipolar Junction Transistor); 및
    상기 딥 N웰과 접하는 P웰(P-Well)에 형성되고, 에미터가 상기 접지단과 연결된 NPN-BJT(NPN-Bipolar Junction Transistor)
    를 포함하는 정전기 방전 보호회로.
  8. 제7항에 있어서,
    상기 PNP-BJT 및 상기 NPN-BJT는 SCR(silicon controlled rectifier)을 형성하는 정전기 방전 보호회로.
  9. 제8항에 있어서,
    정전기 방전이 전원단에 인가되면 상기 PMOS에 의해 제1 트리거링 동작한 후, 상기 SCR에 의해 제2 트리거링 동작하는 정전기 방전 보호회로.
  10. 제7항에 있어서,
    상기 NPN-BJT는 상기 딥 N웰 및 상기 P웰 간의 애벌런치 항복(Avalanche breakdown)에 의해 턴-온되고, 상기 PNP-BJT는 상기 NPN-BJT의 턴-온 동작에 의해 턴-온되는 정전기 방전 보호회로.
  11. 제7항에 있어서,
    상기 소스는 상기 딥 N웰에 형성된 제1 P형 단자, 상기 드레인은 상기 딥 N웰에 형성된 제2 P형 단자이고, 상기 게이트는 상기 딥 N웰에 형성된 제1 P형 단자 및 제2 P형 단자 사이에 배치되고,
    상기 PNP-BJT는 상기 제1 P형 단자, 상기 딥 N웰, 및 상기 P웰에 의해 형성되며,
    상기 NPN-BJT는 상기 딥 N웰, 상기 P웰, 및 상기 P웰에 형성된 N형 단자에 의해 형성되는 정전기 방전 보호회로.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10453836B2 (en) 2017-08-17 2019-10-22 Globalfoundries Singapore Pte. Ltd. High holding high voltage (HHHV) FET for ESD protection with modified source and method for producing the same
KR20200061443A (ko) 2018-11-23 2020-06-03 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6016002A (en) * 1996-12-20 2000-01-18 Texas Instruments Incorporated Stacked silicon-controlled rectifier having a low voltage trigger and adjustable holding voltage for ESD protection
TW393755B (en) * 1998-09-02 2000-06-11 Winbond Electronics Corp The electrostatic protecting structure of semiconductor
US6501137B1 (en) * 1998-12-30 2002-12-31 Winbond Electronics Corp. Electrostatic discharge protection circuit triggered by PNP bipolar action
KR102238544B1 (ko) * 2014-12-08 2021-04-09 삼성전자주식회사 정전기 방전 보호 장치 및 이를 포함하는 전자 장치

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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