KR102238544B1 - 정전기 방전 보호 장치 및 이를 포함하는 전자 장치 - Google Patents

정전기 방전 보호 장치 및 이를 포함하는 전자 장치 Download PDF

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Abstract

ESD 보호 장치는 반도체 기판, 제1 웰, 제2 웰, 제1 불순물 영역, 제2 불순물 영역, 제3 불순물 영역, 및 제4 불순물 영역을 포함한다. 제1 웰은 반도체 기판에 형성되고, 제1 도전형을 갖는다. 제2 웰은 반도체 기판에 제1 웰과 접하도록 형성되고, 제2 도전형을 갖는다. 제1 불순물 영역은 제1 웰에 형성되고, 제1 도전형을 갖는다. 제2 불순물 영역은 제1 웰에 제1 불순물 영역으로부터 제2 웰 방향으로 제1 불순물 영역과 이격되어 형성되고, 제2 도전형을 갖는다. 제3 불순물 영역은 제2 웰에 형성되고, 제2 도전형을 갖는다. 제4 불순물 영역은 제2 웰에 제3 불순물 영역으로부터 제1 웰 방향으로 제3 불순물 영역과 접하도록 형성되고, 제1 도전형을 갖는다. 제1 불순물 영역 및 제2 불순물 영역은 제1 전극 패드와 전기적으로 연결되고, 제3 불순물 영역은 제2 전극 패드와 전기적으로 연결되고, 제4 불순물 영역은 전기적으로 플로팅된다.

Description

정전기 방전 보호 장치 및 이를 포함하는 전자 장치 {ELECTROSTATIC DISCHARGE PROTECTION DEVICE AND ELECTRONIC DEVICE HAVING THE SAME}
본 발명은 정전기 방전(Electrostatic Discharge; ESD) 보호 기술에 관한 것으로, 보다 상세하게는 ESD 보호 장치 및 이를 포함하는 전자 장치에 관한 것이다.
반도체 장치의 크기가 감소되고 집적도가 증가함에 따라 정전기 방전(Electrostatic Discharge; ESD)으로부터 반도체 장치를 보호하기 위한 ESC 보호 장치의 중요성이 증가하고 있다.
종래에는 ESD 보호 장치로서 다이오드, 저항, 트랜지스터 등이 사용되어 왔으며, 최근에는 실리콘 제어 정류기(Silicon Controlled Rectifier; SCR)가 많이 사용되고 있다.
그러나 SCR의 홀딩 전압(holding voltage)이 보호하고자 하는 반도체 소자의 동작 전압 보다 낮은 경우, 반도체 소자에 오동작을 유발하는 문제점이 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 높은 홀딩 전압(holding voltage)을 갖는 정전기 방전(Electrostatic Discharge; ESD) 보호 장치를 제공하는 것이다.
본 발명의 다른 목적은 상기 ESD 보호 장치를 포함하는 전자 장치를 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 정전기 방전(Electrostatic Discharge; ESD) 보호 장치는 반도체 기판, 제1 웰(well), 제2 웰, 제1 불순물 영역, 제2 불순물 영역, 제3 불순물 영역, 및 제4 불순물 영역을 포함한다. 상기 제1 웰은 상기 반도체 기판에 형성되고, 제1 도전형을 갖는다. 상기 제2 웰은 상기 반도체 기판에 상기 제1 웰과 접하도록 형성되고, 제2 도전형을 갖는다. 상기 제1 불순물 영역은 상기 제1 웰에 형성되고, 상기 제1 도전형을 갖는다. 상기 제2 불순물 영역은 상기 제1 웰에 상기 제1 불순물 영역으로부터 상기 제2 웰 방향으로 상기 제1 불순물 영역과 이격되어 형성되고, 상기 제2 도전형을 갖는다. 상기 제3 불순물 영역은 상기 제2 웰에 형성되고, 상기 제2 도전형을 갖는다. 상기 제4 불순물 영역은 상기 제2 웰에 상기 제3 불순물 영역으로부터 상기 제1 웰 방향으로 상기 제3 불순물 영역과 접하도록 형성되고, 상기 제1 도전형을 갖는다. 상기 제1 불순물 영역 및 상기 제2 불순물 영역은 제1 전극 패드와 전기적으로 연결되고, 상기 제3 불순물 영역은 제2 전극 패드와 전기적으로 연결되고, 상기 제4 불순물 영역은 전기적으로 플로팅된다.
일 실시예에 있어서, 상기 ESD 보호 장치는, 상기 제2 웰에 상기 제4 불순물 영역으로부터 상기 제1 웰 방향으로 상기 제4 불순물 영역과 이격되어 형성되고, 상기 제2 도전형을 가지며, 전기적으로 플로팅되는 제5 불순물 영역을 더 포함할 수 있다.
상기 제5 불순물 영역의 불순물 농도는 상기 제2 웰의 불순물 농도보다 높을 수 있다.
상기 ESD 보호 장치의 홀딩 전압(holding voltage)은 상기 제5 불순물 영역의 폭(width)에 기초하여 결정될 수 있다.
상기 ESD 보호 장치는, 상기 제1 웰과 상기 제2 웰에 걸쳐서 형성되고, 상기 제2 도전형을 가지며, 전기적으로 플로팅되는 제6 불순물 영역, 및 상기 제2 불순물 영역 및 상기 제6 불순물 영역 사이에서 상기 반도체 기판의 상부에 형성되고, 상기 제1 전극 패드와 전기적으로 연결되는 게이트를 더 포함할 수 있다.
상기 제6 불순물 영역의 불순물 농도는 상기 제2 웰의 불순물 농도보다 높을 수 있다.
상기 제1 불순물 영역 및 상기 제4 불순물 영역의 불순물 농도는 서로 동일하고, 상기 제2 불순물 영역, 상기 제3 불순물 영역, 상기 제5 불순물 영역 및 상기 제6 불순물 영역의 불순물 농도는 서로 동일할 수 있다.
상기 제1 불순물 영역 및 상기 제4 불순물 영역은 동일한 이온 주입 공정(ion implantation process)을 통해 동시에 형성되고, 상기 제2 불순물 영역, 상기 제3 불순물 영역, 상기 제5 불순물 영역 및 상기 제6 불순물 영역은 동일한 이온 주입 공정을 통해 동시에 형성될 수 있다.
일 실시예에 있어서, 상기 ESD 보호 장치는, 상기 제1 웰에 상기 제2 불순물 영역으로부터 상기 제2 웰 방향으로 상기 제2 불순물 영역과 이격되어 형성되고, 상기 제1 도전형을 가지며, 전기적으로 플로팅되는 제5 불순물 영역을 더 포함할 수 있다.
상기 제5 불순물 영역의 불순물 농도는 상기 제1 웰의 불순물 농도보다 높을 수 있다.
상기 ESD 보호 장치의 홀딩 전압(holding voltage)은 상기 제5 불순물 영역의 폭(width)에 기초하여 결정될 수 있다.
상기 ESD 보호 장치는, 상기 제1 웰과 상기 제2 웰에 걸쳐서 형성되고, 상기 제1 도전형을 가지며, 전기적으로 플로팅되는 제6 불순물 영역, 및 상기 제4 불순물 영역 및 상기 제6 불순물 영역 사이에서 상기 반도체 기판의 상부에 형성되고, 상기 제2 전극 패드와 전기적으로 연결되는 게이트를 더 포함할 수 있다.
상기 제6 불순물 영역의 불순물 농도는 상기 제1 웰의 불순물 농도보다 높을 수 있다.
상기 제2 불순물 영역 및 상기 제3 불순물 영역의 불순물 농도는 서로 동일하고, 상기 제1 불순물 영역, 상기 제4 불순물 영역, 상기 제5 불순물 영역 및 상기 제6 불순물 영역의 불순물 농도는 서로 동일할 수 있다.
상기 제2 불순물 영역 및 상기 제3 불순물 영역은 동일한 이온 주입 공정(ion implantation process)을 통해 동시에 형성되고, 상기 제1 불순물 영역, 상기 제4 불순물 영역, 상기 제5 불순물 영역 및 상기 제6 불순물 영역은 동일한 이온 주입 공정을 통해 동시에 형성될 수 있다.
일 실시예에 있어서, 상기 제1 도전형은 N-도전형이고, 상기 제2 도전형은 P-도전형일 수 있다.
상기 제1 전극 패드는 전원 전압에 연결되고, 상기 제2 전극 패드는 접지 전압에 연결될 수 있다.
일 실시예에 있어서, 상기 제1 도전형은 P-도전형이고, 상기 제2 도전형은 N-도전형일 수 있다.
상기 제1 전극 패드는 접지 전압에 연결되고, 상기 제2 전극 패드는 전원 전압에 연결될 수 있다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 ESD 보호 장치는 반도체 기판, 제1 웰, 제2 웰, 제1 불순물 영역, 제2 불순물 영역, 제3 불순물 영역, 제4 불순물 영역, 제5 불순물 영역, 제6 불순물 영역, 및 게이트를 포함한다. 상기 제1 웰은 상기 반도체 기판에 형성되고, 제1 도전형을 갖는다. 상기 제2 웰은 상기 반도체 기판에 상기 제1 웰과 접하도록 형성되고, 제2 도전형을 갖는다. 상기 제1 불순물 영역은 상기 제1 웰에 형성되고, 상기 제1 도전형을 갖는다. 상기 제2 불순물 영역은 상기 제1 웰에 상기 제1 불순물 영역으로부터 상기 제2 웰 방향으로 상기 제1 불순물 영역과 이격되어 형성되고, 상기 제2 도전형을 갖는다. 상기 제3 불순물 영역은 상기 제2 웰에 형성되고, 상기 제2 도전형을 갖는다. 상기 제4 불순물 영역은 상기 제2 웰에 상기 제3 불순물 영역으로부터 상기 제1 웰 방향으로 상기 제3 불순물 영역과 이격되어 형성되고, 상기 제1 도전형을 갖는다. 상기 제5 불순물 영역은 상기 제2 웰에 상기 제4 불순물 영역으로부터 상기 제1 웰 방향으로 상기 제4 불순물 영역과 이격되어 형성되고, 상기 제2 도전형을 가지며, 전기적으로 플로팅된다. 상기 제6 불순물 영역은 상기 제1 웰과 상기 제2 웰에 걸쳐서 형성되고, 상기 제2 도전형을 가지며, 전기적으로 플로팅된다. 상기 게이트는 상기 제2 불순물 영역 및 상기 제6 불순물 영역 사이에서 상기 반도체 기판의 상부에 형성된다. 상기 제1 불순물 영역, 상기 제2 불순물 영역 및 상기 게이트는 제1 전극 패드와 전기적으로 연결되고, 상기 제3 불순물 영역 및 상기 제4 불순물 영역은 제2 전극 패드와 전기적으로 연결된다.
일 실시예에 있어서, 상기 제5 불순물 영역 및 상기 제6 불순물 영역의 불순물 농도는 상기 제2 웰의 불순물 농도보다 높을 수 있다.
일 실시예에 있어서, 상기 ESD 보호 장치의 홀딩 전압(holding voltage)은 상기 제5 불순물 영역의 폭(width)에 기초하여 결정될 수 있다.
일 실시예에 있어서, 상기 제1 불순물 영역 및 상기 제4 불순물 영역의 불순물 농도는 서로 동일하고, 상기 제2 불순물 영역, 상기 제3 불순물 영역, 상기 제5 불순물 영역 및 상기 제6 불순물 영역의 불순물 농도는 서로 동일할 수 있다.
일 실시예에 있어서, 상기 제1 불순물 영역 및 상기 제4 불순물 영역은 동일한 이온 주입 공정(ion implantation process)을 통해 동시에 형성되고, 상기 제2 불순물 영역, 상기 제3 불순물 영역, 상기 제5 불순물 영역 및 상기 제6 불순물 영역은 동일한 이온 주입 공정을 통해 동시에 형성될 수 있다.
일 실시예에 있어서, 상기 제1 도전형은 N-도전형이고, 상기 제2 도전형은 P-도전형일 수 있다.
상기 제1 전극 패드는 전원 전압에 연결되고, 상기 제2 전극 패드는 접지 전압에 연결될 수 있다.
일 실시예에 있어서, 상기 제1 도전형은 P-도전형이고, 상기 제2 도전형은 N-도전형일 수 있다.
상기 제1 전극 패드는 접지 전압에 연결되고, 상기 제2 전극 패드는 전원 전압에 연결될 수 있다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 전자 장치는 기능 블록 및 ESD 보호 장치를 포함한다. 상기 기능 블록은 전원 전압에 연결되는 전원 패드 및 접지 전압에 연결되는 접지 패드 사이에 연결되고, 상기 전원 전압을 사용하여 동작한다. 상기 ESD 보호 장치는 상기 전원 패드 및 상기 접지 패드 사이에 연결된다. 상기 ESD 보호 장치는, 반도체 기판, 제1 웰, 제2 웰, 제1 불순물 영역, 제2 불순물 영역, 제3 불순물 영역, 및 제4 불순물 영역을 포함한다. 상기 제1 웰은 상기 반도체 기판에 형성되고, 제1 도전형을 갖는다. 상기 제2 웰은 상기 반도체 기판에 상기 제1 웰과 접하도록 형성되고, 제2 도전형을 갖는다. 상기 제1 불순물 영역은 상기 제1 웰에 형성되고, 상기 제1 도전형을 갖는다. 상기 제2 불순물 영역은 상기 제1 웰에 상기 제1 불순물 영역으로부터 상기 제2 웰 방향으로 상기 제1 불순물 영역과 이격되어 형성되고, 상기 제2 도전형을 갖는다. 상기 제3 불순물 영역은 상기 제2 웰에 형성되고, 상기 제2 도전형을 갖는다. 상기 제4 불순물 영역은 상기 제2 웰에 상기 제3 불순물 영역으로부터 상기 제1 웰 방향으로 상기 제3 불순물 영역과 접하도록 형성되고, 상기 제1 도전형을 가지며, 전기적으로 플로팅된다. 상기 제1 도전형은 N-도전형이고, 상기 제2 도전형은 P-도전형인 경우, 상기 제1 불순물 영역 및 상기 제2 불순물 영역은 상기 전원 패드와 전기적으로 연결되고, 상기 제3 불순물 영역은 상기 접지 패드와 전기적으로 연결된다. 상기 제1 도전형은 P-도전형이고, 상기 제2 도전형은 N-도전형인 경우, 상기 제1 불순물 영역 및 상기 제2 불순물 영역은 상기 접지 패드와 전기적으로 연결되고, 상기 제3 불순물 영역은 상기 전원 패드와 전기적으로 연결된다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 전자 장치는 기능 블록 및 ESD 보호 장치를 포함한다. 상기 기능 블록은 전원 전압에 연결되는 전원 패드, 접지 전압에 연결되는 접지 패드 및 데이터 입출력 패드 사이에 연결되고, 상기 전원 전압을 사용하여 상기 데이터 입출력 패드를 통해 데이터를 송수신한다. 상기 ESD 보호 장치는 상기 데이터 입출력 패드 및 상기 접지 패드 사이에 연결된다. 상기 ESD 보호 장치는 반도체 기판, 제1 웰, 제2 웰, 제1 불순물 영역, 제2 불순물 영역, 제3 불순물 영역, 및 제4 불순물 영역을 포함한다. 상기 제1 웰은 상기 반도체 기판에 형성되고, 제1 도전형을 갖는다. 상기 제2 웰은 상기 반도체 기판에 상기 제1 웰과 접하도록 형성되고, 제2 도전형을 갖는다. 상기 제1 불순물 영역은 상기 제1 웰에 형성되고, 상기 제1 도전형을 갖는다. 상기 제2 불순물 영역은 상기 제1 웰에 상기 제1 불순물 영역으로부터 상기 제2 웰 방향으로 상기 제1 불순물 영역과 이격되어 형성되고, 상기 제2 도전형을 갖는다. 상기 제3 불순물 영역은 상기 제2 웰에 형성되고, 상기 제2 도전형을 갖는다. 상기 제4 불순물 영역은 상기 제2 웰에 상기 제3 불순물 영역으로부터 상기 제1 웰 방향으로 상기 제3 불순물 영역과 접하도록 형성되고, 상기 제1 도전형을 가지며, 전기적으로 플로팅된다. 상기 제1 도전형은 N-도전형이고, 상기 제2 도전형은 P-도전형인 경우, 상기 제1 불순물 영역 및 상기 제2 불순물 영역은 상기 데이터 입출력 패드와 전기적으로 연결되고, 상기 제3 불순물 영역은 상기 접지 패드와 전기적으로 연결된다. 상기 제1 도전형은 P-도전형이고, 상기 제2 도전형은 N-도전형인 경우, 상기 제1 불순물 영역 및 상기 제2 불순물 영역은 상기 접지 패드와 전기적으로 연결되고, 상기 제3 불순물 영역은 상기 데이터 입출력 패드와 전기적으로 연결된다.
본 발명의 실시예들에 따른 정전기 방전(Electrostatic Discharge; ESD) 보호 장치는 트리거링 전압(triggering voltage)은 감소시키고 및 홀딩 전압(holding voltage)은 증가시킬 수 있다.
또한, 본 발명의 실시예들에 따른 ESD 보호 장치는 제5 불순물 영역의 폭을 조절함으로써 ESD 보호 장치의 홀딩 전압을 조절할 수 있다.
도 1은 본 발명의 일 실시예에 따른 정전기 방전(Electrostatic Discharge; ESD) 보호 장치를 나타내는 단면도이다.
도 2는 도 1에 도시된 ESD 보호 장치의 내부에 기생적으로 생성되는 바이폴라 접합 트랜지스터(Bipolar Junction Transistor; BJT)를 나타내는 도면이다.
도 3은 도 1에 도시된 ESD 보호 장치의 등가 회로를 나타내는 회로도이다.
도 4는 도 1에 도시된 ESD 보호 장치의 전압-전류 특성을 나타내는 그래프이다.
도 5는 도 1에 도시된 ESD 보호 장치에서 제5 불순물 영역의 폭에 따른 홀딩 전압의 변화를 나타내는 그래프이다.
도 6은 본 발명의 일 실시예에 따른 ESD 보호 장치를 나타내는 단면도이다.
도 7은 도 6에 도시된 ESD 보호 장치의 내부에 기생적으로 생성되는 바이폴라 접합 트랜지스터(Bipolar Junction Transistor; BJT)를 나타내는 도면이다.
도 8은 도 6에 도시된 ESD 보호 장치의 등가 회로를 나타내는 회로도이다.
도 9는 본 발명의 일 실시예에 따른 ESD 보호 장치를 나타내는 단면도이다.
도 10은 도 9에 도시된 ESD 보호 장치의 내부에 기생적으로 생성되는 바이폴라 접합 트랜지스터(Bipolar Junction Transistor; BJT)를 나타내는 도면이다.
도 11은 도 9에 도시된 ESD 보호 장치의 등가 회로를 나타내는 회로도이다.
도 12는 도 9에 도시된 ESD 보호 장치의 일 예를 나타내는 단면도이다.
도 13은 본 발명의 일 실시예에 따른 ESD 보호 장치를 나타내는 단면도이다.
도 14는 도 13에 도시된 ESD 보호 장치의 내부에 기생적으로 생성되는 바이폴라 접합 트랜지스터(Bipolar Junction Transistor; BJT)를 나타내는 도면이다.
도 15는 도 13에 도시된 ESD 보호 장치의 등가 회로를 나타내는 회로도이다.
도 16은 도 13에 도시된 ESD 보호 장치의 일 예를 나타내는 단면도이다.
도 17은 본 발명의 일 실시예에 따른 ESD 보호 장치를 나타내는 단면도이다.
도 18은 도 17에 도시된 ESD 보호 장치의 내부에 기생적으로 생성되는 바이폴라 접합 트랜지스터(Bipolar Junction Transistor; BJT)를 나타내는 도면이다.
도 19는 도 17에 도시된 ESD 보호 장치의 등가 회로를 나타내는 회로도이다.
도 20은 도 17에 도시된 ESD 보호 장치의 일 예를 나타내는 단면도이다.
도 21은 본 발명의 일 실시예에 따른 ESD 보호 장치를 나타내는 단면도이다.
도 22는 도 21에 도시된 ESD 보호 장치의 내부에 기생적으로 생성되는 바이폴라 접합 트랜지스터(Bipolar Junction Transistor; BJT)를 나타내는 도면이다.
도 23은 도 21에 도시된 ESD 보호 장치의 등가 회로를 나타내는 회로도이다.
도 24는 도 21에 도시된 ESD 보호 장치의 일 예를 나타내는 단면도이다.
도 25는 본 발명의 일 실시예에 따른 전자 장치를 나타내는 블록도이다.
도 26은 본 발명의 다른 실시예에 따른 전자 장치를 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 정전기 방전(Electrostatic Discharge; ESD) 보호 장치를 나타내는 단면도이다.
도 1을 참조하면, ESD 보호 장치(100)는 반도체 기판(SUB)(101), 제1 웰(well)(110), 제2 웰(120), 제1 불순물 영역(131), 제2 불순물 영역(132), 제3 불순물 영역(133), 제4 불순물 영역(134), 제5 불순물 영역(135), 제6 불순물 영역(136), 및 게이트(GPOLY)(140)를 포함한다.
제1 웰(110)은 반도체 기판(101)에 형성되고, 제1 도전형(conductive type)을 갖는다.
제2 웰(120)은 반도체 기판(101)에 제1 웰(110)과 접하도록 형성되고, 제2 도전형을 갖는다.
상기 제1 도전형은 N-도전형이고, 상기 제2 도전형은 P-도전형일 수 있다. 이 경우, 제1 웰(110)은 N-웰(N-WELL)에 상응하고, 제2 웰(120)은 P-웰(P-WELL)에 상응할 수 있다.
이하, 상기 제1 도전형은 N-도전형이고, 상기 제2 도전형을 P-도전형인 것으로 설명한다.
제1 불순물 영역(N+)(131)은 제1 웰(110)에 형성되고, N-도전형을 가질 수 있다. 일 실시예에 있어서, 제1 불순물 영역(131)의 불순물 농도는 제1 웰(110)의 불순물 농도보다 높을 수 있다.
제2 불순물 영역(P+)(132)은 제1 웰(110)에 제1 불순물 영역(131)으로부터 제2 웰(120) 방향으로 제1 불순물 영역(131)과 이격되어 형성되고, P-도전형을 가질 수 있다. 일 실시예에 있어서, 제2 불순물 영역(132)의 불순물 농도는 제2 웰(120)의 불순물 농도보다 높을 수 있다.
제3 불순물 영역(P+)(133)은 제2 웰(120)에 형성되고, P-도전형을 가질 수 있다. 일 실시예에 있어서, 제3 불순물 영역(133)의 불순물 농도는 제2 웰(120)의 불순물 농도보다 높을 수 있다.
제4 불순물 영역(N+)(134)은 제2 웰(120)에 제3 불순물 영역(133)으로부터 제1 웰(110) 방향으로 제3 불순물 영역(133)과 이격되어 형성되고, N-도전형을 가질 수 있다. 일 실시예에 있어서, 제4 불순물 영역(134)의 불순물 농도는 제1 웰(110)의 불순물 농도보다 높을 수 있다.
제5 불순물 영역(P+)(135)은 제2 웰(120)에 제4 불순물 영역(134)으로부터 제1 웰(110) 방향으로 제4 불순물 영역(134)과 이격되어 형성되고, P-도전형을 가질 수 있다. 일 실시예에 있어서, 제5 불순물 영역(135)의 불순물 농도는 제2 웰(120)의 불순물 농도보다 높을 수 있다.
제6 불순물 영역(P+)(136)은 제2 불순물 영역(132) 및 제5 불순물 영역(135)과 이격되어 제1 웰(110)과 제2 웰(120)에 걸쳐서 형성되고, P-도전형을 가질 수 있다. 일 실시예에 있어서, 제6 불순물 영역(136)의 불순물 농도는 제2 웰(120)의 불순물 농도보다 높을 수 있다.
일 실시예에 있어서, 제1 불순물 영역(131) 및 제4 불순물 영역(134)은 동일한 이온 주입 공정(ion implantation process)을 통해 동시에 형성될 수 있다. 따라서 제1 불순물 영역(131) 및 제4 불순물 영역(134)의 불순물 농도는 서로 동일할 수 있다.
일 실시예에 있어서, 제2 불순물 영역(132), 제3 불순물 영역(133), 제5 불순물 영역(135) 및 제6 불순물 영역(136)은 동일한 이온 주입 공정을 통해 동시에 형성될 수 있다. 따라서 제2 불순물 영역(132), 제3 불순물 영역(133), 제5 불순물 영역(135) 및 제6 불순물 영역(136)의 불순물 농도는 서로 동일할 수 있다.
게이트(140)는 제2 불순물 영역(132) 및 제6 불순물 영역(136) 사이에서 반도체 기판(101)의 상부에 형성될 수 있다. 일 실시예에 있어서, 게이트(140)는 폴리 실리콘(poly silicon)을 포함할 수 있다.
제1 불순물 영역(131), 제2 불순물 영역(132) 및 게이트(140)는 제1 전극 패드(ESD_HIGH)(151)와 전기적으로 연결되고, 제3 불순물 영역(133) 및 제4 불순물 영역(134)은 제2 전극 패드(ESD_LOW)(152)와 전기적으로 연결될 수 있다.
한편, 제5 불순물 영역(135) 및 제6 불순물 영역(136)은 전기적으로 플로팅(floating)될 수 있다.
제1 전극 패드(151)는 상대적으로 높은 전압에 연결될 수 있고, 제2 전극 패드(152)는 상대적으로 낮은 전압에 연결될 수 있다. 일 실시예에 있어서, 제1 전극 패드(151)는 전원 전압에 연결되고, 제2 전극 패드(152)는 접지 전압에 연결될 수 있다. 다른 실시예에 있어서, 제1 전극 패드(151)는 데이터 입출력 핀과 연결되고, 제2 전극 패드(152)는 접지 전압에 연결될 수 있다.
ESD 이벤트가 발생하여 제1 전극 패드(151)를 통해 다량의 양전하가 ESD 보호 장치(100)로 유입되는 경우, ESD 보호 장치(100)는 턴온되어 상기 양전하를 제2 전극 패드(152)로 방전(discharge)시킬 수 있다.
도 2는 도 1에 도시된 ESD 보호 장치의 내부에 기생적으로 생성되는 바이폴라 접합 트랜지스터(Bipolar Junction Transistor; BJT)를 나타내는 도면이고, 도 3은 도 1에 도시된 ESD 보호 장치의 등가 회로를 나타내는 회로도이다.
도 2를 참조하면, ESD 보호 장치(100)의 내부에는, 제2 불순물 영역(132)을 이미터(emitter)로 포함하고, 제1 웰(110)을 베이스(base)로 포함하고, 제2 웰(120) 및 제3 불순물 영역(133)을 컬렉터(collector)로 포함하는 PNP 바이폴라 접합 트랜지스터(161)가 기생적으로 형성될 수 있다.
또한, ESD 보호 장치(100)의 내부에는, 제1 불순물 영역(131) 및 제1 웰(110)을 컬렉터(collector)로 포함하고, 제2 웰(120)을 베이스(base)로 포함하고, 제4 불순물 영역(134)을 이미터(emitter)로 포함하는 NPN 바이폴라 접합 트랜지스터(162)가 기생적으로 형성될 수 있다.
도 2에서, 제1 웰(110)의 저항 성분은 N-웰 저항(Rnw)으로 표시되고, 제2 웰(120)의 저항 성분은 P-웰 저항(Rpw)으로 표시된다.
따라서 도 1에 도시된 ESD 보호 장치(100)의 등가 회로는 도 3에 도시된 회로도와 같이 표현될 수 있다.
이하, 도 1 내지 3을 참조하여 도 1에 도시된 ESD 보호 장치(100)의 동작에 대해 설명한다.
ESD 이벤트가 발생하는 경우, 제1 전극 패드(151)를 통해 다량의 양전하가 ESD 보호 장치(100)로 유입될 수 있다. 상기 양전하는 제1 웰(110)로 전달되므로, 제1 전극 패드(151)를 통해 유입되는 상기 양전하의 양이 증가할수록 제1 웰(110)의 전위는 상승할 수 있다. 제1 웰(110)과 제2 웰(120)은 역방향 바이어스 상태(reverse biased)에 있으므로, 제1 웰(110)의 전위가 상승하여 제1 웰(110)과 제2 웰(120) 사이의 전압이 항복 전압(breakdown voltage)에 도달하는 경우, 제1 웰(110)과 제2 웰(120)의 접합에는 애벌란치 항복(avalanche breakdown)이 발생할 수 있다.
애벌란치 항복이 발생하는 경우, 전자-정공 쌍(electron-hole pair)이 생성되고, 정공은 제2 웰(120)로 전달되어 제2 웰(120)의 전위는 상승할 수 있다. 제2 웰(120)의 전위가 상승하여 제2 웰(120)과 제4 불순물 영역(134) 사이의 전압이 NPN 바이폴라 접합 트랜지스터(162)의 문턱 전압보다 증가하는 경우 NPN 바이폴라 접합 트랜지스터(162)는 턴온될 수 있다.
NPN 바이폴라 접합 트랜지스터(162)가 턴온되는 경우, 제1 전극 패드(151)로부터 제1 불순물 영역(131), 제1 웰(110), 제2 웰(120) 및 제4 불순물 영역(134)을 통과하여 제2 전극 패드(152)로 전류가 흐를 수 있다. 상기 전류가 제1 웰(110)을 통과하는 동안 N-웰 저항(Rnw)에 의해 전압 강하가 발생할 수 있다. 따라서 제1 웰(110)의 전위는 제2 불순물 영역(132)의 전위보다 낮게 형성되어 PNP 바이폴라 접합 트랜지스터(161) 역시 턴온될 수 있다.
PNP 바이폴라 접합 트랜지스터(161)가 턴온되는 경우, 제1 전극 패드(151)로부터 제2 불순물 영역(132), 제1 웰(110), 제2 웰(120) 및 제3 불순물 영역(133)을 통과하여 제2 전극 패드(152)로 전류가 흐를 수 있다. 상기 전류가 제2 웰(120)을 통과하는 동안 P-웰 저항(Rpw)에 의해 전압 강하가 발생할 수 있다. 따라서 제2 웰(120)의 전위는 제4 불순물 영역(134)의 전위보다 높게 유지되어 NPN 바이폴라 접합 트랜지스터(162)는 더욱 강하게 턴온될 수 있다.
상술한 바와 같이, ESD 이벤트가 발생하여 제1 전극 패드(151)를 통해 다량의 양전하가 ESD 보호 장치(100)로 유입되는 경우, 양의 피드백(positive feedback)을 통해 PNP 바이폴라 접합 트랜지스터(161) 및 NPN 바이폴라 접합 트랜지스터(162)는 턴온 상태로 유지될 수 있다. 따라서 ESD 보호 장치(100)는 ESD 이벤트가 발생하여 제1 전극 패드(151)를 통해 다량의 양전하가 유입되는 경우 턴온되어 상기 양전하를 제2 전극 패드(152)로 효과적으로 방전(discharge)시킬 수 있다.
종래의 실리콘 제어 정류기(Silicon Controlled Rectifier; SCR)는 제5 불순물 영역(135), 제6 불순물 영역(136) 및 게이트(140)를 포함하지 않는다. 따라서 종래의 SCR의 경우, 트리거링 전압(triggering voltage)은 높은 반면에 홀딩 전압(holding voltage)은 낮은 문제점이 있다.
이에 반해, 본 발명의 실시예들에 따른 ESD 보호 장치(100)는 제1 웰(110)과 제2 웰(120)에 걸쳐서 형성되는 제6 불순물 영역(136)을 포함한다. 제6 불순물 영역(136)은 제2 웰(120)보다 높은 불순물 농도를 가지므로, 제6 불순물 영역(136)으로 인해 제1 웰(110)과 제2 웰(120)의 접합에 애벌란치 항복이 발생하기 위한 항복 전압은 감소될 수 있다. 따라서 ESD 보호 장치(100)의 트리거링 전압은 감소할 수 있다.
또한, 본 발명의 실시예들에 따른 ESD 보호 장치(100)는 제2 불순물 영역(132) 및 제6 불순물 영역(136) 사이에서 반도체 기판(101)의 상부에 형성되고, 제1 전극 패드(151)에 전기적으로 연결되는 게이트(140)를 포함한다. 제6 불순물 영역(136), 제2 불순물 영역(132) 및 게이트(140)는 MOS(metal oxide semiconductor) 트랜지스터를 형성하므로, 제1 웰(110)과 제2 웰(120)의 접합에 애벌란치 항복이 발생하기 위한 항복 전압은 상기 MOS 트랜지스터의 항복 전압과 유사할 수 있다. 따라서 ESD 보호 장치(100)의 트리거링 전압은 더욱 감소할 수 있다.
또한, 본 발명의 실시예들에 따른 ESD 보호 장치(100)는 제2 웰(120)에 제4 불순물 영역(134)으로부터 제1 웰(110) 방향으로 제4 불순물 영역(134)과 이격되어 형성되는 제5 불순물 영역(135)을 포함한다. 제1 웰(110)로부터 제5 불순물 영역(135)까지의 거리는 제1 웰(110)로부터 제3 불순물 영역(133)까지의 거리보다 짧으므로, PNP 바이폴라 접합 트랜지스터(161)가 턴온되는 경우 제1 전극 패드(151)로부터 제2 불순물 영역(132), 제1 웰(110), 제2 웰(120) 및 제3 불순물 영역(133)을 통과하여 제2 전극 패드(152)로 흐르는 전류 중의 일부는 제5 불순물 영역(135)으로 유출될 수 있다. 따라서 제5 불순물 영역(135)으로 인해 PNP 바이폴라 접합 트랜지스터(161)의 전류 이득(current gain)은 감소할 수 있다. ESD 보호 장치(100)의 홀딩 전압은 PNP 바이폴라 접합 트랜지스터(161)의 전류 이득과 반비례하므로, ESD 보호 장치(100)의 홀딩 전압은 증가할 수 있다.
도 4는 도 1에 도시된 ESD 보호 장치의 전압-전류 특성을 나타내는 그래프이다.
도 4에서, x-축은 제1 전극 패드(151)의 전압의 크기를 나타내고, y-축은 제1 전극 패드(151)로부터 ESD 보호 장치(100)로 흐르는 전류의 크기를 나타낸다.
도 4에서, 제1 그래프(A)는 종래의 SCR의 전압-전류 특성을 나타내고, 제2 그래프(B)는 도 1에 도시된 ESD 보호 장치(100)의 전압-전류 특성을 나타낸다.
도 4에 도시된 바와 같이, 제5 불순물 영역(135), 제6 불순물 영역(136) 및 게이트(140)를 포함하지 않는 종래의 SCR은 상대적으로 높은 트리거링 전압(Vt1) 및 상대적으로 낮은 홀딩 전압(Vh1)을 갖는 반면에, ESD 보호 장치(100)는 상대적으로 낮은 트리거링 전압(Vt2) 및 상대적으로 높은 홀딩 전압(Vh2)을 가질 수 있다.
한편, 제5 불순물 영역(135)의 폭(width)이 증가할수록 PNP 바이폴라 접합 트랜지스터(161)가 턴온되는 경우 제1 전극 패드(151)로부터 제2 불순물 영역(132) 및 제1 웰(110)을 통과하여 제2 웰(120)로 전달되는 전류 중에서 제5 불순물 영역(135)으로 유출되는 전류의 양은 증가할 수 있다. 따라서 제5 불순물 영역(135)의 폭이 증가할수록 PNP 바이폴라 접합 트랜지스터(161)의 전류 이득은 감소하므로, ESD 보호 장치(100)의 홀딩 전압은 증가할 수 있다.
반면에, 제5 불순물 영역(135)의 폭이 감소할수록 PNP 바이폴라 접합 트랜지스터(161)가 턴온되는 경우 제1 전극 패드(151)로부터 제2 불순물 영역(132) 및 제1 웰(110)을 통과하여 제2 웰(120)로 전달되는 전류 중에서 제5 불순물 영역(135)으로 유출되는 전류의 양은 감소할 수 있다. 따라서 제5 불순물 영역(135)의 폭이 감소할수록 PNP 바이폴라 접합 트랜지스터(161)의 전류 이득은 증가하므로, ESD 보호 장치(100)의 홀딩 전압은 감소할 수 있다.
따라서 ESD 보호 장치(100)의 홀딩 전압은 제5 불순물 영역(135)의 폭에 기초하여 결정될 수 있다.
도 5는 도 1에 도시된 ESD 보호 장치에서 제5 불순물 영역의 폭에 따른 홀딩 전압의 변화를 나타내는 그래프이다.
도 5에서, x-축은 제1 전극 패드(151)의 전압의 크기를 나타내고, y-축은 제1 전극 패드(151)로부터 ESD 보호 장치(100)로 흐르는 전류의 크기를 나타낸다.
도 5에서, 제1 그래프(C)는 제5 불순물 영역(135)의 폭이 상대적으로 작은 경우의 ESD 보호 장치(100)의 홀딩 전압을 나타내고, 제2 그래프(D)는 제5 불순물 영역(135)의 폭이 상대적으로 큰 경우의 ESD 보호 장치(100)의 홀딩 전압을 나타낸다.
도 5에 도시된 바와 같이, 제5 불순물 영역(135)의 폭이 증가할수록 ESD 보호 장치(100)의 홀딩 전압은 증가하고, 제5 불순물 영역(135)의 폭이 감소할수록 ESD 보호 장치(100)의 홀딩 전압은 감소할 수 있다.
도 1 내지 5를 참조하여 상술한 바와 같이, 본 발명의 실시예들에 다른 ESD 보호 장치(100)는 제5 불순물 영역(135), 제6 불순물 영역(136) 및 게이트(140)를 포함하므로, ESD 보호 장치(100)는 상대적으로 낮은 트리거링 전압 및 상대적으로 높은 홀딩 전압을 가질 수 있다. 또한, 제5 불순물 영역(135)의 폭을 가변함으로써 ESD 보호 장치(100)의 홀딩 전압을 조절할 수 있다.
도 6은 본 발명의 일 실시예에 따른 ESD 보호 장치를 나타내는 단면도이다.
도 6을 참조하면, ESD 보호 장치(200)는 반도체 기판(SUB)(201), 제1 웰(210), 제2 웰(220), 제1 불순물 영역(231), 제2 불순물 영역(232), 제3 불순물 영역(233), 제4 불순물 영역(234), 제5 불순물 영역(235), 제6 불순물 영역(236), 및 게이트(GPOLY)(240)를 포함한다.
제1 웰(210)은 반도체 기판(201)에 형성되고, 제1 도전형(conductive type)을 갖는다.
제2 웰(220)은 반도체 기판(201)에 제1 웰(210)과 접하도록 형성되고, 제2 도전형을 갖는다.
상기 제1 도전형은 P-도전형이고, 상기 제2 도전형은 N-도전형일 수 있다. 이 경우, 제1 웰(210)은 P-웰(P-WELL)에 상응하고, 제2 웰(220)은 N-웰(N-WELL)에 상응할 수 있다.
이하, 상기 제1 도전형은 P-도전형이고, 상기 제2 도전형을 N-도전형인 것으로 설명한다.
제1 불순물 영역(P+)(231)은 제1 웰(210)에 형성되고, P-도전형을 가질 수 있다. 일 실시예에 있어서, 제1 불순물 영역(231)의 불순물 농도는 제1 웰(210)의 불순물 농도보다 높을 수 있다.
제2 불순물 영역(N+)(232)은 제1 웰(210)에 제1 불순물 영역(231)으로부터 제2 웰(220) 방향으로 제1 불순물 영역(231)과 이격되어 형성되고, N-도전형을 가질 수 있다. 일 실시예에 있어서, 제2 불순물 영역(232)의 불순물 농도는 제2 웰(220)의 불순물 농도보다 높을 수 있다.
제3 불순물 영역(N+)(233)은 제2 웰(220)에 형성되고, N-도전형을 가질 수 있다. 일 실시예에 있어서, 제3 불순물 영역(233)의 불순물 농도는 제2 웰(220)의 불순물 농도보다 높을 수 있다.
제4 불순물 영역(P+)(234)은 제2 웰(220)에 제3 불순물 영역(233)으로부터 제1 웰(210) 방향으로 제3 불순물 영역(233)과 이격되어 형성되고, P-도전형을 가질 수 있다. 일 실시예에 있어서, 제4 불순물 영역(234)의 불순물 농도는 제1 웰(210)의 불순물 농도보다 높을 수 있다.
제5 불순물 영역(N+)(235)은 제2 웰(220)에 제4 불순물 영역(234)으로부터 제1 웰(210) 방향으로 제4 불순물 영역(234)과 이격되어 형성되고, N-도전형을 가질 수 있다. 일 실시예에 있어서, 제5 불순물 영역(235)의 불순물 농도는 제2 웰(220)의 불순물 농도보다 높을 수 있다.
제6 불순물 영역(N+)(236)은 제2 불순물 영역(232) 및 제5 불순물 영역(235)과 이격되어 제1 웰(210)과 제2 웰(220)에 걸쳐서 형성되고, N-도전형을 가질 수 있다. 일 실시예에 있어서, 제6 불순물 영역(236)의 불순물 농도는 제2 웰(220)의 불순물 농도보다 높을 수 있다.
일 실시예에 있어서, 제1 불순물 영역(231) 및 제4 불순물 영역(234)은 동일한 이온 주입 공정(ion implantation process)을 통해 동시에 형성될 수 있다. 따라서 제1 불순물 영역(231) 및 제4 불순물 영역(234)의 불순물 농도는 서로 동일할 수 있다.
일 실시예에 있어서, 제2 불순물 영역(232), 제3 불순물 영역(233), 제5 불순물 영역(235) 및 제6 불순물 영역(236)은 동일한 이온 주입 공정을 통해 동시에 형성될 수 있다. 따라서 제2 불순물 영역(232), 제3 불순물 영역(233), 제5 불순물 영역(235) 및 제6 불순물 영역(236)의 불순물 농도는 서로 동일할 수 있다.
게이트(240)는 제2 불순물 영역(232) 및 제6 불순물 영역(236) 사이에서 반도체 기판(201)의 상부에 형성될 수 있다. 일 실시예에 있어서, 게이트(240)는 폴리 실리콘(poly silicon)을 포함할 수 있다.
제1 불순물 영역(231), 제2 불순물 영역(232) 및 게이트(240)는 제1 전극 패드(ESD_LOW)(251)와 전기적으로 연결되고, 제3 불순물 영역(233) 및 제4 불순물 영역(234)은 제2 전극 패드(ESD_HIGH)(252)와 전기적으로 연결될 수 있다.
한편, 제5 불순물 영역(235) 및 제6 불순물 영역(236)은 전기적으로 플로팅(floating)될 수 있다.
제1 전극 패드(251)는 상대적으로 낮은 전압에 연결될 수 있고, 제2 전극 패드(252)는 상대적으로 높은 전압에 연결될 수 있다. 일 실시예에 있어서, 제1 전극 패드(251)는 접지 전압에 연결되고, 제2 전극 패드(252)는 전원 전압에 연결될 수 있다. 다른 실시예에 있어서, 제1 전극 패드(251)는 접지 전압에 연결되고, 제2 전극 패드(152)는 데이터 입출력 핀과 연결될 수 있다.
ESD 이벤트가 발생하여 제2 전극 패드(252)를 통해 다량의 양전하가 ESD 보호 장치(200)로 유입되는 경우, ESD 보호 장치(200)는 턴온되어 상기 양전하를 제1 전극 패드(251)로 방전(discharge)시킬 수 있다.
도 7은 도 6에 도시된 ESD 보호 장치의 내부에 기생적으로 생성되는 바이폴라 접합 트랜지스터(Bipolar Junction Transistor; BJT)를 나타내는 도면이고, 도 8은 도 6에 도시된 ESD 보호 장치의 등가 회로를 나타내는 회로도이다.
도 7을 참조하면, ESD 보호 장치(200)의 내부에는, 제4 불순물 영역(234)을 이미터(emitter)로 포함하고, 제2 웰(220)을 베이스(base)로 포함하고, 제1 웰(210) 및 제1 불순물 영역(231)을 컬렉터(collector)로 포함하는 PNP 바이폴라 접합 트랜지스터(261)가 기생적으로 형성될 수 있다.
또한, ESD 보호 장치(200)의 내부에는, 제3 불순물 영역(233) 및 제2 웰(220)을 컬렉터(collector)로 포함하고, 제1 웰(210)을 베이스(base)로 포함하고, 제2 불순물 영역(232)을 이미터(emitter)로 포함하는 NPN 바이폴라 접합 트랜지스터(262)가 기생적으로 형성될 수 있다.
도 7에서, 제1 웰(210)의 저항 성분은 P-웰 저항(Rpw)으로 표시되고, 제2 웰(220)의 저항 성분은 N-웰 저항(Rnw)으로 표시된다.
따라서 도 6에 도시된 ESD 보호 장치(200)의 등가 회로는 도 8에 도시된 회로도와 같이 표현될 수 있다.
이하, 도 6 내지 8을 참조하여 도 6에 도시된 ESD 보호 장치(200)의 동작에 대해 설명한다.
ESD 이벤트가 발생하는 경우, 제2 전극 패드(252)를 통해 다량의 양전하가 ESD 보호 장치(200)로 유입될 수 있다. 상기 양전하는 제2 웰(220)로 전달되므로, 제2 전극 패드(252)를 통해 유입되는 상기 양전하의 양이 증가할수록 제2 웰(220)의 전위는 상승할 수 있다. 제1 웰(210)과 제2 웰(220)은 역방향 바이어스 상태(reverse biased)에 있으므로, 제2 웰(220)의 전위가 상승하여 제1 웰(210)과 제2 웰(220) 사이의 전압이 항복 전압(breakdown voltage)에 도달하는 경우, 제1 웰(210)과 제2 웰(220)의 접합에는 애벌란치 항복(avalanche breakdown)이 발생할 수 있다.
애벌란치 항복이 발생하는 경우, 전자-정공 쌍(electron-hole pair)이 생성되고, 정공은 제1 웰(210)로 전달되어 제1 웰(210)의 전위는 상승할 수 있다. 제1 웰(210)의 전위가 상승하여 제1 웰(210)과 제2 불순물 영역(232) 사이의 전압이 NPN 바이폴라 접합 트랜지스터(262)의 문턱 전압보다 증가하는 경우 NPN 바이폴라 접합 트랜지스터(262)는 턴온될 수 있다.
NPN 바이폴라 접합 트랜지스터(262)가 턴온되는 경우, 제2 전극 패드(252)로부터 제3 불순물 영역(233), 제2 웰(220), 제1 웰(210) 및 제2 불순물 영역(232)을 통과하여 제1 전극 패드(251)로 전류가 흐를 수 있다. 상기 전류가 제2 웰(220)을 통과하는 동안 N-웰 저항(Rnw)에 의해 전압 강하가 발생할 수 있다. 따라서 제2 웰(220)의 전위는 제4 불순물 영역(234)의 전위보다 낮게 형성되어 PNP 바이폴라 접합 트랜지스터(261) 역시 턴온될 수 있다.
PNP 바이폴라 접합 트랜지스터(261)가 턴온되는 경우, 제2 전극 패드(252)로부터 제4 불순물 영역(234), 제2 웰(220), 제1 웰(210) 및 제1 불순물 영역(231)을 통과하여 제1 전극 패드(251)로 전류가 흐를 수 있다. 상기 전류가 제1 웰(210)을 통과하는 동안 P-웰 저항(Rpw)에 의해 전압 강하가 발생할 수 있다. 따라서 제1 웰(210)의 전위는 제2 불순물 영역(232)의 전위보다 높게 유지되어 NPN 바이폴라 접합 트랜지스터(262)는 더욱 강하게 턴온될 수 있다.
상술한 바와 같이, ESD 이벤트가 발생하여 제2 전극 패드(252)를 통해 다량의 양전하가 ESD 보호 장치(200)로 유입되는 경우, 양의 피드백(positive feedback)을 통해 PNP 바이폴라 접합 트랜지스터(261) 및 NPN 바이폴라 접합 트랜지스터(262)는 턴온 상태로 유지될 수 있다. 따라서 ESD 보호 장치(200)는 ESD 이벤트가 발생하여 제2 전극 패드(252)를 통해 다량의 양전하가 유입되는 경우 턴온되어 상기 양전하를 제1 전극 패드(251)로 효과적으로 방전(discharge)시킬 수 있다.
종래의 실리콘 제어 정류기(Silicon Controlled Rectifier; SCR)는 제5 불순물 영역(235), 제6 불순물 영역(236) 및 게이트(240)를 포함하지 않는다. 따라서 종래의 SCR의 경우, 트리거링 전압(triggering voltage)은 높은 반면에 홀딩 전압(holding voltage)은 낮은 문제점이 있다.
이에 반해, 본 발명의 실시예들에 따른 ESD 보호 장치(200)는 제1 웰(210)과 제2 웰(220)에 걸쳐서 형성되는 제6 불순물 영역(236)을 포함한다. 제6 불순물 영역(236)은 제2 웰(220)보다 높은 불순물 농도를 가지므로, 제6 불순물 영역(236)으로 인해 제1 웰(210)과 제2 웰(220)의 접합에 애벌란치 항복이 발생하기 위한 항복 전압은 감소될 수 있다. 따라서 ESD 보호 장치(200)의 트리거링 전압은 감소할 수 있다.
또한, 본 발명의 실시예들에 따른 ESD 보호 장치(200)는 제2 불순물 영역(232) 및 제6 불순물 영역(236) 사이에서 반도체 기판(201)의 상부에 형성되고, 제1 전극 패드(251)에 전기적으로 연결되는 게이트(240)를 포함한다. 제6 불순물 영역(236), 제2 불순물 영역(232) 및 게이트(240)는 MOS(metal oxide semiconductor) 트랜지스터를 형성하므로, 제1 웰(210)과 제2 웰(220)의 접합에 애벌란치 항복이 발생하기 위한 항복 전압은 상기 MOS 트랜지스터의 항복 전압과 유사할 수 있다. 따라서 ESD 보호 장치(200)의 트리거링 전압은 더욱 감소할 수 있다.
또한, 본 발명의 실시예들에 따른 ESD 보호 장치(200)는 제2 웰(220)에 제4 불순물 영역(234)으로부터 제1 웰(210) 방향으로 제4 불순물 영역(234)과 이격되어 형성되는 제5 불순물 영역(235)을 포함한다. 제1 웰(210)로부터 제5 불순물 영역(235)까지의 거리는 제1 웰(210)로부터 제3 불순물 영역(233)까지의 거리보다 짧으므로, NPN 바이폴라 접합 트랜지스터(262)가 턴온되는 경우 제2 전극 패드(252)로부터 제3 불순물 영역(233), 제2 웰(220), 제1 웰(210) 및 제2 불순물 영역(232)을 통과하여 제1 전극 패드(251)로 흐르는 전류 중의 일부는 제5 불순물 영역(235)으로 유출될 수 있다. 따라서 제5 불순물 영역(235)으로 인해 NPN 바이폴라 접합 트랜지스터(262)의 전류 이득(current gain)은 감소할 수 있다. ESD 보호 장치(200)의 홀딩 전압은 NPN 바이폴라 접합 트랜지스터(262)의 전류 이득과 반비례하므로, ESD 보호 장치(200)의 홀딩 전압은 증가할 수 있다.
한편, 제5 불순물 영역(235)의 폭이 증가할수록 NPN 바이폴라 접합 트랜지스터(262)가 턴온되는 경우 제2 전극 패드(252)로부터 제3 불순물 영역(233), 제2 웰(220), 제1 웰(210) 및 제2 불순물 영역(232)을 통과하여 제1 전극 패드(251)로 흐르는 전류 중에서 제5 불순물 영역(235)으로 유출되는 전류의 양은 증가할 수 있다. 따라서 제5 불순물 영역(235)의 폭이 증가할수록 NPN 바이폴라 접합 트랜지스터(262)의 전류 이득은 감소하므로, ESD 보호 장치(200)의 홀딩 전압은 증가할 수 있다.
반면에, 제5 불순물 영역(235)의 폭이 감소할수록 NPN 바이폴라 접합 트랜지스터(262)가 턴온되는 경우 제2 전극 패드(252)로부터 제3 불순물 영역(233), 제2 웰(220), 제1 웰(210) 및 제2 불순물 영역(232)을 통과하여 제1 전극 패드(251)로 흐르는 전류 중에서 제5 불순물 영역(235)으로 유출되는 전류의 양은 감소할 수 있다. 따라서 제5 불순물 영역(235)의 폭이 감소할수록 NPN 바이폴라 접합 트랜지스터(262)의 전류 이득은 증가하므로, ESD 보호 장치(200)의 홀딩 전압은 감소할 수 있다.
따라서 ESD 보호 장치(200)의 홀딩 전압은 제5 불순물 영역(235)의 폭에 기초하여 결정될 수 있다.
도 6에 도시된 ESD 보호 장치(200)에 포함되는 제1 웰(210), 제2 웰(220), 제1 불순물 영역(231), 제2 불순물 영역(232), 제3 불순물 영역(233), 제4 불순물 영역(234), 제5 불순물 영역(235), 및 제6 불순물 영역(236)의 극성은 각각 도 1에 도시된 ESD 보호 장치(100)에 포함되는 제1 웰(110), 제2 웰(120), 제1 불순물 영역(131), 제2 불순물 영역(132), 제3 불순물 영역(133), 제4 불순물 영역(134), 제5 불순물 영역(135), 및 제6 불순물 영역(136)의 극성과 서로 반대인 것을 제외하고는, 도 6에 도시된 ESD 보호 장치(200)와 도 1에 도시된 ESD 보호 장치(100)는 동일한 구조를 가질 수 있다. 따라서 도 6에 도시된 ESD 보호 장치(200)는 도 4 및 도 5에 도시된 ESD 보호 장치(100)의 전압-전류 특성과 유사한 전압-전류 특성을 나타낼 수 있다.
도 9는 본 발명의 일 실시예에 따른 ESD 보호 장치를 나타내는 단면도이다.
도 9를 참조하면, ESD 보호 장치(300)는 반도체 기판(SUB)(301), 제1 웰(310), 제2 웰(320), 제1 불순물 영역(331), 제2 불순물 영역(332), 제3 불순물 영역(333), 및 제4 불순물 영역(334)을 포함한다.
제1 웰(310)은 반도체 기판(301)에 형성되고, 제1 도전형(conductive type)을 갖는다.
제2 웰(320)은 반도체 기판(301)에 제1 웰(310)과 접하도록 형성되고, 제2 도전형을 갖는다.
상기 제1 도전형은 N-도전형이고, 상기 제2 도전형은 P-도전형일 수 있다. 이 경우, 제1 웰(310)은 N-웰(N-WELL)에 상응하고, 제2 웰(320)은 P-웰(P-WELL)에 상응할 수 있다.
이하, 상기 제1 도전형은 N-도전형이고, 상기 제2 도전형을 P-도전형인 것으로 설명한다.
제1 불순물 영역(N+)(331)은 제1 웰(310)에 형성되고, N-도전형을 가질 수 있다. 일 실시예에 있어서, 제1 불순물 영역(331)의 불순물 농도는 제1 웰(310)의 불순물 농도보다 높을 수 있다.
제2 불순물 영역(P+)(332)은 제1 웰(310)에 제1 불순물 영역(331)으로부터 제2 웰(320) 방향으로 제1 불순물 영역(331)과 이격되어 형성되고, P-도전형을 가질 수 있다. 일 실시예에 있어서, 제2 불순물 영역(332)의 불순물 농도는 제2 웰(320)의 불순물 농도보다 높을 수 있다.
제3 불순물 영역(P+)(333)은 제2 웰(320)에 형성되고, P-도전형을 가질 수 있다. 일 실시예에 있어서, 제3 불순물 영역(333)의 불순물 농도는 제2 웰(320)의 불순물 농도보다 높을 수 있다.
제4 불순물 영역(N+)(334)은 제2 웰(320)에 제3 불순물 영역(333)으로부터 제1 웰(310) 방향으로 제3 불순물 영역(333)과 접하도록 형성되고, N-도전형을 가질 수 있다. 일 실시예에 있어서, 제4 불순물 영역(334)의 불순물 농도는 제1 웰(310)의 불순물 농도보다 높을 수 있다.
제1 불순물 영역(331) 및 제2 불순물 영역(332)은 제1 전극 패드(ESD_HIGH)(351)와 전기적으로 연결되고, 제3 불순물 영역(333)은 제2 전극 패드(ESD_LOW)(352)와 전기적으로 연결될 수 있다.
한편, 제4 불순물 영역(334)은 전기적으로 플로팅(floating)될 수 있다.
제1 전극 패드(351)는 상대적으로 높은 전압에 연결될 수 있고, 제2 전극 패드(352)는 상대적으로 낮은 전압에 연결될 수 있다. 일 실시예에 있어서, 제1 전극 패드(351)는 전원 전압에 연결되고, 제2 전극 패드(352)는 접지 전압에 연결될 수 있다. 다른 실시예에 있어서, 제1 전극 패드(351)는 데이터 입출력 핀과 연결되고, 제2 전극 패드(352)는 접지 전압에 연결될 수 있다.
ESD 이벤트가 발생하여 제1 전극 패드(351)를 통해 다량의 양전하가 ESD 보호 장치(300)로 유입되는 경우, ESD 보호 장치(300)는 턴온되어 상기 양전하를 제2 전극 패드(352)로 방전(discharge)시킬 수 있다.
도 10은 도 9에 도시된 ESD 보호 장치의 내부에 기생적으로 생성되는 바이폴라 접합 트랜지스터(Bipolar Junction Transistor; BJT)를 나타내는 도면이고, 도 11은 도 9에 도시된 ESD 보호 장치의 등가 회로를 나타내는 회로도이다.
도 10을 참조하면, ESD 보호 장치(300)의 내부에는, 제2 불순물 영역(332)을 이미터(emitter)로 포함하고, 제1 웰(310)을 베이스(base)로 포함하고, 제2 웰(320) 및 제3 불순물 영역(333)을 컬렉터(collector)로 포함하는 PNP 바이폴라 접합 트랜지스터(361)가 기생적으로 형성될 수 있다.
또한, ESD 보호 장치(300)의 내부에는, 제1 불순물 영역(331) 및 제1 웰(310)을 컬렉터(collector)로 포함하고, 제2 웰(320)을 베이스(base)로 포함하고, 제4 불순물 영역(334)을 이미터(emitter)로 포함하는 NPN 바이폴라 접합 트랜지스터(362)가 기생적으로 형성될 수 있다.
도 10에서, 제1 웰(310)의 저항 성분은 N-웰 저항(Rnw)으로 표시되고, 제2 웰(320)의 저항 성분은 P-웰 저항(Rpw)으로 표시된다.
따라서 도 9에 도시된 ESD 보호 장치(300)의 등가 회로는 도 11에 도시된 회로도와 같이 표현될 수 있다.
도 10에 도시된 바와 같이, NPN 바이폴라 접합 트랜지스터(362)의 이미터에 상응하는 제4 불순물 영역(334)은 제2 전극 패드(352)에 직접 전기적으로 연결되지 않고, 제4 불순물 영역(334)과 접해있는 제3 불순물 영역(333)을 통해 제2 전극 패드(352)와 연결될 수 있다. 서로 접하도록 형성되는 제3 불순물 영역(333) 및 제4 불순물 영역(334)은 다이오드로서 동작하므로, 도 11에 도시된 바와 같이, 도 9에 도시된 ESD 보호 장치(300)의 등가 회로는 NPN 바이폴라 접합 트랜지스터(362)의 이미터와 제2 전극 패드(352) 사이에 연결되는 다이오드(370)를 포함할 수 있다.
이하, 도 9 내지 11을 참조하여 도 9에 도시된 ESD 보호 장치(300)의 동작에 대해 설명한다.
ESD 이벤트가 발생하는 경우, 제1 전극 패드(351)를 통해 다량의 양전하가 ESD 보호 장치(300)로 유입될 수 있다. 상기 양전하는 제1 웰(310)로 전달되므로, 제1 전극 패드(351)를 통해 유입되는 상기 양전하의 양이 증가할수록 제1 웰(310)의 전위는 상승할 수 있다. 제1 웰(310)과 제2 웰(320)은 역방향 바이어스 상태(reverse biased)에 있으므로, 제1 웰(310)의 전위가 상승하여 제1 웰(310)과 제2 웰(320) 사이의 전압이 항복 전압(breakdown voltage)에 도달하는 경우, 제1 웰(310)과 제2 웰(320)의 접합에는 애벌란치 항복(avalanche breakdown)이 발생할 수 있다.
애벌란치 항복이 발생하는 경우, 전자-정공 쌍(electron-hole pair)이 생성되고, 정공은 제2 웰(320)로 전달되어 제2 웰(320)의 전위는 상승할 수 있다. 제2 웰(320)의 전위가 상승하여 제2 웰(320)과 제4 불순물 영역(334) 사이의 전압이 NPN 바이폴라 접합 트랜지스터(362)의 문턱 전압보다 증가하는 경우 NPN 바이폴라 접합 트랜지스터(362)는 턴온될 수 있다.
NPN 바이폴라 접합 트랜지스터(362)가 턴온되는 경우, 제1 전극 패드(351)로부터 제1 불순물 영역(331), 제1 웰(310), 제2 웰(320), 제4 불순물 영역(334) 및 제3 불순물 영역(333)을 통과하여 제2 전극 패드(352)로 전류가 흐를 수 있다. 상기 전류가 제1 웰(310)을 통과하는 동안 N-웰 저항(Rnw)에 의해 전압 강하가 발생할 수 있다. 따라서 제1 웰(310)의 전위는 제2 불순물 영역(332)의 전위보다 낮게 형성되어 PNP 바이폴라 접합 트랜지스터(361) 역시 턴온될 수 있다.
PNP 바이폴라 접합 트랜지스터(361)가 턴온되는 경우, 제1 전극 패드(351)로부터 제2 불순물 영역(332), 제1 웰(310), 제2 웰(320) 및 제3 불순물 영역(333)을 통과하여 제2 전극 패드(352)로 전류가 흐를 수 있다. 상기 전류가 제2 웰(320)을 통과하는 동안 P-웰 저항(Rpw)에 의해 전압 강하가 발생할 수 있다. 따라서 제2 웰(320)의 전위는 제4 불순물 영역(334)의 전위보다 높게 유지되어 NPN 바이폴라 접합 트랜지스터(362)는 더욱 강하게 턴온될 수 있다.
상술한 바와 같이, ESD 이벤트가 발생하여 제1 전극 패드(351)를 통해 다량의 양전하가 ESD 보호 장치(300)로 유입되는 경우, 양의 피드백(positive feedback)을 통해 PNP 바이폴라 접합 트랜지스터(361) 및 NPN 바이폴라 접합 트랜지스터(362)는 턴온 상태로 유지될 수 있다. 따라서 ESD 보호 장치(300)는 ESD 이벤트가 발생하여 제1 전극 패드(351)를 통해 다량의 양전하가 유입되는 경우 턴온되어 상기 양전하를 제2 전극 패드(352)로 효과적으로 방전(discharge)시킬 수 있다.
한편, 도 10 및 11을 참조하여 상술한 바와 같이, ESD 보호 장치(300)는 NPN 바이폴라 접합 트랜지스터(362)의 이미터와 제2 전극 패드(352) 사이에 연결되는 다이오드(370)를 포함하므로, 다이오드(370)로 인해 NPN 바이폴라 접합 트랜지스터(362)의 전류 이득(current gain)은 감소할 수 있다. 따라서 ESD 보호 장치(300)의 홀딩 전압은 증가할 수 있다.
도 12는 도 9에 도시된 ESD 보호 장치의 일 예를 나타내는 단면도이다.
도 12를 참조하면, ESD 보호 장치(300a)는 도 9에 도시된 ESD 보호 장치(300)에서 제5 불순물 영역(335), 제6 불순물 영역(336), 및 게이트(GPOLY)(340)를 더 포함할 수 있다.
제5 불순물 영역(P+)(335)은 제2 웰(320)에 제4 불순물 영역(334)으로부터 제1 웰(310) 방향으로 제4 불순물 영역(334)과 이격되어 형성되고, P-도전형을 가질 수 있다. 일 실시예에 있어서, 제5 불순물 영역(335)의 불순물 농도는 제2 웰(320)의 불순물 농도보다 높을 수 있다. 제5 불순물 영역(335)은 전기적으로 플로팅될 수 있다.
제6 불순물 영역(P+)(336)은 제2 불순물 영역(332) 및 제5 불순물 영역(335)과 이격되어 제1 웰(310)과 제2 웰(320)에 걸쳐서 형성되고, P-도전형을 가질 수 있다. 일 실시예에 있어서, 제6 불순물 영역(336)의 불순물 농도는 제2 웰(320)의 불순물 농도보다 높을 수 있다. 제6 불순물 영역(336)은 전기적으로 플로팅될 수 있다.
일 실시예에 있어서, 제1 불순물 영역(331) 및 제4 불순물 영역(334)은 동일한 이온 주입 공정(ion implantation process)을 통해 동시에 형성될 수 있다. 따라서 제1 불순물 영역(331) 및 제4 불순물 영역(334)의 불순물 농도는 서로 동일할 수 있다.
일 실시예에 있어서, 제2 불순물 영역(332), 제3 불순물 영역(333), 제5 불순물 영역(335) 및 제6 불순물 영역(336)은 동일한 이온 주입 공정을 통해 동시에 형성될 수 있다. 따라서 제2 불순물 영역(332), 제3 불순물 영역(333), 제5 불순물 영역(335) 및 제6 불순물 영역(336)의 불순물 농도는 서로 동일할 수 있다.
게이트(340)는 제2 불순물 영역(332) 및 제6 불순물 영역(336) 사이에서 반도체 기판(301)의 상부에 형성될 수 있다. 일 실시예에 있어서, 게이트(340)는 폴리 실리콘(poly silicon)을 포함할 수 있다. 게이트(340)는 제1 전극 패드(351)와 전기적으로 연결될 수 있다.
도 12의 ESD 보호 장치(300a)에 포함되는 제5 불순물 영역(335), 제6 불순물 영역(336) 및 게이트(340)는 도 1의 ESD 보호 장치(100)에 포함되는 제5 불순물 영역(135), 제6 불순물 영역(136) 및 게이트(140)와 동일한 구조를 가질 수 있다. 따라서 도 12의 ESD 보호 장치(300a)에 포함되는 제5 불순물 영역(335), 제6 불순물 영역(336) 및 게이트(340)는 도 1의 ESD 보호 장치(100)에 포함되는 제5 불순물 영역(135), 제6 불순물 영역(136) 및 게이트(140)와 동일한 효과를 나타낼 수 있다.
즉, 도 1 내지 5를 참조하여 상술한 바와 같이, 제6 불순물 영역(336) 및 게이트(340)는 제1 웰(310)과 제2 웰(320)의 접합에 애벌란치 항복이 발생하기 위한 항복 전압을 감소시킬 수 있다. 따라서 ESD 보호 장치(300a)의 트리거링 전압은 감소할 수 있다.
또한, 제5 불순물 영역(335)은 PNP 바이폴라 접합 트랜지스터(361)의 전류 이득(current gain)을 감소시킬 수 있다. 따라서 ESD 보호 장치(300a)의 홀딩 전압은 증가할 수 있다.
또한, 제5 불순물 영역(335)의 폭이 증가할수록 PNP 바이폴라 접합 트랜지스터(361)의 전류 이득은 감소하므로, ESD 보호 장치(300a)의 홀딩 전압은 증가할 수 있다. 반면에, 제5 불순물 영역(335)의 폭이 감소할수록 PNP 바이폴라 접합 트랜지스터(361)의 전류 이득은 증가하므로, ESD 보호 장치(300a)의 홀딩 전압은 감소할 수 있다.
따라서 ESD 보호 장치(300a)의 홀딩 전압은 제5 불순물 영역(335)의 폭에 기초하여 결정될 수 있다.
도 9 내지 12를 참조하여 상술한 바와 같이, 본 발명의 실시예들에 다른 ESD 보호 장치(300a)는 상대적으로 낮은 트리거링 전압 및 상대적으로 높은 홀딩 전압을 가질 수 있다. 또한, 제5 불순물 영역(335)의 폭을 가변함으로써 ESD 보호 장치(300a)의 홀딩 전압을 조절할 수 있다.
도 13은 본 발명의 일 실시예에 따른 ESD 보호 장치를 나타내는 단면도이다.
도 13을 참조하면, ESD 보호 장치(400)는 반도체 기판(SUB)(401), 제1 웰(410), 제2 웰(420), 제1 불순물 영역(431), 제2 불순물 영역(432), 제3 불순물 영역(433), 및 제4 불순물 영역(434)을 포함한다.
제1 웰(410)은 반도체 기판(401)에 형성되고, 제1 도전형(conductive type)을 갖는다.
제2 웰(420)은 반도체 기판(401)에 제1 웰(410)과 접하도록 형성되고, 제2 도전형을 갖는다.
상기 제1 도전형은 P-도전형이고, 상기 제2 도전형은 N-도전형일 수 있다. 이 경우, 제1 웰(410)은 P-웰(P-WELL)에 상응하고, 제2 웰(420)은 N-웰(N-WELL)에 상응할 수 있다.
이하, 상기 제1 도전형은 P-도전형이고, 상기 제2 도전형을 N-도전형인 것으로 설명한다.
제1 불순물 영역(P+)(431)은 제1 웰(410)에 형성되고, P-도전형을 가질 수 있다. 일 실시예에 있어서, 제1 불순물 영역(431)의 불순물 농도는 제1 웰(410)의 불순물 농도보다 높을 수 있다.
제2 불순물 영역(N+)(432)은 제1 웰(410)에 제1 불순물 영역(431)으로부터 제2 웰(420) 방향으로 제1 불순물 영역(431)과 이격되어 형성되고, N-도전형을 가질 수 있다. 일 실시예에 있어서, 제2 불순물 영역(432)의 불순물 농도는 제2 웰(420)의 불순물 농도보다 높을 수 있다.
제3 불순물 영역(N+)(433)은 제2 웰(420)에 형성되고, N-도전형을 가질 수 있다. 일 실시예에 있어서, 제3 불순물 영역(433)의 불순물 농도는 제2 웰(420)의 불순물 농도보다 높을 수 있다.
제4 불순물 영역(P+)(434)은 제2 웰(420)에 제3 불순물 영역(433)으로부터 제1 웰(410) 방향으로 제3 불순물 영역(433)과 접하도록 형성되고, P-도전형을 가질 수 있다. 일 실시예에 있어서, 제4 불순물 영역(434)의 불순물 농도는 제1 웰(410)의 불순물 농도보다 높을 수 있다.
제1 불순물 영역(431) 및 제2 불순물 영역(432)은 제1 전극 패드(ESD_LOW)(451)와 전기적으로 연결되고, 제3 불순물 영역(433)은 제2 전극 패드(ESD_HIGH)(452)와 전기적으로 연결될 수 있다.
한편, 제4 불순물 영역(434)은 전기적으로 플로팅(floating)될 수 있다.
제1 전극 패드(451)는 상대적으로 낮은 전압에 연결될 수 있고, 제2 전극 패드(452)는 상대적으로 높은 전압에 연결될 수 있다. 일 실시예에 있어서, 제1 전극 패드(451)는 접지 전압에 연결되고, 제2 전극 패드(452)는 전원 전압에 연결될 수 있다. 다른 실시예에 있어서, 제1 전극 패드(451)는 접지 전압에 연결되고, 제2 전극 패드(452)는 데이터 입출력 핀과 연결될 수 있다.
ESD 이벤트가 발생하여 제2 전극 패드(452)를 통해 다량의 양전하가 ESD 보호 장치(400)로 유입되는 경우, ESD 보호 장치(400)는 턴온되어 상기 양전하를 제1 전극 패드(451)로 방전(discharge)시킬 수 있다.
도 14는 도 13에 도시된 ESD 보호 장치의 내부에 기생적으로 생성되는 바이폴라 접합 트랜지스터(Bipolar Junction Transistor; BJT)를 나타내는 도면이고, 도 15는 도 13에 도시된 ESD 보호 장치의 등가 회로를 나타내는 회로도이다.
도 14를 참조하면, ESD 보호 장치(400)의 내부에는, 제4 불순물 영역(434)을 이미터(emitter)로 포함하고, 제2 웰(420)을 베이스(base)로 포함하고, 제1 웰(410) 및 제1 불순물 영역(431)을 컬렉터(collector)로 포함하는 PNP 바이폴라 접합 트랜지스터(461)가 기생적으로 형성될 수 있다.
또한, ESD 보호 장치(400)의 내부에는, 제3 불순물 영역(433) 및 제2 웰(420)을 컬렉터(collector)로 포함하고, 제1 웰(410)을 베이스(base)로 포함하고, 제2 불순물 영역(432)을 이미터(emitter)로 포함하는 NPN 바이폴라 접합 트랜지스터(462)가 기생적으로 형성될 수 있다.
도 14에서, 제1 웰(410)의 저항 성분은 P-웰 저항(Rpw)으로 표시되고, 제2 웰(420)의 저항 성분은 N-웰 저항(Rnw)으로 표시된다.
따라서 도 13에 도시된 ESD 보호 장치(400)의 등가 회로는 도 15에 도시된 회로도와 같이 표현될 수 있다.
도 14에 도시된 바와 같이, PNP 바이폴라 접합 트랜지스터(461)의 이미터에 상응하는 제4 불순물 영역(434)은 제2 전극 패드(452)에 직접 전기적으로 연결되지 않고, 제4 불순물 영역(434)과 접해있는 제3 불순물 영역(433)을 통해 제2 전극 패드(452)와 연결될 수 있다. 서로 접하도록 형성되는 제3 불순물 영역(433) 및 제4 불순물 영역(434)은 다이오드로서 동작하므로, 도 15에 도시된 바와 같이, 도 13에 도시된 ESD 보호 장치(400)의 등가 회로는 PNP 바이폴라 접합 트랜지스터(461)의 이미터와 제2 전극 패드(452) 사이에 연결되는 다이오드(470)를 포함할 수 있다.
이하, 도 13 내지 15를 참조하여 도 13에 도시된 ESD 보호 장치(400)의 동작에 대해 설명한다.
ESD 이벤트가 발생하는 경우, 제2 전극 패드(452)를 통해 다량의 양전하가 ESD 보호 장치(400)로 유입될 수 있다. 상기 양전하는 제2 웰(420)로 전달되므로, 제2 전극 패드(452)를 통해 유입되는 상기 양전하의 양이 증가할수록 제2 웰(420)의 전위는 상승할 수 있다. 제1 웰(410)과 제2 웰(420)은 역방향 바이어스 상태(reverse biased)에 있으므로, 제2 웰(420)의 전위가 상승하여 제1 웰(410)과 제2 웰(420) 사이의 전압이 항복 전압(breakdown voltage)에 도달하는 경우, 제1 웰(410)과 제2 웰(420)의 접합에는 애벌란치 항복(avalanche breakdown)이 발생할 수 있다.
애벌란치 항복이 발생하는 경우, 전자-정공 쌍(electron-hole pair)이 생성되고, 정공은 제1 웰(410)로 전달되어 제1 웰(410)의 전위는 상승할 수 있다. 제1 웰(410)의 전위가 상승하여 제1 웰(410)과 제2 불순물 영역(432) 사이의 전압이 NPN 바이폴라 접합 트랜지스터(462)의 문턱 전압보다 증가하는 경우 NPN 바이폴라 접합 트랜지스터(462)는 턴온될 수 있다.
NPN 바이폴라 접합 트랜지스터(462)가 턴온되는 경우, 제2 전극 패드(452)로부터 제3 불순물 영역(433), 제2 웰(420), 제1 웰(410) 및 제2 불순물 영역(432)을 통과하여 제1 전극 패드(451)로 전류가 흐를 수 있다. 상기 전류가 제2 웰(420)을 통과하는 동안 N-웰 저항(Rnw)에 의해 전압 강하가 발생할 수 있다. 따라서 제2 웰(420)의 전위는 제4 불순물 영역(434)의 전위보다 낮게 형성되어 PNP 바이폴라 접합 트랜지스터(461) 역시 턴온될 수 있다.
PNP 바이폴라 접합 트랜지스터(461)가 턴온되는 경우, 제2 전극 패드(452)로부터 제3 불순물 영역(433), 제4 불순물 영역(434), 제2 웰(420), 제1 웰(410) 및 제1 불순물 영역(431)을 통과하여 제1 전극 패드(451)로 전류가 흐를 수 있다. 상기 전류가 제1 웰(410)을 통과하는 동안 P-웰 저항(Rpw)에 의해 전압 강하가 발생할 수 있다. 따라서 제1 웰(410)의 전위는 제2 불순물 영역(432)의 전위보다 높게 유지되어 NPN 바이폴라 접합 트랜지스터(462)는 더욱 강하게 턴온될 수 있다.
상술한 바와 같이, ESD 이벤트가 발생하여 제2 전극 패드(452)를 통해 다량의 양전하가 ESD 보호 장치(400)로 유입되는 경우, 양의 피드백(positive feedback)을 통해 PNP 바이폴라 접합 트랜지스터(461) 및 NPN 바이폴라 접합 트랜지스터(462)는 턴온 상태로 유지될 수 있다. 따라서 ESD 보호 장치(400)는 ESD 이벤트가 발생하여 제2 전극 패드(452)를 통해 다량의 양전하가 유입되는 경우 턴온되어 상기 양전하를 제1 전극 패드(451)로 효과적으로 방전(discharge)시킬 수 있다.
한편, 도 14 및 15를 참조하여 상술한 바와 같이, ESD 보호 장치(400)는 PNP 바이폴라 접합 트랜지스터(461)의 이미터와 제2 전극 패드(452) 사이에 연결되는 다이오드(470)를 포함하므로, 다이오드(470)로 인해 PNP 바이폴라 접합 트랜지스터(461)의 전류 이득(current gain)은 감소할 수 있다. 따라서 ESD 보호 장치(400)의 홀딩 전압은 증가할 수 있다.
도 16은 도 13에 도시된 ESD 보호 장치의 일 예를 나타내는 단면도이다.
도 16을 참조하면, ESD 보호 장치(400a)는 도 13에 도시된 ESD 보호 장치(400)에서 제5 불순물 영역(435), 제6 불순물 영역(436), 및 게이트(GPOLY)(440)를 더 포함할 수 있다.
제5 불순물 영역(N+)(435)은 제2 웰(420)에 제4 불순물 영역(434)으로부터 제1 웰(410) 방향으로 제4 불순물 영역(434)과 이격되어 형성되고, N-도전형을 가질 수 있다. 일 실시예에 있어서, 제5 불순물 영역(435)의 불순물 농도는 제2 웰(420)의 불순물 농도보다 높을 수 있다. 제5 불순물 영역(435)은 전기적으로 플로팅될 수 있다.
제6 불순물 영역(N+)(436)은 제2 불순물 영역(432) 및 제5 불순물 영역(435)과 이격되어 제1 웰(410)과 제2 웰(420)에 걸쳐서 형성되고, N-도전형을 가질 수 있다. 일 실시예에 있어서, 제6 불순물 영역(436)의 불순물 농도는 제2 웰(420)의 불순물 농도보다 높을 수 있다. 제6 불순물 영역(436)은 전기적으로 플로팅될 수 있다.
일 실시예에 있어서, 제1 불순물 영역(431) 및 제4 불순물 영역(434)은 동일한 이온 주입 공정(ion implantation process)을 통해 동시에 형성될 수 있다. 따라서 제1 불순물 영역(431) 및 제4 불순물 영역(434)의 불순물 농도는 서로 동일할 수 있다.
일 실시예에 있어서, 제2 불순물 영역(432), 제3 불순물 영역(433), 제5 불순물 영역(435) 및 제6 불순물 영역(436)은 동일한 이온 주입 공정을 통해 동시에 형성될 수 있다. 따라서 제2 불순물 영역(432), 제3 불순물 영역(433), 제5 불순물 영역(435) 및 제6 불순물 영역(436)의 불순물 농도는 서로 동일할 수 있다.
게이트(440)는 제2 불순물 영역(432) 및 제6 불순물 영역(436) 사이에서 반도체 기판(401)의 상부에 형성될 수 있다. 일 실시예에 있어서, 게이트(440)는 폴리 실리콘(poly silicon)을 포함할 수 있다.
도 16의 ESD 보호 장치(400a)에 포함되는 제5 불순물 영역(435), 제6 불순물 영역(436) 및 게이트(440)는 도 6의 ESD 보호 장치(200)에 포함되는 제5 불순물 영역(235), 제6 불순물 영역(236) 및 게이트(240)와 동일한 구조를 가질 수 있다. 따라서 도 16의 ESD 보호 장치(400a)에 포함되는 제5 불순물 영역(435), 제6 불순물 영역(436) 및 게이트(440)는 도 6의 ESD 보호 장치(200)에 포함되는 제5 불순물 영역(235), 제6 불순물 영역(236) 및 게이트(240)와 동일한 효과를 나타낼 수 있다.
즉, 도 6 내지 8을 참조하여 상술한 바와 같이, 제6 불순물 영역(436) 및 게이트(440)는 제1 웰(410)과 제2 웰(420)의 접합에 애벌란치 항복이 발생하기 위한 항복 전압을 감소시킬 수 있다. 따라서 ESD 보호 장치(400a)의 트리거링 전압은 감소할 수 있다.
또한, 제5 불순물 영역(435)은 NPN 바이폴라 접합 트랜지스터(462)의 전류 이득(current gain)을 감소시킬 수 있다. 따라서 ESD 보호 장치(400a)의 홀딩 전압은 증가할 수 있다.
또한, 제5 불순물 영역(435)의 폭이 증가할수록 NPN 바이폴라 접합 트랜지스터(462)의 전류 이득은 감소하므로, ESD 보호 장치(400a)의 홀딩 전압은 증가할 수 있다. 반면에, 제5 불순물 영역(435)의 폭이 감소할수록 NPN 바이폴라 접합 트랜지스터(462)의 전류 이득은 증가하므로, ESD 보호 장치(400a)의 홀딩 전압은 감소할 수 있다.
따라서 ESD 보호 장치(400a)의 홀딩 전압은 제5 불순물 영역(435)의 폭에 기초하여 결정될 수 있다.
도 13 내지 16을 참조하여 상술한 바와 같이, 본 발명의 실시예들에 다른 ESD 보호 장치(400a)는 상대적으로 낮은 트리거링 전압 및 상대적으로 높은 홀딩 전압을 가질 수 있다. 또한, 제5 불순물 영역(435)의 폭을 가변함으로써 ESD 보호 장치(400a)의 홀딩 전압을 조절할 수 있다.
도 17은 본 발명의 일 실시예에 따른 ESD 보호 장치를 나타내는 단면도이다.
도 17을 참조하면, ESD 보호 장치(500)는 반도체 기판(SUB)(501), 제1 웰(510), 제2 웰(520), 제1 불순물 영역(531), 제2 불순물 영역(532), 제3 불순물 영역(533), 및 제4 불순물 영역(534)을 포함한다.
제1 웰(510)은 반도체 기판(501)에 형성되고, 제1 도전형(conductive type)을 갖는다.
제2 웰(520)은 반도체 기판(501)에 제1 웰(510)과 접하도록 형성되고, 제2 도전형을 갖는다.
상기 제1 도전형은 P-도전형이고, 상기 제2 도전형은 N-도전형일 수 있다. 이 경우, 제1 웰(510)은 P-웰(P-WELL)에 상응하고, 제2 웰(520)은 N-웰(N-WELL)에 상응할 수 있다.
이하, 상기 제1 도전형은 P-도전형이고, 상기 제2 도전형을 N-도전형인 것으로 설명한다.
제1 불순물 영역(P+)(531)은 제1 웰(510)에 형성되고, P-도전형을 가질 수 있다. 일 실시예에 있어서, 제1 불순물 영역(531)의 불순물 농도는 제1 웰(510)의 불순물 농도보다 높을 수 있다.
제2 불순물 영역(N+)(532)은 제1 웰(510)에 제1 불순물 영역(531)으로부터 제2 웰(520) 방향으로 제1 불순물 영역(531)과 이격되어 형성되고, N-도전형을 가질 수 있다. 일 실시예에 있어서, 제2 불순물 영역(532)의 불순물 농도는 제2 웰(520)의 불순물 농도보다 높을 수 있다.
제3 불순물 영역(N+)(533)은 제2 웰(520)에 형성되고, N-도전형을 가질 수 있다. 일 실시예에 있어서, 제3 불순물 영역(533)의 불순물 농도는 제2 웰(520)의 불순물 농도보다 높을 수 있다.
제4 불순물 영역(P+)(534)은 제2 웰(520)에 제3 불순물 영역(533)으로부터 제1 웰(510) 방향으로 제3 불순물 영역(533)과 접하도록 형성되고, P-도전형을 가질 수 있다. 일 실시예에 있어서, 제4 불순물 영역(534)의 불순물 농도는 제1 웰(510)의 불순물 농도보다 높을 수 있다.
제1 불순물 영역(531) 및 제2 불순물 영역(532)은 제1 전극 패드(ESD_LOW)(551)와 전기적으로 연결되고, 제3 불순물 영역(533)은 제2 전극 패드(ESD_HIGH)(552)와 전기적으로 연결될 수 있다.
한편, 제4 불순물 영역(534)은 전기적으로 플로팅(floating)될 수 있다.
제1 전극 패드(551)는 상대적으로 낮은 전압에 연결될 수 있고, 제2 전극 패드(552)는 상대적으로 높은 전압에 연결될 수 있다. 일 실시예에 있어서, 제1 전극 패드(551)는 접지 전압에 연결되고, 제2 전극 패드(552)는 전원 전압에 연결될 수 있다. 다른 실시예에 있어서, 제1 전극 패드(551)는 접지 전압에 연결되고, 제2 전극 패드(552)는 데이터 입출력 핀과 연결될 수 있다.
ESD 이벤트가 발생하여 제2 전극 패드(552)를 통해 다량의 양전하가 ESD 보호 장치(500)로 유입되는 경우, ESD 보호 장치(500)는 턴온되어 상기 양전하를 제1 전극 패드(551)로 방전(discharge)시킬 수 있다.
도 18은 도 17에 도시된 ESD 보호 장치의 내부에 기생적으로 생성되는 바이폴라 접합 트랜지스터(Bipolar Junction Transistor; BJT)를 나타내는 도면이고, 도 19는 도 17에 도시된 ESD 보호 장치의 등가 회로를 나타내는 회로도이다.
도 18을 참조하면, ESD 보호 장치(500)의 내부에는, 제4 불순물 영역(534)을 이미터(emitter)로 포함하고, 제2 웰(520)을 베이스(base)로 포함하고, 제1 웰(510) 및 제1 불순물 영역(531)을 컬렉터(collector)로 포함하는 PNP 바이폴라 접합 트랜지스터(561)가 기생적으로 형성될 수 있다.
또한, ESD 보호 장치(500)의 내부에는, 제3 불순물 영역(533) 및 제2 웰(520)을 컬렉터(collector)로 포함하고, 제1 웰(510)을 베이스(base)로 포함하고, 제2 불순물 영역(532)을 이미터(emitter)로 포함하는 NPN 바이폴라 접합 트랜지스터(562)가 기생적으로 형성될 수 있다.
도 18에서, 제1 웰(510)의 저항 성분은 P-웰 저항(Rpw)으로 표시되고, 제2 웰(520)의 저항 성분은 N-웰 저항(Rnw)으로 표시된다.
따라서 도 17에 도시된 ESD 보호 장치(500)의 등가 회로는 도 19에 도시된 회로도와 같이 표현될 수 있다.
도 18에 도시된 바와 같이, PNP 바이폴라 접합 트랜지스터(561)의 이미터에 상응하는 제4 불순물 영역(534)은 제2 전극 패드(552)에 직접 전기적으로 연결되지 않고, 제4 불순물 영역(534)과 접해있는 제3 불순물 영역(533)을 통해 제2 전극 패드(552)와 연결될 수 있다. 서로 접하도록 형성되는 제3 불순물 영역(533) 및 제4 불순물 영역(534)은 다이오드로서 동작하므로, 도 19에 도시된 바와 같이, 도 17에 도시된 ESD 보호 장치(500)의 등가 회로는 PNP 바이폴라 접합 트랜지스터(561)의 이미터와 제2 전극 패드(552) 사이에 연결되는 다이오드(570)를 포함할 수 있다.
이하, 도 17 내지 19를 참조하여 도 17에 도시된 ESD 보호 장치(500)의 동작에 대해 설명한다.
ESD 이벤트가 발생하는 경우, 제2 전극 패드(552)를 통해 다량의 양전하가 ESD 보호 장치(500)로 유입될 수 있다. 상기 양전하는 제2 웰(520)로 전달되므로, 제2 전극 패드(552)를 통해 유입되는 상기 양전하의 양이 증가할수록 제2 웰(520)의 전위는 상승할 수 있다. 제1 웰(510)과 제2 웰(520)은 역방향 바이어스 상태(reverse biased)에 있으므로, 제2 웰(520)의 전위가 상승하여 제1 웰(510)과 제2 웰(520) 사이의 전압이 항복 전압(breakdown voltage)에 도달하는 경우, 제1 웰(510)과 제2 웰(520)의 접합에는 애벌란치 항복(avalanche breakdown)이 발생할 수 있다.
애벌란치 항복이 발생하는 경우, 전자-정공 쌍(electron-hole pair)이 생성되고, 정공은 제1 웰(510)로 전달되어 제1 웰(510)의 전위는 상승할 수 있다. 제1 웰(510)의 전위가 상승하여 제1 웰(510)과 제2 불순물 영역(532) 사이의 전압이 NPN 바이폴라 접합 트랜지스터(562)의 문턱 전압보다 증가하는 경우 NPN 바이폴라 접합 트랜지스터(562)는 턴온될 수 있다.
NPN 바이폴라 접합 트랜지스터(562)가 턴온되는 경우, 제2 전극 패드(552)로부터 제3 불순물 영역(533), 제2 웰(520), 제1 웰(510) 및 제2 불순물 영역(532)을 통과하여 제1 전극 패드(551)로 전류가 흐를 수 있다. 상기 전류가 제2 웰(520)을 통과하는 동안 N-웰 저항(Rnw)에 의해 전압 강하가 발생할 수 있다. 따라서 제2 웰(520)의 전위는 제4 불순물 영역(534)의 전위보다 낮게 형성되어 PNP 바이폴라 접합 트랜지스터(561) 역시 턴온될 수 있다.
PNP 바이폴라 접합 트랜지스터(561)가 턴온되는 경우, 제2 전극 패드(552)로부터 제3 불순물 영역(533), 제4 불순물 영역(534), 제2 웰(520), 제1 웰(510) 및 제1 불순물 영역(531)을 통과하여 제1 전극 패드(551)로 전류가 흐를 수 있다. 상기 전류가 제1 웰(510)을 통과하는 동안 P-웰 저항(Rpw)에 의해 전압 강하가 발생할 수 있다. 따라서 제1 웰(510)의 전위는 제2 불순물 영역(532)의 전위보다 높게 유지되어 NPN 바이폴라 접합 트랜지스터(562)는 더욱 강하게 턴온될 수 있다.
상술한 바와 같이, ESD 이벤트가 발생하여 제2 전극 패드(552)를 통해 다량의 양전하가 ESD 보호 장치(500)로 유입되는 경우, 양의 피드백(positive feedback)을 통해 PNP 바이폴라 접합 트랜지스터(561) 및 NPN 바이폴라 접합 트랜지스터(562)는 턴온 상태로 유지될 수 있다. 따라서 ESD 보호 장치(500)는 ESD 이벤트가 발생하여 제2 전극 패드(552)를 통해 다량의 양전하가 유입되는 경우 턴온되어 상기 양전하를 제1 전극 패드(551)로 효과적으로 방전(discharge)시킬 수 있다.
한편, 도 18 및 19를 참조하여 상술한 바와 같이, ESD 보호 장치(500)는 PNP 바이폴라 접합 트랜지스터(561)의 이미터와 제2 전극 패드(552) 사이에 연결되는 다이오드(570)를 포함하므로, 다이오드(570)로 인해 PNP 바이폴라 접합 트랜지스터(561)의 전류 이득(current gain)은 감소할 수 있다. 따라서 ESD 보호 장치(500)의 홀딩 전압은 증가할 수 있다.
도 20은 도 17에 도시된 ESD 보호 장치의 일 예를 나타내는 단면도이다.
도 20을 참조하면, ESD 보호 장치(500a)는 도 17에 도시된 ESD 보호 장치(500)에서 제5 불순물 영역(535), 제6 불순물 영역(536), 및 게이트(GPOLY)(540)를 더 포함할 수 있다.
제5 불순물 영역(P+)(535)은 제1 웰(510)에 제2 불순물 영역(532)으로부터 제2 웰(520) 방향으로 제2 불순물 영역(532)과 이격되어 형성되고, P-도전형을 가질 수 있다. 일 실시예에 있어서, 제5 불순물 영역(535)의 불순물 농도는 제1 웰(510)의 불순물 농도보다 높을 수 있다. 제5 불순물 영역(535)은 전기적으로 플로팅될 수 있다.
제6 불순물 영역(P+)(536)은 제4 불순물 영역(534) 및 제5 불순물 영역(535)과 이격되어 제1 웰(510)과 제2 웰(520)에 걸쳐서 형성되고, P-도전형을 가질 수 있다. 일 실시예에 있어서, 제6 불순물 영역(536)의 불순물 농도는 제1 웰(510)의 불순물 농도보다 높을 수 있다. 제6 불순물 영역(536)은 전기적으로 플로팅될 수 있다.
일 실시예에 있어서, 제2 불순물 영역(532) 및 제3 불순물 영역(533)은 동일한 이온 주입 공정(ion implantation process)을 통해 동시에 형성될 수 있다. 따라서 제2 불순물 영역(532) 및 제3 불순물 영역(533)의 불순물 농도는 서로 동일할 수 있다.
일 실시예에 있어서, 제1 불순물 영역(531), 제4 불순물 영역(534), 제5 불순물 영역(535) 및 제6 불순물 영역(536)은 동일한 이온 주입 공정을 통해 동시에 형성될 수 있다. 따라서 제1 불순물 영역(531), 제4 불순물 영역(534), 제5 불순물 영역(535) 및 제6 불순물 영역(536)의 불순물 농도는 서로 동일할 수 있다.
게이트(540)는 제4 불순물 영역(534) 및 제6 불순물 영역(536) 사이에서 반도체 기판(501)의 상부에 형성될 수 있다. 일 실시예에 있어서, 게이트(540)는 폴리 실리콘(poly silicon)을 포함할 수 있다. 게이트(540)는 제2 전극 패드(552)와 전기적으로 연결될 수 있다.
도 20의 ESD 보호 장치(500a)에 포함되는 제5 불순물 영역(535), 제6 불순물 영역(536) 및 게이트(540)는 도 1의 ESD 보호 장치(100)에 포함되는 제5 불순물 영역(135), 제6 불순물 영역(136) 및 게이트(140)와 동일한 구조를 가질 수 있다. 따라서 도 20의 ESD 보호 장치(500a)에 포함되는 제5 불순물 영역(535), 제6 불순물 영역(536) 및 게이트(540)는 도 1의 ESD 보호 장치(100)에 포함되는 제5 불순물 영역(135), 제6 불순물 영역(136) 및 게이트(140)와 동일한 효과를 나타낼 수 있다.
즉, 도 1 내지 5를 참조하여 상술한 바와 같이, 제6 불순물 영역(536) 및 게이트(540)는 제1 웰(510)과 제2 웰(520)의 접합에 애벌란치 항복이 발생하기 위한 항복 전압을 감소시킬 수 있다. 따라서 ESD 보호 장치(500a)의 트리거링 전압은 감소할 수 있다.
또한, 제5 불순물 영역(535)은 PNP 바이폴라 접합 트랜지스터(561)의 전류 이득(current gain)을 감소시킬 수 있다. 따라서 ESD 보호 장치(500a)의 홀딩 전압은 증가할 수 있다.
또한, 제5 불순물 영역(535)의 폭이 증가할수록 PNP 바이폴라 접합 트랜지스터(561)의 전류 이득은 감소하므로, ESD 보호 장치(500a)의 홀딩 전압은 증가할 수 있다. 반면에, 제5 불순물 영역(535)의 폭이 감소할수록 PNP 바이폴라 접합 트랜지스터(561)의 전류 이득은 증가하므로, ESD 보호 장치(500a)의 홀딩 전압은 감소할 수 있다.
따라서 ESD 보호 장치(500a)의 홀딩 전압은 제5 불순물 영역(535)의 폭에 기초하여 결정될 수 있다.
도 17 내지 20을 참조하여 상술한 바와 같이, 본 발명의 실시예들에 다른 ESD 보호 장치(500a)는 상대적으로 낮은 트리거링 전압 및 상대적으로 높은 홀딩 전압을 가질 수 있다. 또한, 제5 불순물 영역(535)의 폭을 가변함으로써 ESD 보호 장치(500a)의 홀딩 전압을 조절할 수 있다.
도 21은 본 발명의 일 실시예에 따른 ESD 보호 장치를 나타내는 단면도이다.
도 21을 참조하면, ESD 보호 장치(600)는 반도체 기판(SUB)(601), 제1 웰(610), 제2 웰(620), 제1 불순물 영역(631), 제2 불순물 영역(632), 제3 불순물 영역(633), 및 제4 불순물 영역(634)을 포함한다.
제1 웰(610)은 반도체 기판(601)에 형성되고, 제1 도전형(conductive type)을 갖는다.
제2 웰(620)은 반도체 기판(601)에 제1 웰(610)과 접하도록 형성되고, 제2 도전형을 갖는다.
상기 제1 도전형은 N-도전형이고, 상기 제2 도전형은 P-도전형일 수 있다. 이 경우, 제1 웰(610)은 N-웰(N-WELL)에 상응하고, 제2 웰(620)은 P-웰(P-WELL)에 상응할 수 있다.
이하, 상기 제1 도전형은 N-도전형이고, 상기 제2 도전형을 P-도전형인 것으로 설명한다.
제1 불순물 영역(N+)(631)은 제1 웰(610)에 형성되고, N-도전형을 가질 수 있다. 일 실시예에 있어서, 제1 불순물 영역(631)의 불순물 농도는 제1 웰(610)의 불순물 농도보다 높을 수 있다.
제2 불순물 영역(P+)(632)은 제1 웰(610)에 제1 불순물 영역(631)으로부터 제2 웰(620) 방향으로 제1 불순물 영역(631)과 이격되어 형성되고, P-도전형을 가질 수 있다. 일 실시예에 있어서, 제2 불순물 영역(632)의 불순물 농도는 제2 웰(620)의 불순물 농도보다 높을 수 있다.
제3 불순물 영역(P+)(633)은 제2 웰(620)에 형성되고, P-도전형을 가질 수 있다. 일 실시예에 있어서, 제3 불순물 영역(633)의 불순물 농도는 제2 웰(620)의 불순물 농도보다 높을 수 있다.
제4 불순물 영역(N+)(634)은 제2 웰(620)에 제3 불순물 영역(633)으로부터 제1 웰(610) 방향으로 제3 불순물 영역(633)과 접하도록 형성되고, N-도전형을 가질 수 있다. 일 실시예에 있어서, 제4 불순물 영역(634)의 불순물 농도는 제1 웰(610)의 불순물 농도보다 높을 수 있다.
제1 불순물 영역(631) 및 제2 불순물 영역(632)은 제1 전극 패드(ESD_HIGH)(651)와 전기적으로 연결되고, 제3 불순물 영역(633)은 제2 전극 패드(ESD_LOW)(652)와 전기적으로 연결될 수 있다.
한편, 제4 불순물 영역(634)은 전기적으로 플로팅(floating)될 수 있다.
제1 전극 패드(651)는 상대적으로 높은 전압에 연결될 수 있고, 제2 전극 패드(652)는 상대적으로 낮은 전압에 연결될 수 있다. 일 실시예에 있어서, 제1 전극 패드(651)는 전원 전압에 연결되고, 제2 전극 패드(652)는 접지 전압에 연결될 수 있다. 다른 실시예에 있어서, 제1 전극 패드(651)는 데이터 입출력 핀과 연결되고, 제2 전극 패드(652)는 접지 전압에 연결될 수 있다.
ESD 이벤트가 발생하여 제1 전극 패드(651)를 통해 다량의 양전하가 ESD 보호 장치(600)로 유입되는 경우, ESD 보호 장치(600)는 턴온되어 상기 양전하를 제2 전극 패드(652)로 방전(discharge)시킬 수 있다.
도 22는 도 21에 도시된 ESD 보호 장치의 내부에 기생적으로 생성되는 바이폴라 접합 트랜지스터(Bipolar Junction Transistor; BJT)를 나타내는 도면이고, 도 23은 도 21에 도시된 ESD 보호 장치의 등가 회로를 나타내는 회로도이다.
도 22를 참조하면, ESD 보호 장치(600)의 내부에는, 제2 불순물 영역(632)을 이미터(emitter)로 포함하고, 제1 웰(610)을 베이스(base)로 포함하고, 제2 웰(620) 및 제3 불순물 영역(633)을 컬렉터(collector)로 포함하는 PNP 바이폴라 접합 트랜지스터(661)가 기생적으로 형성될 수 있다.
또한, ESD 보호 장치(600)의 내부에는, 제1 불순물 영역(631) 및 제1 웰(610)을 컬렉터(collector)로 포함하고, 제2 웰(620)을 베이스(base)로 포함하고, 제4 불순물 영역(634)을 이미터(emitter)로 포함하는 NPN 바이폴라 접합 트랜지스터(662)가 기생적으로 형성될 수 있다.
도 22에서, 제1 웰(610)의 저항 성분은 N-웰 저항(Rnw)으로 표시되고, 제2 웰(620)의 저항 성분은 P-웰 저항(Rpw)으로 표시된다.
따라서 도 21에 도시된 ESD 보호 장치(600)의 등가 회로는 도 23에 도시된 회로도와 같이 표현될 수 있다.
도 22에 도시된 바와 같이, NPN 바이폴라 접합 트랜지스터(662)의 이미터에 상응하는 제4 불순물 영역(634)은 제2 전극 패드(652)에 직접 전기적으로 연결되지 않고, 제4 불순물 영역(634)과 접해있는 제3 불순물 영역(633)을 통해 제2 전극 패드(652)와 연결될 수 있다. 서로 접하도록 형성되는 제3 불순물 영역(633) 및 제4 불순물 영역(634)은 다이오드로서 동작하므로, 도 23에 도시된 바와 같이, 도 21에 도시된 ESD 보호 장치(600)의 등가 회로는 NPN 바이폴라 접합 트랜지스터(662)의 이미터와 제2 전극 패드(652) 사이에 연결되는 다이오드(670)를 포함할 수 있다.
이하, 도 21 내지 23을 참조하여 도 21에 도시된 ESD 보호 장치(600)의 동작에 대해 설명한다.
ESD 이벤트가 발생하는 경우, 제1 전극 패드(651)를 통해 다량의 양전하가 ESD 보호 장치(600)로 유입될 수 있다. 상기 양전하는 제1 웰(610)로 전달되므로, 제1 전극 패드(651)를 통해 유입되는 상기 양전하의 양이 증가할수록 제1 웰(610)의 전위는 상승할 수 있다. 제1 웰(610)과 제2 웰(620)은 역방향 바이어스 상태(reverse biased)에 있으므로, 제1 웰(610)의 전위가 상승하여 제1 웰(610)과 제2 웰(620) 사이의 전압이 항복 전압(breakdown voltage)에 도달하는 경우, 제1 웰(610)과 제2 웰(620)의 접합에는 애벌란치 항복(avalanche breakdown)이 발생할 수 있다.
애벌란치 항복이 발생하는 경우, 전자-정공 쌍(electron-hole pair)이 생성되고, 정공은 제2 웰(620)로 전달되어 제2 웰(620)의 전위는 상승할 수 있다. 제2 웰(620)의 전위가 상승하여 제2 웰(620)과 제4 불순물 영역(634) 사이의 전압이 NPN 바이폴라 접합 트랜지스터(662)의 문턱 전압보다 증가하는 경우 NPN 바이폴라 접합 트랜지스터(662)는 턴온될 수 있다.
NPN 바이폴라 접합 트랜지스터(662)가 턴온되는 경우, 제1 전극 패드(651)로부터 제1 불순물 영역(631), 제1 웰(610), 제2 웰(620), 제4 불순물 영역(634) 및 제3 불순물 영역(633)을 통과하여 제2 전극 패드(652)로 전류가 흐를 수 있다. 상기 전류가 제1 웰(610)을 통과하는 동안 N-웰 저항(Rnw)에 의해 전압 강하가 발생할 수 있다. 따라서 제1 웰(610)의 전위는 제2 불순물 영역(632)의 전위보다 낮게 형성되어 PNP 바이폴라 접합 트랜지스터(661) 역시 턴온될 수 있다.
PNP 바이폴라 접합 트랜지스터(661)가 턴온되는 경우, 제1 전극 패드(651)로부터 제2 불순물 영역(632), 제1 웰(610), 제2 웰(620) 및 제3 불순물 영역(633)을 통과하여 제2 전극 패드(652)로 전류가 흐를 수 있다. 상기 전류가 제2 웰(620)을 통과하는 동안 P-웰 저항(Rpw)에 의해 전압 강하가 발생할 수 있다. 따라서 제2 웰(620)의 전위는 제4 불순물 영역(634)의 전위보다 높게 유지되어 NPN 바이폴라 접합 트랜지스터(662)는 더욱 강하게 턴온될 수 있다.
상술한 바와 같이, ESD 이벤트가 발생하여 제1 전극 패드(651)를 통해 다량의 양전하가 ESD 보호 장치(600)로 유입되는 경우, 양의 피드백(positive feedback)을 통해 PNP 바이폴라 접합 트랜지스터(661) 및 NPN 바이폴라 접합 트랜지스터(662)는 턴온 상태로 유지될 수 있다. 따라서 ESD 보호 장치(600)는 ESD 이벤트가 발생하여 제1 전극 패드(651)를 통해 다량의 양전하가 유입되는 경우 턴온되어 상기 양전하를 제2 전극 패드(652)로 효과적으로 방전(discharge)시킬 수 있다.
한편, 도 22 및 23을 참조하여 상술한 바와 같이, ESD 보호 장치(600)는 NPN 바이폴라 접합 트랜지스터(662)의 이미터와 제2 전극 패드(652) 사이에 연결되는 다이오드(670)를 포함하므로, 다이오드(670)로 인해 NPN 바이폴라 접합 트랜지스터(662)의 전류 이득(current gain)은 감소할 수 있다. 따라서 ESD 보호 장치(600)의 홀딩 전압은 증가할 수 있다.
도 24는 도 21에 도시된 ESD 보호 장치의 일 예를 나타내는 단면도이다.
도 24를 참조하면, ESD 보호 장치(600a)는 도 21에 도시된 ESD 보호 장치(600)에서 제5 불순물 영역(635), 제6 불순물 영역(636), 및 게이트(GPOLY)(640)를 더 포함할 수 있다.
제5 불순물 영역(N+)(635)은 제1 웰(610)에 제2 불순물 영역(632)으로부터 제2 웰(620) 방향으로 제2 불순물 영역(632)과 이격되어 형성되고, N-도전형을 가질 수 있다. 일 실시예에 있어서, 제5 불순물 영역(635)의 불순물 농도는 제1 웰(610)의 불순물 농도보다 높을 수 있다. 제5 불순물 영역(635)은 전기적으로 플로팅될 수 있다.
제6 불순물 영역(N+)(636)은 제4 불순물 영역(634) 및 제5 불순물 영역(635)과 이격되어 제1 웰(610)과 제2 웰(620)에 걸쳐서 형성되고, N-도전형을 가질 수 있다. 일 실시예에 있어서, 제6 불순물 영역(636)의 불순물 농도는 제1 웰(610)의 불순물 농도보다 높을 수 있다. 제6 불순물 영역(636)은 전기적으로 플로팅될 수 있다.
일 실시예에 있어서, 제2 불순물 영역(632) 및 제3 불순물 영역(633)은 동일한 이온 주입 공정(ion implantation process)을 통해 동시에 형성될 수 있다. 따라서 제2 불순물 영역(632) 및 제3 불순물 영역(633)의 불순물 농도는 서로 동일할 수 있다.
일 실시예에 있어서, 제1 불순물 영역(631), 제4 불순물 영역(634), 제5 불순물 영역(635) 및 제6 불순물 영역(636)은 동일한 이온 주입 공정을 통해 동시에 형성될 수 있다. 따라서 제1 불순물 영역(631), 제4 불순물 영역(634), 제5 불순물 영역(635) 및 제6 불순물 영역(636)의 불순물 농도는 서로 동일할 수 있다.
게이트(640)는 제4 불순물 영역(634) 및 제6 불순물 영역(636) 사이에서 반도체 기판(601)의 상부에 형성될 수 있다. 일 실시예에 있어서, 게이트(640)는 폴리 실리콘(poly silicon)을 포함할 수 있다. 게이트(640)는 제2 전극 패드(652)와 전기적으로 연결될 수 있다.
도 24의 ESD 보호 장치(600a)에 포함되는 제5 불순물 영역(635), 제6 불순물 영역(636) 및 게이트(640)는 도 6의 ESD 보호 장치(200)에 포함되는 제5 불순물 영역(235), 제6 불순물 영역(236) 및 게이트(240)와 동일한 구조를 가질 수 있다. 따라서 도 24의 ESD 보호 장치(600a)에 포함되는 제5 불순물 영역(635), 제6 불순물 영역(636) 및 게이트(640)는 도 6의 ESD 보호 장치(200)에 포함되는 제5 불순물 영역(235), 제6 불순물 영역(236) 및 게이트(240)와 동일한 효과를 나타낼 수 있다.
즉, 도 6 내지 8을 참조하여 상술한 바와 같이, 제6 불순물 영역(636) 및 게이트(640)는 제1 웰(610)과 제2 웰(620)의 접합에 애벌란치 항복이 발생하기 위한 항복 전압을 감소시킬 수 있다. 따라서 ESD 보호 장치(600a)의 트리거링 전압은 감소할 수 있다.
또한, 제5 불순물 영역(635)은 NPN 바이폴라 접합 트랜지스터(662)의 전류 이득(current gain)을 감소시킬 수 있다. 따라서 ESD 보호 장치(600a)의 홀딩 전압은 증가할 수 있다.
또한, 제5 불순물 영역(635)의 폭이 증가할수록 NPN 바이폴라 접합 트랜지스터(662)의 전류 이득은 감소하므로, ESD 보호 장치(600a)의 홀딩 전압은 증가할 수 있다. 반면에, 제5 불순물 영역(635)의 폭이 감소할수록 NPN 바이폴라 접합 트랜지스터(662)의 전류 이득은 증가하므로, ESD 보호 장치(600a)의 홀딩 전압은 감소할 수 있다.
따라서 ESD 보호 장치(600a)의 홀딩 전압은 제5 불순물 영역(635)의 폭에 기초하여 결정될 수 있다.
도 21 내지 24를 참조하여 상술한 바와 같이, 본 발명의 실시예들에 다른 ESD 보호 장치(600a)는 상대적으로 낮은 트리거링 전압 및 상대적으로 높은 홀딩 전압을 가질 수 있다. 또한, 제5 불순물 영역(635)의 폭을 가변함으로써 ESD 보호 장치(600a)의 홀딩 전압을 조절할 수 있다.
도 25는 본 발명의 일 실시예에 따른 전자 장치를 나타내는 블록도이다.
도 25를 참조하면, 전자 장치(700)는 기능 블록(710) 및 ESD 보호 장치(720)를 포함한다.
기능 블록(710)은 전원 전압(VDD)에 연결되는 전원 패드(VDD_P) 및 접지 전압(GND)에 연결되는 접지 패드(GND_P) 사이에 연결된다. 기능 블록(710)은 전원 전압(VDD)을 사용하여 동작한다. 예를 들어, 기능 블록(710)은 어플리케이션 프로세서, 데이터 입출력 회로, 로직 회로, 메모리 장치 중의 적어도 하나를 포함할 수 있다.
ESD 보호 장치(720)는 전원 패드(VDD_P) 및 접지 패드(GND_P) 사이에 연결된다. ESD 보호 장치(720)는 ESD 이벤트가 발생하여 전원 패드(VDD_P)를 통해 다량의 양전하가 유입되는 경우 턴온되어 상기 양전하를 접지 패드(GND_P)로 방전(discharge)시킬 수 있다.
ESD 보호 장치(720)는 도 1에 도시된 ESD 보호 장치(100), 도 6에 도시된 ESD 보호 장치(200), 도 9에 도시된 ESD 보호 장치(300), 도 13에 도시된 ESD 보호 장치(400), 도 17에 도시된 ESD 보호 장치(500), 및 도 21에 도시된 ESD 보호 장치(600) 중의 하나로 구현될 수 있다.
ESD 보호 장치(720)가 도 1에 도시된 ESD 보호 장치(100), 도 9에 도시된 ESD 보호 장치(300), 및 도 21에 도시된 ESD 보호 장치(600) 중의 하나로 구현되는 경우, 제1 전극 패드(151, 351, 651)는 전원 패드(VDD_P)에 상응하고, 제2 전극 패드(152, 352, 652)는 접지 패드(GND_P)에 상응할 수 있다.
ESD 보호 장치(720)가 도 6에 도시된 ESD 보호 장치(200), 도 13에 도시된 ESD 보호 장치(400), 및 도 17에 도시된 ESD 보호 장치(500) 중의 하나로 구현되는 경우, 제1 전극 패드(251, 451, 551)는 접지 패드(GND_P)에 상응하고, 제2 전극 패드(252, 452, 552)는 전원 패드(VDD_P)에 상응할 수 있다.
도 1에 도시된 ESD 보호 장치(100), 도 6에 도시된 ESD 보호 장치(200), 도 9에 도시된 ESD 보호 장치(300), 도 13에 도시된 ESD 보호 장치(400), 도 17에 도시된 ESD 보호 장치(500), 및 도 21에 도시된 ESD 보호 장치(600)의 구성 및 동작에 대해서는 도 1 내지 24를 참조하여 상술하였으므로, 여기서는 ESD 보호 장치(720)에 대한 상세한 설명은 생략한다.
실시예에 따라, 전자 장치(700)는 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템, 랩탑 컴퓨터(laptop computer) 등과 같은 임의의 전자 시스템일 수 있다.
도 26은 본 발명의 다른 실시예에 따른 전자 장치를 나타내는 블록도이다.
도 26을 참조하명, 전자 장치(800)는 기능 블록(810) 및 ESD 보호 장치(820)를 포함한다.
기능 블록(810)은 전원 전압(VDD)에 연결되는 전원 패드(VDD_P), 접지 전압(GND)에 연결되는 접지 패드(GND_P), 및 데이터 입출력 패드(I/O_P) 사이에 연결된다. 기능 블록(810)은 전원 전압(VDD)을 사용하여 데이터 입출력 패드(I/O_P)를 통해 데이터(DQ)를 송수신한다. 예를 들어, 기능 블록(810)은 어플리케이션 프로세서, 데이터 입출력 회로, 로직 회로, 메모리 장치 중의 적어도 하나를 포함할 수 있다.
ESD 보호 장치(820)는 데이터 입출력 패드(I/O_P) 및 접지 패드(GND_P) 사이에 연결된다. ESD 보호 장치(820)는 ESD 이벤트가 발생하여 데이터 입출력 패드(I/O_P)를 통해 다량의 양전하가 유입되는 경우 턴온되어 상기 양전하를 접지 패드(GND_P)로 방전(discharge)시킬 수 있다.
ESD 보호 장치(820)는 도 1에 도시된 ESD 보호 장치(100), 도 6에 도시된 ESD 보호 장치(200), 도 9에 도시된 ESD 보호 장치(300), 도 13에 도시된 ESD 보호 장치(400), 도 17에 도시된 ESD 보호 장치(500), 및 도 21에 도시된 ESD 보호 장치(600) 중의 하나로 구현될 수 있다.
ESD 보호 장치(720)가 도 1에 도시된 ESD 보호 장치(100), 도 9에 도시된 ESD 보호 장치(300), 및 도 21에 도시된 ESD 보호 장치(600) 중의 하나로 구현되는 경우, 제1 전극 패드(151, 351, 651)는 데이터 입출력 패드(I/O_P)에 상응하고, 제2 전극 패드(152, 352, 652)는 접지 패드(GND_P)에 상응할 수 있다.
ESD 보호 장치(720)가 도 6에 도시된 ESD 보호 장치(200), 도 13에 도시된 ESD 보호 장치(400), 및 도 17에 도시된 ESD 보호 장치(500) 중의 하나로 구현되는 경우, 제1 전극 패드(251, 451, 551)는 접지 패드(GND_P)에 상응하고, 제2 전극 패드(252, 452, 552)는 데이터 입출력 패드(I/O_P)에 상응할 수 있다.
도 1에 도시된 ESD 보호 장치(100), 도 6에 도시된 ESD 보호 장치(200), 도 9에 도시된 ESD 보호 장치(300), 도 13에 도시된 ESD 보호 장치(400), 도 17에 도시된 ESD 보호 장치(500), 및 도 21에 도시된 ESD 보호 장치(600)의 구성 및 동작에 대해서는 도 1 내지 24를 참조하여 상술하였으므로, 여기서는 ESD 보호 장치(820)에 대한 상세한 설명은 생략한다.
실시예에 따라, 전자 장치(800)는 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템, 랩탑 컴퓨터(laptop computer) 등과 같은 임의의 전자 시스템일 수 있다.
본 발명은 정전기 방전(Electrostatic Discharge; ESD) 보호 장치를 구비하는 임의의 전자 장치에 유용하게 이용될 수 있다. 예를 들어, 본 발명은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템, 랩톱 컴퓨터(laptop computer) 등에 적용될 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 200, 300, 400, 500, 600: ESD 보호 장치
101, 201, 301, 401, 501, 601: 반도체 기판
110, 210, 310, 410, 510, 610: 제1 웰
120, 220, 320, 420, 520, 620: 제2 웰
131, 231, 331, 431, 531, 631: 제1 불순물 영역
132, 232, 332, 432, 532, 632: 제2 불순물 영역
133, 233, 333, 433, 533, 633: 제3 불순물 영역
134, 234, 334, 434, 534, 634: 제4 불순물 영역
135, 235, 335, 435, 535, 635: 제5 불순물 영역
136, 236, 336, 436, 536, 636: 제6 불순물 영역
140, 240, 340, 440, 540, 640: 게이트
151, 251, 351, 451, 551, 651: 제1 전극 패드
152, 252, 352, 452, 552, 652: 제2 전극 패드
700, 800: 전자 장치

Claims (20)

  1. 반도체 기판;
    상기 반도체 기판에 형성되고, 제1 도전형을 갖는 제1 웰;
    상기 반도체 기판에 상기 제1 웰과 접하도록 형성되고, 제2 도전형을 갖는 제2 웰;
    상기 제1 웰에 형성되고, 상기 제1 도전형을 갖는 제1 불순물 영역;
    상기 제1 웰에 상기 제1 불순물 영역으로부터 상기 제2 웰 방향으로 상기 제1 불순물 영역과 이격되어 형성되고, 상기 제2 도전형을 갖는 제2 불순물 영역;
    상기 제2 웰에 형성되고, 상기 제2 도전형을 갖는 제3 불순물 영역; 및
    상기 제2 웰에 상기 제3 불순물 영역으로부터 상기 제1 웰 방향으로 상기 제3 불순물 영역과 접하도록 형성되고, 상기 제1 도전형을 갖는 제4 불순물 영역을 포함하고,
    상기 제1 불순물 영역 및 상기 제2 불순물 영역은 제1 전극 패드와 전기적으로 연결되고, 상기 제3 불순물 영역은 제2 전극 패드와 전기적으로 연결되고, 상기 제4 불순물 영역은 전기적으로 플로팅되고,
    상기 제3 불순물 영역 및 상기 제4 불순물 영역은 다이오드로서 동작하는 정전기 방전(Electrostatic Discharge; ESD) 보호 장치.
  2. 제1 항에 있어서,
    상기 제2 웰에 상기 제4 불순물 영역으로부터 상기 제1 웰 방향으로 상기 제4 불순물 영역과 이격되어 형성되고, 상기 제2 도전형을 가지며, 전기적으로 플로팅되는 제5 불순물 영역을 더 포함하는 ESD 보호 장치.
  3. 제2 항에 있어서, 상기 제5 불순물 영역의 불순물 농도는 상기 제2 웰의 불순물 농도보다 높은 ESD 보호 장치.
  4. 제2 항에 있어서, 상기 ESD 보호 장치의 홀딩 전압(holding voltage)은 상기 제5 불순물 영역의 폭(width)에 기초하여 결정되는 ESD 보호 장치.
  5. 제2 항에 있어서,
    상기 제1 웰과 상기 제2 웰에 걸쳐서 형성되고, 상기 제2 도전형을 가지며, 전기적으로 플로팅되는 제6 불순물 영역; 및
    상기 제2 불순물 영역 및 상기 제6 불순물 영역 사이에서 상기 반도체 기판의 상부에 형성되고, 상기 제1 전극 패드와 전기적으로 연결되는 게이트를 더 포함하는 ESD 보호 장치.
  6. 제5 항에 있어서, 상기 제1 불순물 영역 및 상기 제4 불순물 영역의 불순물 농도는 서로 동일하고,
    상기 제2 불순물 영역, 상기 제3 불순물 영역, 상기 제5 불순물 영역 및 상기 제6 불순물 영역의 불순물 농도는 서로 동일한 ESD 보호 장치.
  7. 제1 항에 있어서,
    상기 제1 웰에 상기 제2 불순물 영역으로부터 상기 제2 웰 방향으로 상기 제2 불순물 영역과 이격되어 형성되고, 상기 제1 도전형을 가지며, 전기적으로 플로팅되는 제5 불순물 영역을 더 포함하는 ESD 보호 장치.
  8. 제7 항에 있어서, 상기 제5 불순물 영역의 불순물 농도는 상기 제1 웰의 불순물 농도보다 높은 ESD 보호 장치.
  9. 제7 항에 있어서, 상기 ESD 보호 장치의 홀딩 전압(holding voltage)은 상기 제5 불순물 영역의 폭(width)에 기초하여 결정되는 ESD 보호 장치.
  10. 제7 항에 있어서,
    상기 제1 웰과 상기 제2 웰에 걸쳐서 형성되고, 상기 제1 도전형을 가지며, 전기적으로 플로팅되는 제6 불순물 영역; 및
    상기 제4 불순물 영역 및 상기 제6 불순물 영역 사이에서 상기 반도체 기판의 상부에 형성되고, 상기 제2 전극 패드와 전기적으로 연결되는 게이트를 더 포함하는 ESD 보호 장치.
  11. 제10 항에 있어서, 상기 제2 불순물 영역 및 상기 제3 불순물 영역의 불순물 농도는 서로 동일하고,
    상기 제1 불순물 영역, 상기 제4 불순물 영역, 상기 제5 불순물 영역 및 상기 제6 불순물 영역의 불순물 농도는 서로 동일한 ESD 보호 장치.
  12. 제1 항에 있어서, 상기 제1 도전형은 N-도전형이고, 상기 제2 도전형은 P-도전형인 ESD 보호 장치.
  13. 제12 항에 있어서, 상기 제1 전극 패드는 전원 전압에 연결되고, 상기 제2 전극 패드는 접지 전압에 연결되는 ESD 보호 장치.
  14. 제1 항에 있어서, 상기 제1 도전형은 P-도전형이고, 상기 제2 도전형은 N-도전형인 ESD 보호 장치.
  15. 제14 항에 있어서, 상기 제1 전극 패드는 접지 전압에 연결되고, 상기 제2 전극 패드는 전원 전압에 연결되는 ESD 보호 장치.
  16. 반도체 기판;
    상기 반도체 기판에 형성되고, 제1 도전형을 갖는 제1 웰;
    상기 반도체 기판에 상기 제1 웰과 접하도록 형성되고, 제2 도전형을 갖는 제2 웰;
    상기 제1 웰에 형성되고, 상기 제1 도전형을 갖는 제1 불순물 영역;
    상기 제1 웰에 상기 제1 불순물 영역으로부터 상기 제2 웰 방향으로 상기 제1 불순물 영역과 이격되어 형성되고, 상기 제2 도전형을 갖는 제2 불순물 영역;
    상기 제2 웰에 형성되고, 상기 제2 도전형을 갖는 제3 불순물 영역;
    상기 제2 웰에 상기 제3 불순물 영역으로부터 상기 제1 웰 방향으로 상기 제3 불순물 영역과 이격되어 형성되고, 상기 제1 도전형을 갖는 제4 불순물 영역;
    상기 제2 웰에 상기 제4 불순물 영역으로부터 상기 제1 웰 방향으로 상기 제4 불순물 영역과 이격되어 형성되고, 상기 제2 도전형을 가지며, 전기적으로 플로팅되는 제5 불순물 영역;
    상기 제1 웰과 상기 제2 웰에 걸쳐서 형성되고, 상기 제2 도전형을 가지며, 전기적으로 플로팅되는 제6 불순물 영역; 및
    상기 제2 불순물 영역 및 상기 제6 불순물 영역 사이에서 상기 반도체 기판의 상부에 형성되는 게이트를 포함하고,
    상기 제1 불순물 영역, 상기 제2 불순물 영역 및 상기 게이트는 제1 전극 패드와 전기적으로 연결되고, 상기 제3 불순물 영역 및 상기 제4 불순물 영역은 제2 전극 패드와 전기적으로 연결되고,
    상기 제6 불순물 영역, 상기 게이트 및 상기 제2 불순물 영역은 MOS(metal oxide semiconductor) 트랜지스터를 형성하는 ESD 보호 장치.
  17. 제16 항에 있어서, 상기 제5 불순물 영역 및 상기 제6 불순물 영역의 불순물 농도는 상기 제2 웰의 불순물 농도보다 높은 ESD 보호 장치.
  18. 제16 항에 있어서, 상기 ESD 보호 장치의 홀딩 전압(holding voltage)은 상기 제5 불순물 영역의 폭(width)에 기초하여 결정되는 ESD 보호 장치.
  19. 전원 전압에 연결되는 전원 패드 및 접지 전압에 연결되는 접지 패드 사이에 연결되고, 상기 전원 전압을 사용하여 동작하는 기능 블록; 및
    상기 전원 패드 및 상기 접지 패드 사이에 연결되는 ESD 보호 장치를 포함하고,
    상기 ESD 보호 장치는,
    반도체 기판;
    상기 반도체 기판에 형성되고, 제1 도전형을 갖는 제1 웰;
    상기 반도체 기판에 상기 제1 웰과 접하도록 형성되고, 제2 도전형을 갖는 제2 웰;
    상기 제1 웰에 형성되고, 상기 제1 도전형을 갖는 제1 불순물 영역;
    상기 제1 웰에 상기 제1 불순물 영역으로부터 상기 제2 웰 방향으로 상기 제1 불순물 영역과 이격되어 형성되고, 상기 제2 도전형을 갖는 제2 불순물 영역;
    상기 제2 웰에 형성되고, 상기 제2 도전형을 갖는 제3 불순물 영역; 및
    상기 제2 웰에 상기 제3 불순물 영역으로부터 상기 제1 웰 방향으로 상기 제3 불순물 영역과 접하도록 형성되고, 상기 제1 도전형을 가지며, 전기적으로 플로팅되는 제4 불순물 영역을 포함하고,
    상기 제1 도전형은 N-도전형이고, 상기 제2 도전형은 P-도전형인 경우, 상기 제1 불순물 영역 및 상기 제2 불순물 영역은 상기 전원 패드와 전기적으로 연결되고, 상기 제3 불순물 영역은 상기 접지 패드와 전기적으로 연결되고,
    상기 제1 도전형은 P-도전형이고, 상기 제2 도전형은 N-도전형인 경우, 상기 제1 불순물 영역 및 상기 제2 불순물 영역은 상기 접지 패드와 전기적으로 연결되고, 상기 제3 불순물 영역은 상기 전원 패드와 전기적으로 연결되고,
    상기 제3 불순물 영역 및 상기 제4 불순물 영역은 다이오드로서 동작하는 전자 장치.
  20. 전원 전압에 연결되는 전원 패드, 접지 전압에 연결되는 접지 패드 및 데이터 입출력 패드 사이에 연결되고, 상기 전원 전압을 사용하여 상기 데이터 입출력 패드를 통해 데이터를 송수신하는 기능 블록; 및
    상기 데이터 입출력 패드 및 상기 접지 패드 사이에 연결되는 ESD 보호 장치를 포함하고,
    상기 ESD 보호 장치는,
    반도체 기판;
    상기 반도체 기판에 형성되고, 제1 도전형을 갖는 제1 웰;
    상기 반도체 기판에 상기 제1 웰과 접하도록 형성되고, 제2 도전형을 갖는 제2 웰;
    상기 제1 웰에 형성되고, 상기 제1 도전형을 갖는 제1 불순물 영역;
    상기 제1 웰에 상기 제1 불순물 영역으로부터 상기 제2 웰 방향으로 상기 제1 불순물 영역과 이격되어 형성되고, 상기 제2 도전형을 갖는 제2 불순물 영역;
    상기 제2 웰에 형성되고, 상기 제2 도전형을 갖는 제3 불순물 영역; 및
    상기 제2 웰에 상기 제3 불순물 영역으로부터 상기 제1 웰 방향으로 상기 제3 불순물 영역과 접하도록 형성되고, 상기 제1 도전형을 가지며, 전기적으로 플로팅되는 제4 불순물 영역을 포함하고,
    상기 제1 도전형은 N-도전형이고, 상기 제2 도전형은 P-도전형인 경우, 상기 제1 불순물 영역 및 상기 제2 불순물 영역은 상기 데이터 입출력 패드와 전기적으로 연결되고, 상기 제3 불순물 영역은 상기 접지 패드와 전기적으로 연결되고,
    상기 제1 도전형은 P-도전형이고, 상기 제2 도전형은 N-도전형인 경우, 상기 제1 불순물 영역 및 상기 제2 불순물 영역은 상기 접지 패드와 전기적으로 연결되고, 상기 제3 불순물 영역은 상기 데이터 입출력 패드와 전기적으로 연결되고,
    상기 제3 불순물 영역 및 상기 제4 불순물 영역은 다이오드로서 동작하는 전자 장치.
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