CN110571215B - 一种基于dtscr的瞬态电压抑制器 - Google Patents
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- 230000001052 transient effect Effects 0.000 title claims abstract description 54
- 238000002347 injection Methods 0.000 claims abstract description 98
- 239000007924 injection Substances 0.000 claims abstract description 98
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 239000004065 semiconductor Substances 0.000 claims abstract description 5
- 229910044991 metal oxide Inorganic materials 0.000 claims abstract 2
- 150000004706 metal oxides Chemical class 0.000 claims abstract 2
- 239000002184 metal Substances 0.000 claims description 54
- 238000002955 isolation Methods 0.000 claims description 6
- 239000007943 implant Substances 0.000 claims 16
- 230000015556 catabolic process Effects 0.000 abstract description 17
- 230000002401 inhibitory effect Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 5
- 238000002513 implantation Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 238000004088 simulation Methods 0.000 description 3
- 238000009825 accumulation Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 230000004075 alteration Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
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- H01—ELECTRIC ELEMENTS
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
- H01L27/0262—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements including a PNP transistor and a NPN transistor, wherein each of said transistors has its base coupled to the collector of the other transistor, e.g. silicon controlled rectifier [SCR] devices
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Abstract
本发明公开了一种基于DTSCR的瞬态电压抑制器，其包括P衬底，所述P衬底上依次设置有P阱、第一N阱、第二N阱和第三N阱，所述P阱与第一N阱相连，所述P阱、第一N阱、第二N阱和第三N阱上均设置有P+有源注入区和N+有源注入区，所述P阱与第一N阱之间还增设有第一有源注入区。本发明通过在P阱和第一N阱之间增设第一有源注入区，使得SCR部分的雪崩击穿电压降低，从而在CDM事件中的过冲电压到来时迅速开启，从而抑制瞬态电压过冲现象。
Description
技术领域
本发明涉及半导体领域，特别涉及一种基于DTSCR的瞬态电压抑制器。
背景技术
随着半导体器件日趋小型化、高密度、多功能，而且便携式产品(如手机、平板等移动终端)对主板尺寸要求比较严格，常常需要将主板面积控制在很小的程度，因此很容易受到静电放电(Electro-Static discharge, ESD)的影响，从而导致核心电路瘫痪。
在CMOS工艺下的二极管触发的硅控整流器(diode-triggered-Siliconcontrolled rectifier,DTSCR)广泛应用于MOS工艺的ESD保护，其在人体放电模式(Human-Body Model,HBM)事件下能起到有效的ESD保护作用。
但是DTSCR在组件充电模式(Charged-Device Model,CDM)事件下DTSCR 却不能起到有效的静电保护作用，这主要是因为CDM事件的特点是速度快、过充大，所以会造成高瞬态过冲电压，而传统的DTSCR开启时间较长，在 CDM事件到来时不能有效的抑制瞬态过冲电压，导致栅氧化层击穿从而造成内部核心电路的瘫痪。
因此现有技术还有待改进和提高。
发明内容
鉴于上述现有技术的不足之处，本发明的目的在于提供一种基于DTSCR 的瞬态电压抑制器，通过在P阱和第一N阱之间增设第一有源注入区，使得SCR部分的雪崩击穿电压降低，从而在CDM事件中的过冲电压到来时迅速开启，从而抑制瞬态电压过冲现象。
为了达到上述目的，本发明采取了以下技术方案：
本发明提供一种基于DTSCR的瞬态电压抑制器，其特征在于，包括P 衬底，所述P衬底上依次设置有P阱、第一N阱、第二N阱和第三N阱，所述P阱与第一N阱相连，所述P阱、第一N阱、第二N阱和第三N阱上均设置有P+有源注入区和N+有源注入区，所述P阱与第一N阱之间还增设有第一有源注入区。本发明通过在P阱和第一N阱之间增设第一有源注入区，使得SCR部分的雪崩击穿电压降低，从而在CDM事件中的过冲电压到来时迅速开启，从而抑制瞬态电压过冲现象。
所述第一有源注入区为第一P+有源注入区或第一N+有源注入区。
所述P阱上设置有第二P+有源注入区和第二N+有源注入区。
所述第二P+有源注入区上设置有第一金属区，所述第二N+有源注入区上设置有第二金属区；所述第二P+有源注入区和第二N+有源注入区分别通过所述第一金属区和所述第二金属区相连并接地。
所述第一N阱上设置有第三P+有源注入区和第三N+有源注入区。
所述第三P+有源注入区上设置有第三金属区，所述第三N+有源注入区上设置有第四金属区；所述第三P+有源注入区通过第三金属区与静电输入端连接。
所述第二N阱上设置有第四P+有源注入区和第四N+有源注入区。
所述第四P+有源注入区上设置有第五金属区，所述第四N+有源注入区上设置有第六金属区；所述第三N+有源注入区与第四P+有源注入区通过所述第四金属去和第五金属区相连。
所述第三N阱上设置有第五P+有源注入区和第五N+有源注入区。
所述第五P+有源注入区上设置有第七金属区，所述第五N+有源注入区上设置有第八金属区；所述第四N+有源注入区与所述第五P+有源注入区通过所述第六金属区和第七金属区相连，所述第五N+有源注入区通过第八金属区接地。
相较于现有技术，本发明提供的基于DTSCR的瞬态电压抑制器，包括P 衬底，所述P衬底上依次设置有P阱、第一N阱、第二N阱和第三N阱，所述P阱与第一N阱相连，所述P阱、第一N阱、第二N阱和第三N阱上均设置有P+有源注入区和N+有源注入区，所述P阱与第一N阱之间还增设有第一有源注入区。本发明通过在P阱和第一N阱之间增设第一有源注入区，使得SCR部分的雪崩击穿电压降低，从而在CDM事件中的过冲电压到来时迅速开启，从而抑制瞬态电压过冲现象。
附图说明
图1为本发明提供的传统的DTSCR的结构图；
图2为本发明提供的基于DTSCR的瞬态电压抑制器的结构图；
图3本发明提供的VF-TLP测试系统的等效原理图；
图4本发明提供的传统DTSCR与本发明中的基于DTSCR的瞬态电压抑制器在VF-TLP系统下的瞬态波形图。
具体实施方式
本发明提供一种基于DTSCR的瞬态电压抑制器，通过在P阱和第一N 阱之间增设第一有源注入区，使得SCR部分的雪崩击穿电压降低，从而在 CDM事件中的过冲电压到来时迅速开启，从而抑制瞬态电压过冲现象。
为使本发明的目的、技术方案及效果更加清楚、明确，以下参照附图并举实施例对本发明进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。
请参照图1，图1为本发明提供的传统DTSCR的结构图，由于传统的 DTSCR的雪崩击穿电压较高，当CDM事件到来时，需要一定时间后才能开启，该时间相较于CDM事件的电荷累积速度来说较长，因此，导致了传统的DTSCR 在CDM事件下的瞬态过冲电压较高，而且DTSCR启动相对较慢。因此，为了形成更好的ESD保护，减小DTSCR的瞬态过冲电压，本发明提供了一种基于DTSCR的瞬态电压抑制器。
请参阅图2，本发明实施例提供一种基于DTSCR的瞬态电压抑制器，其特征在于，包括P衬底，所述P衬底上依次设置有P阱、第一N阱、第二N 阱和第三N阱，所述P阱与第一N阱相连，所述P阱、第一N阱、第二N 阱和第三N阱上均设置有P+有源注入区和N+有源注入区，所述P阱与第一N阱之间还增设有第一有源注入区200。
具体实施时，本发明实施例中，在原有的DTSCR结构基础上，于SCR 部分的P阱和第一N阱之间的浅沟道隔离(shallow trench isolation， STI)处(即STI隔离区100)中掺杂额外的第一有源注入区200，进而降低了SCR的开启电压，在CDM事件到来时，SCR能够快速开启，从而通过 DTSCR中的寄生二极管将静电电压泄放到地，实现了CDM事件下的静电保护。
具体的，由于SCR部分的雪崩击穿电压值的高低取决于P阱和第一N 阱两侧掺杂的浓度高低，P阱和第一N阱两侧掺杂浓度高，则雪崩击穿电压越高，因此在P阱和第一N阱两侧增设第一有源注入区200，提高两侧的掺杂浓度，进而使得SCR部分的雪崩击穿电压降低，使得SCR部分的开启速度比未增设第一有源区时的开启速度更快。
SCR部分的开启速度越快，越能有效抑制CDM事件下电压的过冲现象，而本发明实施例中，在SCR部分的P阱和第一N阱接触部位的STI隔离区 100中进行N+掺杂或P+掺杂，提高P阱和第一N阱两侧的掺杂浓度，从而满足CDM事件下的快速开启条件，使SCR部分快速开启，为电路提供了良好的ESD保护，避免了电荷累积过高导致核心电路瘫痪。
所述第一有源注入区200为第一P+有源注入区或第一N+有源注入区，第一有源注入区200使用P掺杂和N掺杂都可以有效地降低SCR部分的雪崩击穿电压使SCR迅速开启，可以达到同样的效果。
特别的，所述P衬底为低掺杂P衬底。
所述P阱上设置有第二P+有源注入区和第二N+有源注入区；所述第二 P+有源注入区上设置有第一金属区，所述第二N+有源注入区上设置有第二金属区；所述第二P+有源注入区和第二N+有源注入区分别通过所述第一金属区和所述第二金属区相连并接地。
所述第一N阱上设置有第三P+有源注入区和第三N+有源注入区；所述第三P+有源注入区上设置有第三金属区，所述第三N+有源注入区上设置有第四金属区；所述第三P+有源注入区通过第三金属区与静电输入端连接。
所述第二N阱上设置有第四P+有源注入区和第四N+有源注入区；所述第四P+有源注入区上设置有第五金属区，所述第四N+有源注入区上设置有第六金属区；所述第三N+有源注入区与第四P+有源注入区通过所述第四金属去和第五金属区相连。
所述第三N阱上设置有第五P+有源注入区和第五N+有源注入区；所述第五P+有源注入区上设置有第七金属区，所述第五N+有源注入区上设置有第八金属区；所述第四N+有源注入区与所述第五P+有源注入区通过所述第六金属区和第七金属区相连，所述第五N+有源注入区通过第八金属区接地。
具体实施时，本发明实施例中，所述瞬态电压抑制器通过第三P+有源注入区上的第三金属区接入静电电压，P阱和第一N阱之间增设的第一有源注入区200使SCR快速开启，并将静电电压从第三N+有源注入区上的第四金属区传至第五金属区，进入第四P+有源注入区，再从第四N+有源注入区及第六金属区传至第七金属区，最后由第五P+有源注入区，传至第五N+有源注入区并从第八金属区导入接地端。
综上所述，本发明实施例中的瞬态电压抑制器在P阱和第一N阱之间的接触位置处的STI隔离区100掺杂P+或N+有源注入区，掺杂的N+或P+ 降低SCR部分的P阱及第一N阱的雪崩击穿电压，降低了DTSCR结构在CDM 事件下的瞬态过冲电压。本发明实施例中的瞬态电压抑制器的结构可以在 CDM时间下快速开启，进而抑制瞬态过冲电压并将其钳位在一个安全的值，从而对内部核心电路的栅氧化层起到有效的保护作用。
进一步的，本发明实施例通过仿真实验对所述基于DTSCR的瞬态电压抑制器进行了仿真分析：
请参阅图3，图3为本发明提供的VF-TLP测试系统的等效原理图，提供可以有效模拟CDM事件的打击效果的超快传输线脉冲(Very-fast Transmission Line Pulsing,VF-TLP)测试系统。系统中给定输入信号为一个电压幅值为150V的脉冲电压，上升沿的时间与下降沿的时间都设置为 0.2ns，持续时间为5ns。所述系统所产生的信号经过串联的第一电阻R1后，作用到待测试的ESD防护器件上，即被测器件(Device Under Test,DUT)，进而开始进行仿真实验；所述第一电阻R1的阻值为50欧姆，所述被测器件具体为传统型DTSCR或本发明中的瞬态电压抑制器。
在CMOS工艺下，改进型的瞬态电压抑制器在内部SCR部分的P阱和第一N阱的接触位置引入P+有源注入区或N+有源注入区替代原有的STI隔离区100，在CDM事件下降低SCR部分的P阱和第一N阱雪崩击穿电压，从而实现了DTSCR结构在CDM事件下的瞬态过冲电压的抑制，改进后的瞬态电压抑制器可以有效的应对CDM事件。
请参阅图4，所述图4为本发明提供的传统DTSCR与本发明中的基于 DTSCR的瞬态电压抑制器在VF-TLP系统下的瞬态波形。从图中可见，在瞬态电压幅值在150V的情况下，传统的DTSCR将瞬态电压抑制到18.3V，由于改进后的瞬态电压抑制器能够快速开启，即能够较早的抑制CDM事件下的静电电压，相较于传统的DTSCR，改进后的瞬态电压抑制器能够将瞬态电压抑制至14.5V，所述瞬态电压抑制器明显将瞬态电压大幅降低了，有效地为主板提供了ESD保护。上述实验在65nm、55nm以及40nmCMOS工艺节点下得到实现，具体实施时并不局限与这三个节点。
综上所述，本发明提供的一种基于DTSCR的瞬态电压抑制器，包括P 衬底，所述P衬底上依次设置有P阱、第一N阱、第二N阱和第三N阱，所述P阱与第一N阱相连，所述P阱、第一N阱、第二N阱和第三N阱上均设置有P+有源注入区和N+有源注入区，所述P阱与第一N阱之间还增设有第一有源注入区。本发明通过在P阱和第一N阱之间增设第一有源注入区，使得SCR部分的雪崩击穿电压降低，从而在CDM事件中的过冲电压到来时迅速开启，从而抑制瞬态电压过冲现象。
可以理解的是，对本领域普通技术人员来说，可以根据本发明的技术方案及其发明构思加以等同替换或改变，而所有这些改变或替换都应属于本发明所附的权利要求的保护范围。
Claims (9)
1.一种基于DTSCR的瞬态电压抑制器，其特征在于，包括P衬底，所述P衬底上依次设置有P阱、第一N阱、第二N阱和第三N阱，所述P阱与第一N阱相连，所述P阱、第一N阱、第二N阱和第三N阱上均设置有P+有源注入区和N+有源注入区，所述P阱与第一N阱之间还增设有第一有源注入区；
所述第一有源注入区为第一P+有源注入区或第一N+有源注入区；
所述第一有源注入区增设在所述P阱和第一N阱之间的STI隔离区处。
2.根据权利要求1所述的基于DTSCR的瞬态电压抑制器，其特征在于，所述P阱上设置有第二P+有源注入区和第二N+有源注入区。
3.根据权利要求2所述的基于DTSCR的瞬态电压抑制器，其特征在于，所述第二P+有源注入区上设置有第一金属区，所述第二N+有源注入区上设置有第二金属区；所述第二P+有源注入区和第二N+有源注入区分别通过所述第一金属区和所述第二金属区相连并接地。
4.根据权利要求3所述的基于DTSCR的瞬态电压抑制器，其特征在于，所述第一N阱上设置有第三P+有源注入区和第三N+有源注入区。
5.根据权利要求4所述的基于DTSCR的瞬态电压抑制器，其特征在于，所述第三P+有源注入区上设置有第三金属区，所述第三N+有源注入区上设置有第四金属区；所述第三P+有源注入区通过第三金属区与静电输入端连接。
6.根据权利要求5所述的基于DTSCR的瞬态电压抑制器，其特征在于，所述第二N阱上设置有第四P+有源注入区和第四N+有源注入区。
7.根据权利要求6所述的基于DTSCR的瞬态电压抑制器，其特征在于，所述第四P+有源注入区上设置有第五金属区，所述第四N+有源注入区上设置有第六金属区；所述第三N+有源注入区与第四P+有源注入区通过所述第四金属去和第五金属区相连。
8.根据权利要求7所述的基于DTSCR的瞬态电压抑制器，其特征在于，所述第三N阱上设置有第五P+有源注入区和第五N+有源注入区。
9.根据权利要求8所述的基于DTSCR的瞬态电压抑制器，其特征在于，所述第五P+有源注入区上设置有第七金属区，所述第五N+有源注入区上设置有第八金属区；所述第四N+有源注入区与所述第五P+有源注入区通过所述第六金属区和第七金属区相连，所述第五N+有源注入区通过第八金属区接地。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910829300.3A CN110571215B (zh) | 2019-09-03 | 2019-09-03 | 一种基于dtscr的瞬态电压抑制器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910829300.3A CN110571215B (zh) | 2019-09-03 | 2019-09-03 | 一种基于dtscr的瞬态电压抑制器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN110571215A CN110571215A (zh) | 2019-12-13 |
| CN110571215B true CN110571215B (zh) | 2021-10-29 |
Family
ID=68777630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201910829300.3A Active CN110571215B (zh) | 2019-09-03 | 2019-09-03 | 一种基于dtscr的瞬态电压抑制器 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN110571215B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112490239B (zh) * | 2020-11-04 | 2024-09-03 | 西安理工大学 | 一种二极管触发的scr器件 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103094273A (zh) * | 2011-10-31 | 2013-05-08 | 旺宏电子股份有限公司 | 静电放电保护元件 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102238544B1 (ko) * | 2014-12-08 | 2021-04-09 | 삼성전자주식회사 | 정전기 방전 보호 장치 및 이를 포함하는 전자 장치 |
-
2019
- 2019-09-03 CN CN201910829300.3A patent/CN110571215B/zh active Active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103094273A (zh) * | 2011-10-31 | 2013-05-08 | 旺宏电子股份有限公司 | 静电放电保护元件 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN110571215A (zh) | 2019-12-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |