CN112331616B - Esd保护电路、esd保护结构及其制造方法 - Google Patents

Esd保护电路、esd保护结构及其制造方法 Download PDF

Info

Publication number
CN112331616B
CN112331616B CN202110010268.3A CN202110010268A CN112331616B CN 112331616 B CN112331616 B CN 112331616B CN 202110010268 A CN202110010268 A CN 202110010268A CN 112331616 B CN112331616 B CN 112331616B
Authority
CN
China
Prior art keywords
doping type
well
region
esd protection
injection region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202110010268.3A
Other languages
English (en)
Other versions
CN112331616A (zh
Inventor
袁野
詹奕鹏
蔡信裕
柯天麒
陈建铨
蒲源
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Jingxincheng Beijing Technology Co Ltd
Original Assignee
Jingxincheng Beijing Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Jingxincheng Beijing Technology Co Ltd filed Critical Jingxincheng Beijing Technology Co Ltd
Priority to CN202110010268.3A priority Critical patent/CN112331616B/zh
Publication of CN112331616A publication Critical patent/CN112331616A/zh
Application granted granted Critical
Publication of CN112331616B publication Critical patent/CN112331616B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本发明提供了一种ESD保护电路、ESD保护结构及其制造方法，其中，所述ESD保护结构的制造方法包括：提供一基底，且所述基底上形成有浅沟槽隔离结构；在基底中形成第一掺杂类型的阱和与其相邻的第二掺杂类型的阱；在所述第一掺杂类型的阱中形成第一注入区，所述第一注入区为第一掺杂类型；在所述第二掺杂类型的阱中形成第二注入区和第三注入区，所述第二注入区和第三注入区被所述浅沟槽隔离结构隔离，且所述第二注入区为第二掺杂类型，所述第三注入区为第一掺杂类型；将所述第一注入区接地，所述第二注入区连接电源，所述第三注入区浮接。通过上述方法制备的ESD保护结构能够阻断寄生BJT的触发，从而避免闩锁效应发生，解决系统级ESD失效的问题。

Description

ESD保护电路、ESD保护结构及其制造方法
技术领域
本发明属于集成电路领域，尤其涉及一种ESD保护电路、ESD保护结构及其制造方法。
背景技术
静电放电(Electrostatic Discharge，ESD)是在人们生活中普遍存在的自然现象，但静电放电时在短时间内产生的大电流，会对集成电路产生致命的损伤，是造成大多数的芯片受到过度电性应力破坏的主要因素之一。
目前ESD主要分为芯片级ESD与系统级ESD两大类。其中，所述芯片级ESD分为以下四类: 人体放电模式(HBM)；机器放电模式(MM)；元件充电模式(CDM)；电场感应模式(FIM)。所述系统级ESD的主要分为以下两类：接触模式（Contact mode）与空气模式（Air mode）。
与芯片级ESD有关的失效案例，例如，引脚位置效应导致的ESD失效，其解决方法可以为加宽顶层金属的宽度或者降低金属层电阻，使ESD积累的电荷更快释放，以加强较弱引脚的ESD能力。再例如，ESD保护二极管设计缺陷引起的电气过应力（EOS）问题，导致ESD保护二极管烧毁，致使ESD失效，其解决方法可以为修改金属层走线或者调整ESD保护二极管的结构。再例如，人体放电模式（HBM）和机器放电模式(MM)分别低于SPEC标准，导致ESD失效，其解决方法可以为改变金属层绕线，使RC触发器（RC Trigger）更容易激活。
而与系统级ESD有关的失效案例，例如，闩锁失效以及PN结击穿电压不足导致的系统级ESD失效，常采用的解决方法是通过调整量子阱的离子注入浓度或者STI（浅沟槽隔离结构）深度来增加PN结的击穿电压。但是该方法会增加工程成本，而且会使芯片的电性特性改变，甚至影响芯片的可靠性。
发明内容
本发明的目的在于提供一种ESD保护电路、ESD保护结构及其制造方法，以阻断寄生BJT的触发，从而避免闩锁效应发生，解决系统级ESD失效的问题。
为了实现上述目的以及其他相关目的，本发明提供了一种ESD保护结构的制造方法，包括：
提供一基底，且所述基底上形成有浅沟槽隔离结构；
在所述基底中形成第一掺杂类型的阱和与其相邻的第二掺杂类型的阱；
在所述第一掺杂类型的阱中形成第一注入区，所述第一注入区为第一掺杂类型；
在所述第二掺杂类型的阱中形成第二注入区和第三注入区，所述第二注入区和第三注入区被所述浅沟槽隔离结构隔离，且所述第二注入区为第二掺杂类型，所述第三注入区为第一掺杂类型；以及
将所述第一注入区接地，所述第二注入区连接电源，所述第三注入区浮接。
可选的，在所述的ESD保护结构的制造方法中，所述第一掺杂类型为N型掺杂，所述第二掺杂类型为P型掺杂；或者，所述第一掺杂类型为P型掺杂，所述第二掺杂类型为N型掺杂。
可选的，在所述的ESD保护结构的制造方法中，在所述第二掺杂类型的阱中形成第二注入区和第三注入区的步骤之前，还包括：
在所述第二掺杂类型的阱上形成栅极，且所述栅极连接电源。
可选的，在所述的ESD保护结构的制造方法中，所述第二掺杂类型的阱中还形成有第四注入区，且所述第三注入区和第四注入区位于所述栅极两侧。
可选的，在所述的ESD保护结构的制造方法中，在所述第一掺杂类型的阱中还形成第五注入区，所述第五注入区为第二掺杂类型，且所述第五注入区通过所述浅沟道隔离结构与所述第一注入区隔离。
可选的，在所述的ESD保护结构的制造方法中，所述第五注入区接地。
可选的，在所述的ESD保护结构的制造方法中，所述基底中形成所述第一掺杂类型的阱和所述第二掺杂类型的阱的过程包括：
采用光刻技术定义出第一掺杂类型的阱区域，并进行第一掺杂离子注入，形成第一掺杂类型的阱；
再次采用光刻技术定义出第二掺杂类型的阱区域，并进行第二掺杂离子注入，形成所述第二掺杂类型的阱，所述第一掺杂类型的阱区域与所述第二掺杂类型的阱区域相邻。
为了实现上述目的以及其他相关目的，本发明还提供了一种ESD保护结构，根据上述所述的ESD保护结构的制造方法制备得到。
为了实现上述目的以及其他相关目的，本发明还提供了一种ESD保护电路，包括焊盘、上述所述的ESD保护结构以及芯片内部电路，所述焊盘分别与所述ESD保护结构和芯片内部电路连接。
综上所述，本发明提供了一种ESD保护结构的制造方法，通过第三注入区浮接，切断了第三注入区与电源的连接，移除了寄生BJT的发射极，能够阻断寄生BJT的触发，从而避免闩锁效应发生，解决系统级ESD失效的问题。
附图说明
图1为一种ESD保护电路的原理示意图。
图2为一种ESD保护结构的剖面示意图。
图3是图2中的ESD保护结构的版图布局的示意图。
图4为图2的系统级ESD失效的ESD保护结构的扫描电镜图。
图5为本发明一实施例的ESD保护结构的制造方法流程图。
图6为本发明一实施例提供的一种ESD保护结构的剖面示意图。
图7为本发明一实施例提供的另一种ESD保护结构的剖面示意图。
图8为本发明一实施例中ESD保护结构模拟ESD触发的闩锁效应的示意图。
图9为本发明一实施例中电源电压或者维持电压与ESD能力的关系示意图。
图1~图4中：
11-基底，12-浅沟槽隔离结构，13-P型阱，14-N型阱，15-第一注入区，16-第二注入区，17-栅极，18-源极，19-漏极，120-烧毁区域。
图5~图9中：
21-基底，22-浅沟槽隔离结构，23-第一掺杂类型的阱，24-第二掺杂类型的阱，25-第一注入区，26-第二注入区，27-栅极，28-第三注入区，29-第四注入区，210-第五注入区。
具体实施方式
参阅图1，在ESD保护电路中，焊盘（PAD）在连接芯片内部电路的同时，也会连接ESD保护结构，即采用ESD保护结构，例如GDPMOS（Gate to Drain PMOS，栅极接VDD电源的PMOS)或GGNMOS（GateGrounded NMOS，栅极接地的NMOS）两种器件，来保护芯片内部电路（Internal Circuit）不受ESD的破坏。而GDPMOS和GGNMOS在电路正常工作时是常“关”的，即所述GDPMOS的源极、栅极以及体端短接电源（VDD），所述GGNMOS的源极、栅极以及体端接地（VSS）。例如，以GDPMOS作为ESD保护结构，请参阅图2，所述ESD保护结构包括：一基底11，所述基底11上形成有浅沟槽隔离结构（STI）12；位于所述基底11中的P型阱13以及与所述P型阱13相邻的N型阱14。所述基底11为P型基底。所述P型阱13中形成有第一注入区15，所述第一注入区15为P型掺杂（P+），可以用做保护环。通过所述第一注入区15将所述P型阱13接地。所述N型阱14中形成有第二注入区16，通过第二注入区16，将N型阱14连接电源。所述第二注入区16为N型掺杂（N+），可用作体端。所述N型阱14中还形成有栅极17，以及位于所述栅极两侧的源极18和漏极19。图3是图2中的ESD保护结构的版图布局的示意图。
请继续参阅图2，所述源极18、所述N型阱14以及所述P型阱13会形成寄生的PNP型的双极结型晶体管（BJT）。所述第二注入区16、所述N型阱14连接于所述BJT的基极，所述源极18、所述N型阱14构成所述BJT的发射极，所述P型阱13、N型阱14构成该BJT的集电极。
在ESD保护电路中，需要把PMOS的源极18(S)，栅极17(G)和体端(B)一起短接电源（VDD）。所述ESD保护结构的源极和体端被接在同一个电源电压上，设计时一般会忽略ESD保护结构中产生的寄生效应。但是，当P阱13和N阱14之间的PN结击穿电压不足，较大的基底雪崩电流会触发寄生BJT的闩锁效应，进而引起第一注入区15、第二注入区16以及MOS晶体管烧毁，形成烧毁区域120，出现系统ESD问题，请参阅图4。
当ESD发生时，ESD 保护结构中的寄生BJT会被较大电流触发闩锁效应进而烧毁芯片。发明人曾尝试利用降低“阱”的离子注入浓度或者增加STI深度来提高PN结的击穿电压，进而解决系统级ESD问题，但是研究发现，该方法会使由该半导体结构制备的芯片的电性特性改变或者影响芯片的可靠性。
基于此，本发明实施例采用第三注入区（即源极）浮接，切断第三注入区与电源的连接，移除了寄生BJT的发射极，完全阻断寄生 BJT的触发，从而避免闩锁效应发生，解决系统级ESD失效的问题。
以下结合附图和具体实施例对本发明提出的ESD保护电路、ESD保护结构及其制造方法作进一步详细说明。根据下面说明书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明实施例提供的ESD保护结构的制造方法，在版图设计时切断第三注入区与电源的连接，移除寄生BJT的发射极，完全阻断寄生 BJT的触发，从而避免闩锁效应发生。
所述ESD保护结构的制造方法，请参阅图5，包括：
步骤一：提供一基底，且所述基底上形成有浅沟槽隔离结构；
步骤二：在所述基底中形成第一掺杂类型的阱和与其相邻的第二掺杂类型的阱；
步骤三：在所述第一掺杂类型的阱中形成第一注入区，所述第一注入区为第一掺杂类型；
步骤四：在所述第二掺杂类型的阱中形成第二注入区和第三注入区，所述第二注入区和第三注入区被所述浅沟槽隔离结构隔离，且所述第二注入区为第二掺杂类型，所述第三注入区为第一掺杂类型；以及
步骤五：将所述第一注入区接地，所述第二注入区连接电源，所述第三注入区浮接。
图6示出了一种ESD保护结构的剖面示意图。以下结合图6详细介绍该ESD保护结构的形成过程。
在步骤一中，所述基底21可以为未掺杂的单晶硅基底、掺杂有杂质的单晶硅基底、绝缘体上硅（SOI）基底，在所述基底21中还可以形成各种掺杂区和其他合适的元件等。作为示例，在本实施例中，所述基底21选用P型基底。
接着，在所述基底21上形成浅沟槽隔离结构22，具体过程包括：首先，采用光刻技术定义出浅沟道隔离区域；再刻蚀所述浅沟道隔离区域的基底21，形成沟槽；并对所述沟槽进行填充，以在所述基底21上形成浅沟槽隔离结构22。
继续参阅图6，在步骤二中，在所述基底21中形成第一掺杂类型的阱23和与其相邻的第二掺杂类型的阱24。
作为示例，所述基底21中形成所述第一掺杂类型的阱23和所述第二掺杂类型的阱24的过程包括：
采用光刻技术定义出第一掺杂类型的阱区域，并进行第一掺杂离子注入，形成第一掺杂类型的阱23；
再次采用光刻技术定义出第二掺杂类型的阱区域，并进行第二掺杂离子注入，形成所述第二掺杂类型的阱24，所述第一掺杂类型的阱区域与所述第二掺杂类型的阱区域相邻。
其中，所述第一掺杂离子为N型掺杂离子，例如磷，相应的，所述第二掺杂离子为P型掺杂离子，例如硼。或者，所述第一掺杂离子为P型掺杂离子，相应的，所述第二掺杂离子为N型掺杂离子。例如图6中，所述第一掺杂类型的阱23为P型阱（P Well），则所述第二掺杂类型的阱24为N型阱（N Well）。
在步骤三中，在所述第一掺杂类型的阱23中形成第一注入区25，所述第一注入区25为第一掺杂类型，可以用做保护环。通过所述第一注入区25将所述第一掺杂类型的阱23接地。
在步骤四中，在所述第二掺杂类型的阱24中形成第二注入区26和第三注入区28，所述第二注入区26和第三注入区28被所述浅沟槽隔离结构22隔离。所述第二注入区26为第二掺杂类型，通过第二注入区26，将第二掺杂类型的阱24连接电源，所述第二注入区26可用作体端。所述第三注入区28为第一掺杂类型。
在所述第二掺杂类型的阱24中形成所述第二注入区26和第三注入区28的步骤之前，还可以包括：在所述第二掺杂类型的阱24上形成栅极27，所述栅极27连接电源。
所述第二掺杂类型的阱24中还形成有第四注入区29，所述第四注入区29为第一掺杂类型，且所述第三注入区28和第四注入区29位于所述栅极27两侧。即，所述第三注入区28为源极，所述第四注入区29为漏极。
所述第三注入区28、所述第二掺杂类型的阱24以及所述第一掺杂类型的阱23会形成寄生的PNP型的双极结型晶体管（BJT）。所述第二注入区26、所述第二掺杂类型的阱24连接于所述BJT的基极，所述第三注入区28、所述第二掺杂类型的阱24构成所述BJT的发射极，所述第一掺杂类型的阱23、第二掺杂类型的阱24构成该BJT的集电极。
在步骤五中，将所述第一注入区25接地，所述第二注入区26连接电源，所述第三注入区28浮接。通过第三注入区28浮接，切断了第三注入区28与电源的连接，移除了寄生BJT的发射极，完全阻断寄生 BJT的触发，因此，可以避免闩锁效应发生，解决系统级ESD失效的问题。
图7示出了另一种ESD保护结构的示意图。作为示例，在本实施例中，所述基底21选用深N阱（DNWell），且在所述基底21上形成浅沟槽隔离结构22。
以下结合图7详细介绍该ESD保护结构的形成过程。
在步骤一中，所述基底21可以为未掺杂的单晶硅基底、掺杂有杂质的单晶硅基底、绝缘体上硅（SOI）基底，在所述基底21中还可以形成各种掺杂区和其他合适的元件等。作为示例，在本实施例中，所述基底21选用具有深N阱的基底。
在步骤二中，在所述基底21中形成第一掺杂类型的阱23和与其相邻的第二掺杂类型的阱24。例如图7中，所述第一掺杂类型的阱23为P型阱（P Well），则所述第二掺杂类型的阱24为N型阱（N Well）。
在步骤三中，在所述第一掺杂类型23的阱中形成第一注入区25，所述第一注入区25为第一掺杂类型，可以用做保护环。通过所述第一注入区25将所述第一掺杂类型23接地。
所述第一掺杂类型23的阱中还形成有第五注入区210，所述第五注入区210为第二掺杂类型，且所述第五注入区210通过所述浅沟道隔离结构与所述第一注入区25隔离。
在步骤四中，在所述第二掺杂类型的阱24中形成第二注入区26和第三注入区28，所述第二注入区26和第三注入区28被所述浅沟槽隔离结构22隔离。所述第二注入区26为第二掺杂类型，通过第二注入区26，将第二掺杂类型的阱24连接电源，所述第二注入区26可用作体端。所述第三注入区28为第一掺杂类型。
所述第三注入区28、所述第二掺杂类型的阱24以及所述第一掺杂类型的阱23会形成寄生的PNP型的双极结型晶体管（BJT）。所述第二注入区26、所述第二掺杂类型的阱24连接于所述BJT的基极，所述第三注入区28、所述第二掺杂类型的阱24构成所述BJT的发射极，所述第一掺杂类型的阱23、第二掺杂类型的阱24构成该BJT的集电极。
所述第五注入区210、所述第二掺杂类型的阱24以及所述第一掺杂类型的阱23会形成一个NPN型的双极晶体管寄生电路。PNP型的双极晶体管寄生电路的集电极和NPN型双极晶体管寄生电路的基极连接；且PNP双极晶体管寄生电路的基极和NPN双极晶体管寄生电路的集电极连接。
在步骤五中，将所述第一注入区25和第五注入区210接地，所述第二注入区26连接电源，所述第三注入区28浮接。
由于所述第三注入区28浮接，即所述第三注入区28与所述电源断开，移除了PNP型双极晶体管（BJT）的发射极，阻断寄生PNP型的双极晶体管的触发，且PNP型的所述双极晶体管寄生电路相当于一条导线连接在所述NPN型双极晶体管寄生电路上，进而使得所述NPN型双极晶体管的基区拉大，提高了所述ESD保护结构的维持电压（Vh），减小了闩锁效应，也使系统级ESD能力得到明显提升。
参见图8，L1为现有的ESD保护结构的IV曲线，现有的ESD保护结构中第三注入区和第二注入区同时连接电源（VDD），从图8中可以发现，现有的ESD保护结构随着电流的增加，电压出现骤回现象，并且看到芯片由于过热出现了“负阻”效应。现有的ESD保护结构的维持电压Vh为T点对应的电压，大约为11.6V。L2为本发明实施例中的ESD保护结构的IV曲线，所述ESD保护结构中第三注入区浮接。从图8中可以发现，当切断寄生PNP型晶体管的发射极时，闩锁效应得到明显改善，且触发闩锁效应所需维持电压Vh为D点对应的电压，大约为13.4V。相对于现有的ESD保护结构，本实施例中的ESD保护结构的维持电压增加了17%左右，且“负阻”效应消失。
参阅图9，L3为ESD保护结构的电源电压VDD与ESD能力（ESD performance）的关系图。当电源电压VDD从18V降至12V，芯片系统级ESD从原来的8kV 失效提升到10kV 失效，即电源电压调低，闩锁效应减小，系统级ESD能力会得到明显提升。因此，当切断寄生PNP晶体管的发射极时，Vh从11.6V提高至13.4V，Vh电压提升，即使用更高的VDD不会使ESD能力降低。简而言之，Vh增加可以提升ESD能力,并且能防止过热导致的芯片失效。
除此之外，本发明还提供了一种ESD保护结构，采用上述所述的ESD保护结构的制造方法形成。所述ESD保护结构包括：基底，且所述基底上形成有浅沟槽隔离结构；位于所述第一掺杂类型的阱中的第一注入区；所述第一注入区为第一掺杂类型；位于所述第二掺杂类型的阱中的第二注入区和第三注入区，所述第二注入区和第三注入区被所述浅沟槽隔离结构隔离，且所述第二注入区为第二掺杂类型，所述第三注入区为第一掺杂类型；所述第一注入区接地，所述第二注入区连接电源，所述第三注入区浮接。所述ESD保护结构还可以包括第四注入区、第五注入区以及栅极结构，具体的形成方法可参见本实施例中的ESD保护结构的制造方法。
而且，本发明还提供了一种ESD保护电路，包括：焊盘、上述所述的ESD保护结构以及芯片内部电路，所述焊盘分别与所述ESD保护结构和芯片内部电路连接。所述ESD保护结构保护芯片内部电路，使其不受ESD的破坏。
在ESD保护电路中可以采用单独的ESD保护结构来保护芯片内部电路，也可以采用具有上述ESD保护结构的阵列来保护芯片内部电路。所述焊盘分别与具有上述ESD保护结构的阵列和芯片内部电路连接。所述阵列，例如，m行n列，所述m≥1，所述n≥1，所述阵列中的每一列的第一个和最后一个保护结构采用上述所述的ESD保护结构，即ESD保护结构中的所述第一注入区接地，所述第二注入区连接电源，所述第三注入区浮接。而同一列的其他保护结构与所述第一个以及最后一个ESD保护结构串联连接，且同一列的其他保护结构与所述第一个或者最后一个ESD保护结构的区别在于，所述第三注入区并非浮接，而是与相邻的保护结构连接。
由上所得的ESD保护电路的维持电压高，且能够阻断寄生BJT的触发，从而避免闩锁效应发生，解决系统级ESD失效的问题。
显然，以上仅为本发明的较佳实施例而已，并非用来限定本发明的实施范围。即凡依本发明申请专利范围的内容所作的等效变化与修饰，都应为本发明的技术范畴。

Claims (10)

1.一种ESD保护结构的制造方法，其特征在于，包括：
提供一基底，且所述基底上形成有浅沟槽隔离结构；
在所述基底中形成第一掺杂类型的阱和与其相邻的第二掺杂类型的阱；
在所述第一掺杂类型的阱中形成第一注入区，所述第一注入区为第一掺杂类型；
在所述第二掺杂类型的阱中形成第二注入区和第三注入区，所述第二注入区和第三注入区被所述浅沟槽隔离结构隔离，且所述第二注入区为第二掺杂类型，所述第三注入区为第一掺杂类型；以及
将所述第一注入区接地，所述第二注入区连接电源，所述第三注入区浮接，且通过所述第三注入区浮接来移除寄生BJT的发射极。
2.如权利要求1所述的ESD保护结构的制造方法，其特征在于，所述第一掺杂类型为N型掺杂，所述第二掺杂类型为P型掺杂；或者，所述第一掺杂类型为P型掺杂，所述第二掺杂类型为N型掺杂。
3.如权利要求1所述的ESD保护结构的制造方法，其特征在于，在所述第二掺杂类型的阱中形成第二注入区和第三注入区的步骤之前，还包括：
在所述第二掺杂类型的阱上形成栅极。
4.如权利要求3所述的ESD保护结构的制造方法，其特征在于，所述栅极连接电源。
5.如权利要求3所述的ESD保护结构的制造方法，其特征在于，在所述第二掺杂类型的阱中还形成有第四注入区，且所述第三注入区和第四注入区位于所述栅极两侧。
6.如权利要求1所述的ESD保护结构的制造方法，其特征在于，在所述第一掺杂类型的阱中还形成第五注入区，所述第五注入区为第二掺杂类型，且所述第五注入区通过所述浅沟槽隔离结构与所述第一注入区隔离。
7.如权利要求6所述的ESD保护结构的制造方法，其特征在于，所述第五注入区接地。
8.如权利要求1所述的ESD保护结构的制造方法，其特征在于，所述基底中形成所述第一掺杂类型的阱和所述第二掺杂类型的阱的过程包括：
采用光刻技术定义出第一掺杂类型的阱区域，并进行第一掺杂离子注入，形成第一掺杂类型的阱；
再次采用光刻技术定义出第二掺杂类型的阱区域，并进行第二掺杂离子注入，形成所述第二掺杂类型的阱，所述第一掺杂类型的阱区域与所述第二掺杂类型的阱区域相邻。
9.一种ESD保护结构，其特征在于，根据权利要求1~8中任一项所述的ESD保护结构的制造方法制备得到。
10.一种ESD保护电路，其特征在于，包括：焊盘、如权利要求9所述的ESD保护结构以及芯片内部电路，所述焊盘分别与所述ESD保护结构和芯片内部电路连接。
CN202110010268.3A 2021-01-06 2021-01-06 Esd保护电路、esd保护结构及其制造方法 Active CN112331616B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110010268.3A CN112331616B (zh) 2021-01-06 2021-01-06 Esd保护电路、esd保护结构及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110010268.3A CN112331616B (zh) 2021-01-06 2021-01-06 Esd保护电路、esd保护结构及其制造方法

Publications (2)

Publication Number Publication Date
CN112331616A CN112331616A (zh) 2021-02-05
CN112331616B true CN112331616B (zh) 2021-04-09

Family

ID=74302486

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110010268.3A Active CN112331616B (zh) 2021-01-06 2021-01-06 Esd保护电路、esd保护结构及其制造方法

Country Status (1)

Country Link
CN (1) CN112331616B (zh)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101257018A (zh) * 2008-03-28 2008-09-03 上海宏力半导体制造有限公司 一种具有离散多晶栅结构的静电保护电路
CN102136466A (zh) * 2010-01-27 2011-07-27 中芯国际集成电路制造(上海)有限公司 栅驱动mosfet的静电放电测试结构及系统
CN107248514A (zh) * 2017-06-06 2017-10-13 上海华力微电子有限公司 一种新型esd保护结构及其实现方法
CN107275324A (zh) * 2016-04-08 2017-10-20 旺宏电子股份有限公司 静电放电保护装置及方法
CN107785364A (zh) * 2016-08-31 2018-03-09 创意电子股份有限公司 有界栅极的硅控整流器
CN108807372A (zh) * 2018-06-07 2018-11-13 湘潭大学 一种低压触发高维持电压可控硅整流器静电释放器件

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW511268B (en) * 2000-04-21 2002-11-21 Winbond Electronics Corp Output buffer with excellent electrostatic discharge protection effect
KR102238544B1 (ko) * 2014-12-08 2021-04-09 삼성전자주식회사 정전기 방전 보호 장치 및 이를 포함하는 전자 장치

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101257018A (zh) * 2008-03-28 2008-09-03 上海宏力半导体制造有限公司 一种具有离散多晶栅结构的静电保护电路
CN102136466A (zh) * 2010-01-27 2011-07-27 中芯国际集成电路制造(上海)有限公司 栅驱动mosfet的静电放电测试结构及系统
CN107275324A (zh) * 2016-04-08 2017-10-20 旺宏电子股份有限公司 静电放电保护装置及方法
CN107785364A (zh) * 2016-08-31 2018-03-09 创意电子股份有限公司 有界栅极的硅控整流器
CN107248514A (zh) * 2017-06-06 2017-10-13 上海华力微电子有限公司 一种新型esd保护结构及其实现方法
CN108807372A (zh) * 2018-06-07 2018-11-13 湘潭大学 一种低压触发高维持电压可控硅整流器静电释放器件

Also Published As

Publication number Publication date
CN112331616A (zh) 2021-02-05

Similar Documents

Publication Publication Date Title
US6236087B1 (en) SCR cell for electrical overstress protection of electronic circuits
US6909149B2 (en) Low voltage silicon controlled rectifier (SCR) for electrostatic discharge (ESD) protection of silicon-on-insulator technologies
US8633509B2 (en) Apparatus and method for transient electrical overstress protection
US7081662B1 (en) ESD protection device for high voltage
US9633990B2 (en) Bi-directional ESD protection device
JP4209432B2 (ja) 静電破壊保護装置
US20050212051A1 (en) Low voltage silicon controlled rectifier (SCR) for electrostatic discharge (ESD) protection of silicon-on-insulator technologies
US9431389B2 (en) ESD transistor for high voltage and ESD protection circuit thereof
US8044466B2 (en) ESD protection device in high voltage and manufacturing method for the same
US20070158748A1 (en) Resistor structure for ESD protection circuits
US20210407988A1 (en) Methods of fabricating single-stack bipolar-based esd protection devices
US10930641B2 (en) Series connected ESD protection circuit
TWI416697B (zh) 靜電放電保護裝置
JP3888912B2 (ja) 半導体集積回路装置
US8598625B2 (en) ESD protection device with tunable design windows
US8710545B2 (en) Latch-up free ESD protection
KR101668885B1 (ko) Ｅｓｄ 보호 소자
KR20100079083A (ko) 반도체 소자의 정전기 방전 보호 소자 및 그의 제조 방법
US10269898B2 (en) Surrounded emitter bipolar device
CN112331616B (zh) Esd保护电路、esd保护结构及其制造方法
CN112103333A (zh) 半导体结构及其制造方法
CN112447703A (zh) 静电放电防护元件
KR100192975B1 (ko) 정전기 보호 소자
JP2006093361A (ja) 半導体装置および半導体装置の製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant