TWI416697B - 靜電放電保護裝置 - Google Patents
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Description
本發明係有關於一種靜電放電保護裝置,特別係有關於一種耦接於兩電路之間的靜電放電保護裝置。
半導體裝置在生產製造、加工、組裝、運送、使用等過程中,整個流程都會遭受靜電放電(ESD)的威脅,若無適當防護措施,半導體裝置就會受到破壞而無法銷售。
第1a圖係顯示耦接於兩個電路20a和20b之間的電力切入元件(power cut cell)50,上述電力切入元件50係由二極體串聯模組52並聯反方向導通二極體串聯模組54所構成,其中二極體串聯模組52由兩個二極體52a串聯而成,而二極體串聯模組54由兩個二極體54a串聯而成。上述電力切入元件50耦接於電路20a的電源供應端VCC1/接地端GND1和電路20b的電源供應端VCC2/接地端GND2之間,用以在電路20a的電源供應端VCC1/接地端GND1和電路20b的電源供應端VCC2/接地端GND2之間提供一靜電放電路徑。舉例來說,當電路20a的電源供應端VCC1/接地端GND1遭受ESD的轟擊(zapping)時,可視為對電力切入元件50的二極體串聯模組52施加一順向偏壓(forward bias)而使電力切入元件50導通,將大量的ESD暫態電流經由電力切入元件50對應傳遞至電路20b的電源供應端VCC2/接地端GND2。或者,電路20b的電源供應端VCC2/接地端GND2遭受靜電放電(ESD)的轟擊(zapping)時,也會導通電力切入元件50將大量的ESD暫態電流經由電力切入元件50對應傳遞至電路20a的電源供應端VCC1/接地端GND1。因此,電路20a中的受保護元件10a或電路20b中的受保護元件10b不會遭受到靜電放電(ESD)的威脅而被靜電電流毀損導致失效。另外,由二極體構成的電力切入元件50在不導通時,可具有阻隔來自相鄰電路雜訊的效果。
第1b圖為習知之電力切入元件50之等效電路示意圖。由於習知之電力切入元件50通常由位於n型井區或p型井區的PN二極體(diode)構成,因而在井區中具有一寄生電阻(parasitic resistance)。如第1b圖所示,二極體串聯模組52的二極體52a的等效電路可視為一不具阻抗之二極體52a1
串聯一寄生電阻52a2
,而二極體串聯模組54的二極體54a的等效電路可視為一不具阻抗之二極體54a1
串聯一寄生電阻54a2
。然而,上述寄生電阻會阻擋ESD暫態電流的流通,而如果為了降低導通時電力切入元件50的寄生電阻而加大井區的面積,會使元件整體面積增加,無法達到高元件密度的要求。
第2圖為另一習知之電力切入元件30之電路示意圖。為了降低電力切入元件的寄生電阻,可利用一金氧半電晶體(以下簡稱MOS)32並聯一反方向導通的MOS 34構成電力切入元件30。當ESD暫態電流大於MOS的起始電壓(threshold voltage)時,會使MOS 32或MOS 34導通(turn on),將大量的ESD暫態電流經由電力切入元件30從其中之一電路的電源供應端VCC1/接地端GND1對應傳遞至另一電路的電源供應端VCC2/接地端GND2。由於MOS 32或MOS 34導通時的輸出阻抗遠小於由二極體構成的電力切入元件50的寄生電阻52a2
或54a2
,因此電力切入元件30可傳遞較大的暫態電流。另外,MOS 32或MOS 34本身的起始電壓也有助於阻隔來自相鄰電路雜訊的效果。然而,為了降低導通時電力切入元件30的輸出阻抗以提升傳遞ESD暫態電流的效果,會使元件整體面積增加,無法達到高元件密度的要求。
在此技術領域中,有需要一種高元件密度之靜電放電保護裝置,在導通時具有較低的導通內電阻以提升傳遞ESD暫態電流的效果,在不導通時提供較佳雜訊阻隔的效果,以改善上述缺點。
有鑑於此,本發明之一實施例係提供一種形成於一基板中的靜電放電保護裝置,用以在一第一電路和一第二電路之間提供一靜電放電路徑,上述靜電放電保護裝置包括一第一摻雜區,其具有一第一導電類型;一第一井區,其具有相反於上述第一導電類型的一第二導電類型;一第二摻雜區和一第三摻雜區,位於上述第一井區中,其中上述第二摻雜區和上述第三摻雜區分別具有上述第一導電類型和上述第二導電類型,其中上述第一摻雜區耦接至上述第一電路的一電源供應端或一接地端,且上述第二摻雜區和上述第三摻雜區皆對應耦接至上述第二電路的一電源供應端或一接地端。
本發明之另一實施例係提供一種形成於一基板中的靜電放電保護裝置,用以在一第一電路和一第二電路之間提供一靜電放電路徑,上述靜電放電保護裝置包括至少二個靜電放電保護子裝置,各上述靜電放電保護子裝置包括一第一摻雜區,其具有一第一導電類型;一第一井區,其具有相反於上述第一導電類型的一第二導電類型;一第二摻雜區和一第三摻雜區,位於上述第一井區中,其中上述第二摻雜區和上述第三摻雜區分別具有上述第一導電類型和上述第二導電類型,其中之一上述靜電放電保護子裝置的第一摻雜區與另一上述靜電放電保護子裝置的上述第二摻雜區和上述第三摻雜區皆耦接至上述第一電路的一電源供應端或一接地端,且其中之一上述靜電放電保護子裝置的上述第二摻雜區和上述第三摻雜區與另一上述靜電放電保護子裝置的上述第一摻雜區皆對應耦接至上述第二電路的一電源供應端或一接地端。
本發明之又一實施例係提供一種形成於一基板中的靜電放電保護裝置,用以在一第一電路和一第二電路之間提供一靜電放電路徑,上述靜電放電保護裝置包括一第一摻雜區,其具有一第一導電類型;一第二摻雜區和一第三摻雜區,分別具有上述第一導電類型和相反於上述第一導電類型的一第二導電類型,其中上述第一摻雜區耦接至上述第一電路的一接地端,且上述第二摻雜區和上述第三摻雜區皆對應耦接至上述第二電路的一接地端。
本發明之又另一實施例係提供一種形成於一基板中的靜電放電保護裝置,用以在一第一電路和一第二電路之間提供一靜電放電路徑,上述靜電放電保護裝置包括至少二個靜電放電保護子裝置,各上述靜電放電保護子裝置包括一第一摻雜區,其具有一第一導電類型;一第二摻雜區和一第三摻雜區,分別具有上述第一導電類型和相反於上述第一導電類型的一第二導電類型,其中之一上述靜電放電保護子裝置的上述第一摻雜區和另一上述靜電放電保護子裝置的上述第二摻雜區和上述第三摻雜區皆耦接至上述第一電路的一接地端,且其中之一上述靜電放電保護子裝置的上述第二摻雜區和上述第三摻雜區和另一上述靜電放電保護子裝置的上述第一摻雜區皆對應耦接至上述第二電路的一接地端。
以下以各實施例詳細說明並伴隨著圖式說明之範例,做為本發明之參考依據。在圖式或說明書描述中,相似或相同之部分皆使用相同之圖號。且在圖式中,實施例之形狀或是厚度可擴大,並以簡化或是方便標示。再者,圖式中各元件之部分將以分別描述說明之,值得注意的是,圖中未繪示或描述之元件,為所屬技術領域中具有通常知識者所知的形式,另外,特定之實施例僅為揭示本發明使用之特定方式,其並非用以限定本發明。
第3圖為本發明一實施例之靜電放電保護裝置500的示意圖。如第3圖所示,本發明實施例中之靜電放電保護裝置500可設置於第一電路250a和第二電路250b之間,例如耦接至第一電路250a的電源供應端VCC1和第二電路250b的電源供應端VCC2,或者是耦接至第一電路250a的接地端GND1和第二電路250b的接地端GND2。如第3圖所示,第一電路250a和第二電路250b的電源供應端和接地端之間分別具有一受保護元件150a和150b。本發明實施例中之靜電放電保護裝置500用以在第一電路250a和第二電路250b之間提供一靜電放電路徑,以使受保護元件150a或150b不會遭受到靜電放電(ESD)的威脅而被靜電電流毀損導致失效。
第4a圖為本發明一實施例之靜電放電保護裝置500a的剖面示意圖。如第4a圖所示,本發明實施例中之靜電放電保護裝置500a係設置於一基板200中。靜電放電保護裝置500a包括第一摻雜區202、設置於第一井區208中的第二摻雜區204和第三摻雜區206,其中第一摻雜區202可耦接至如第3圖所示之第一電路250a的電源供應端VCC1或接地端GND1,且第二摻雜區204和第三摻雜區206皆可對應耦接至如第3圖所示之第二電路250b的電源供應端VCC2或接地端GND2。舉例來說,如果第一摻雜區202耦接至如第3圖所示之第一電路250a的電源供應端VCC1時,則第二摻雜區204和第三摻雜區206皆對應耦接至如第3圖所示之第二電路250b的電源供應端VCC2。或者,如果第一摻雜區202耦接至如第3圖所示之第一電路250a的接地端GND1時,則第二摻雜區204和第三摻雜區206皆對應耦接至如第3圖所示之第二電路250b的接地端GND2。
如第4a圖所示,本發明實施例中之靜電放電保護裝置500a的第一摻雜區202、第二摻雜區204和第三摻雜區206係藉由複數個淺溝槽隔絕物201彼此隔開,且第一摻雜區202、第二摻雜區204和第三摻雜區206皆鄰近於基板200的表面。
在本發明實施例中,基板200可為矽基板。在其他實施例中,可利用鍺化矽(SiGe)、塊狀半導體(bulk semiconductor)、應變半導體(strained semiconductor)、化合物半導體(compound semiconductor)、絕緣層上覆矽(silicon on insulator,SOI),或其他常用之半導體基板。基板200可可植入p型或n型不純物,以針對設計需要改變其導電類型。在本發明實施例中,基板200的導電類型可例如為p型。
在本發明實施例中,第一摻雜區202和第二摻雜區204的導電類型可與基板200的導電類型相同,而第三摻雜區206和第一井區208的導電類型可與基板200的導電類型相反。另外,第一摻雜區202和第二摻雜區204的摻質濃度大於基板200的摻質濃度,第三摻雜區206的摻質濃度大於第一井區208的摻質濃度。舉例來說,如果基板200為p型基板,第一摻雜區202和第二摻雜區204的導電類型則為p型,而第三摻雜區206和第一井區208的導電類型則為n型。因此,在本發明之一實施例中,如第4a圖所示,如果基板200的導電類型為p型,在靜電放電保護裝置500a可視為藉由例如為p型摻雜區之第一摻雜區202、例如為n型井區的第一井區208、例如n型摻雜區之第三摻雜區206與例如p型摻雜區之第二摻雜區204構成的一寄生之p型-n型-p型接面雙載子電晶體500a(PNP bipolar junction transistor,以下簡稱PNP BJT)。其中p型第一摻雜區202可視為上述寄生之PNP BJT 500a的射極(emitter),n型第一井區208和n型第三摻雜區206分別可視為上述寄生之PNP BJT 500a的基極(base),而p型第二摻雜區204可視為上述寄生之PNP BJT 500a的集極(collector)。第4c圖為第4a圖之靜電放電保護裝置500a的等效電路示意圖,其中電阻401可視為第一井區208的導通內電阻。由於PNP BJT 500a的基極與集極均耦接至第3圖所示之第二電路250b的電源供應端VCC2或接地端GND2,故在實際運作中,電阻401之影響可被忽略,即,第4c圖之電阻401可省略。
第4b圖為本發明另一實施例之靜電放電保護裝置500b的剖面示意圖。在本發明另一實施例中,第一摻雜區202也可與第二摻雜區204和第三摻雜區206同時位於第一井區208中。如果基板200的導電類型為p型,在靜電放電保護裝置500b可視為藉由例如為p型摻雜區之第一摻雜區202、例如為n型井區的第一井區208、例如n型摻雜區之第三摻雜區206與例如p型摻雜區之第二摻雜區204構成的一寄生之p型-n型-p型接面雙載子電晶體500b(PNP bipolar junction transistor,以下簡稱PNP BJT)。其中p型第一摻雜區202可視為上述寄生之PNP BJT 500b的射極(emitter),n型第一井區208和n型第三摻雜區206分別可視為上述寄生之PNP BJT 500b的基極(base),而p型第二摻雜區204可視為上述寄生之PNP BJT 500b的集極(collector)。類似於靜電放電保護裝置500a,如第4c圖所示,靜電放電保護裝置500b的等效電路與靜電放電保護裝置500a的等效電路相同。類似地,由於PNP BJT 500b的基極與集極均耦接至第3圖所示之第二電路250b的電源供應端VCC2或接地端GND2,故在實際運作中,電阻401之影響可被忽略。
在本發明一實施例中,靜電放電保護裝置500a或500b可分別耦接至第一電路250a和第二電路250b的電源供應端VCC1及VCC2,其中第一摻雜區202係耦接至如第3圖所示之第一電路250a的電源供應端VCC1,而第二摻雜區204和第三摻雜區206皆對應耦接至如第3圖所示之第二電路250b的電源供應端VCC2。在本發明一實施例中,當第一電路250a的電源供應端VCC1突然出現一個靜電放電(ESD)的高電壓時,可視為上述寄生之PNP BJT 500a或500b的射極-基極間接順向偏壓而基極-集極間接逆向偏壓,這種操作狀態,我們稱為順向主動偏壓。當第一電路250a的電源供應端VCC1遭受ESD的轟擊(zapping)時,上述寄生之PNP BJT 500a或500b會形成從第一電路250a的電源供應端VCC1至第二電路250b的電源供應端VCC2的通路,因此大量的電流會由射極(p型第一摻雜區202)注入基極(n型第一井區208和n型第三摻雜區206)與集極(p型第二摻雜區204)。由此可知,大量的ESD暫態電流可經由靜電放電保護裝置500a或500b,由第一電路250a的電源供應端VCC1傳導到第二電路250b的電源供應端VCC2,以降低電源供應端VCC1和電源供應端VCC1的電壓差。另外,當出現於第一電路250a的電源供應端VCC1的靜電放電(ESD)的電壓小於寄生之PNP BJT 500a或500b的導通電壓(turn on voltage)時,上述寄生之PNP BJT 500a或500b可具有雜訊阻隔的效果。
類似地,在本發明另一實施例中,靜電放電保護裝置500a或500b可分別耦接至第一電路250a和第二電路250b的接地端GND1及GND2,其中第一摻雜區202係耦接至如第3圖所示之第一電路250a的接地端GND1,而第二摻雜區204和第三摻雜區206皆對應耦接至如第3圖所示之第二電路250b的接地端GND2。當第一電路250a的接地端GND1遭受ESD的轟擊(zapping)時,大量的ESD暫態電流可經由靜電放電保護裝置500a或500b,由第一電路250a的接地端GND1傳導到第二電路250b的接地端GND2,以降低接地端GND1和接地端GND2的電壓差。另外,當出現於第一電路250a的接地端GND1的靜電放電(ESD)的電壓小於寄生之PNP BJT 500a或500b的導通電壓(turn on voltage)時,上述寄生之PNP BJT 500a或500b可具有雜訊阻隔的效果。
在以下各實施例中,各元件如有與第4a至4c圖所示相同或相似的部分,則可參考前面的相關敍述,在此不做重複說明。
第5a和5b圖為本發明其他實施例之靜電放電保護裝置500c和500d的剖面示意圖。在本發明其他實施例中,由於ESD可能在電源供應端VCC1出現,亦可能在電源供應端VCC2出現。因此,如第4a或4b圖所示之靜電放電保護裝置500a或500b可分別並聯一反方向導通的靜電放電保護裝置,以對可能出現在電源供應端VCC1或電源供應端VCC2的靜電放電現象提供保護。如第5a圖所示,靜電放電保護裝置500c由靜電放電保護子裝置500a1
並聯一反方向導通的的靜電放電保護子裝置500a2
構成,其中靜電放電保護子裝置500a1
和500a2
與第4a圖所示之靜電放電保護裝置500a具有完全相同的結構。如第5a圖所示,第一摻雜區202a1
和202a2
、第二摻雜區204a1
和204a2
、第三摻雜區206a1
和206a2
以及第一井區208a1
和208a2
的形成位置與導電類型分別與第4a圖所示靜電放電保護裝置500a第一摻雜區202、第二摻雜區204、第三摻雜區206以及第一井區208相同。如第5a圖所示,靜電放電保護子裝置500a1
的第一摻雜區202a1
和靜電放電保護子裝置500a2
的第二摻雜區204a2
和第三摻雜區206a2
係同時耦接至第一電路250a的電源供應端VCC1,而靜電放電保護子裝置500a1
的第二摻雜區204a1
和第三摻雜區206a1
和靜電放電保護子裝置500a2
的第一摻雜區202a2
係同時耦接至第二電路250b的電源供應端VCC2。
另外,如第5b圖所示,靜電放電保護裝置500d由靜電放電保護子裝置500b1
並聯一反方向導通的的靜電放電保護子裝置500b2
構成,其中靜電放電保護子裝置500b1
和500b2
與第4b圖所示之靜電放電保護裝置500b具有完全相同的結構。如第5b圖所示,第一摻雜區202b1
和202b2
、第二摻雜區204b1
和204b2
、第三摻雜區206b1
和206b2
以及第一井區208b1
和208b2
的形成位置與導電類型分別與第4b圖所示靜電放電保護裝置500之第一摻雜區202、第二摻雜區204、第三摻雜區206以及第一井區208相同。如第5b圖所示,靜電放電保護子裝置500b1
的第一摻雜區202b1
和靜電放電保護子裝置500b2
的第二摻雜區204b2
和第三摻雜區206b2
係同時耦接至第一電路250b的電源供應端VCC1,而靜電放電保護子裝置500b1
的第二摻雜區204b1
和第三摻雜區206b1
和靜電放電保護子裝置500b2
的第一摻雜區202b2
係同時耦接至第二電路250b的電源供應端VCC2。
在本發明其他實施例中,靜電放電(ESD)也可能在第一電路250a的接地端GND1出現,亦可能在或者第二電路250b的接地端GND2出現。因此,靜電放電保護裝置500c可分別耦接至第一電路250a和第二電路250b的接地端GND1及GND2,其中靜電放電保護子裝置500a1
的第一摻雜區202a1
和靜電放電保護子裝置500a2
的第二摻雜區204a2
和第三摻雜區206a2
係同時耦接至第一電路250a的接地端GND1,而靜電放電保護子裝置500a1
的第二摻雜區204a1
和第三摻雜區206a1
和靜電放電保護子裝置500a2
的第一摻雜區202a2
係同時耦接至第二電路250b的接地端GND2,以對可能出現在接地端GND1或接地端GND2的靜電放電現象提供保護。類似地,靜電放電保護裝置500d也可分別耦接至第一電路250a和第二電路250b的接地端GND1及GND2,以對可能出現在接地端GND1或接地端GND2的靜電放電現象提供保護。
第5c圖為第5a和5b圖之靜電放電保護裝置500c和500d等效電路示意圖。如第5a或5b圖所示之靜電放電保護裝置500c或500d可視為兩個反方向導通的PNP BJT500a1
和500a2
或PNP BJT 500b1
和500b2
並聯而成的靜電放電保護裝置,其中第5c圖中的電阻501可視為n型第一井區208a1
、208a2
、208b1
或208b2
的導通內電阻。由於PNP BJT 500a1
的基極與集極均耦接至第3圖所示之第二電路250b的電源供應端VCC2或接地端GND2,以及,PNP BJT 500a2
的基極與集極均耦接至第3圖所示之第一電路250a的電源供應端VCC1或接地端GND1,故在實際運作中,電阻501之影響可被忽略。類似地,PNP BJT 500b1
的基極與集極均耦接至電源供應端VCC2或接地端GND2,以及,PNP BJT 500b2
的基極與集極均耦接至電源供應端VCC1或接地端GND1,故在實際運作中,電阻501之影響可被忽略,即,第5C圖中之電阻501可省略。本發明實施例之靜電放電保護裝置500c或500d可對可能出現在第一電路250a的電源供應端VCC1/接地端GND1或第二電路250b的電源供應端VCC2/接地端GND2的靜電放電現象提供保護。當其中之一電路的電源供應端/接地端遭受ESD的轟擊(zapping)時,大量的ESD暫態電流可經由靜電放電保護裝置500c或500d,由其中之一電路的電源供應端/接地端對應傳導到另一電路的電源供應端/接地端,以降低兩個電路的電源供應端/接地端的電壓差。另外,當出現於第一電路250a的電源供應端VCC1/接地端GND1或第二電路250b的電源供應端VCC2/接地端GND2的靜電放電(ESD)的電壓小於兩個反方向導通的PNP BJT並聯而成的靜電放電保護裝置500c或500d的導通電壓(turn on voltage)時,上述靜電放電保護裝置500c或500d可具有雜訊阻隔的效果。請注意到,熟悉此項技藝者,在本發明之教導之下,當得結合第4a、4b圖所示之靜電放電保護裝置實現第5c圖所示之靜電放電保護裝置。
第6a圖為本發明又另一實施例之靜電放電保護裝置500e的剖面示意圖。如第6a圖所示,本發明實施例中之靜電放電保護裝置500e係設置於一基板200中。靜電放電保護裝置500e包括藉由複數個淺溝槽隔絕物201彼此隔開的第四摻雜區212、第五摻雜區214和第六摻雜區216,其中第四摻雜區212可耦接至如第3圖所示之第一電路250a的接地端GND1,第五摻雜區214和第六摻雜區216皆可對應耦接至如第3圖所示之第二電路250b的接地端GND2。
第6b圖為本發明另一實施例之靜電放電保護裝置500f的剖面示意圖。在本發明另一實施例中,第四摻雜區212係位於第二井區218中。
在如6a和6b圖所示之實施例中,第四摻雜區212、第五摻雜區214和第二井區218的導電類型可與基板200的導電類型相反,而第六摻雜區216的導電類型可與基板200的導電類型相同。另外,第四摻雜區202和第五摻雜區214的摻質濃度大於第二井區218的摻質濃度,第六摻雜區216的摻質濃度大於基板200的摻質濃度。舉例來說,如果基板200為p型基板,第四摻雜區212、第五摻雜區214和第二井區218的導電類型則為n型,而第六摻雜區216的導電類型則為p型。因此,在如第6a圖所示之實施例中,如果基板200的導電類型為p型,在靜電放電保護裝置500e可視為藉由例如為n型摻雜區之第四摻雜區212、p型基板200與例如n型摻雜區之第五摻雜區214構成的一寄生之n型-p型-n型接面雙載子電晶體500e(NPN bipolar junction transistor,以下簡稱NPN BJT)。其中n型第四摻雜區212可視為上述寄生之NPN BJT 500e的射極(emitter),p型基板200與第六摻雜區216可視為上述寄生之NPN BJT 500e的基極(base),而n型第五摻雜區214可視為上述寄生之NPN BJT 500e的集極(collector)。
類似地,在如第6b圖所示之實施例中,如果基板200的導電類型為p型,在靜電放電保護裝置500f可視為藉由例如為n型摻雜區之第四摻雜區212、n型第二井區218、例如為n型井區的第二井區218、p型基板200與例如n型摻雜區之第五摻雜區214構成的一寄生之n型-p型-n型接面雙載子電晶體500f(NPN bipolar junction transistor,以下簡稱NPN BJT)。其中n型第四摻雜區212和n型第二井區218可視為上述寄生之NPN BJT 500f的射極(emitter),p型基板200與第六摻雜區216可視為上述寄生之NPN BJT 500f的基極(base),而n型第五摻雜區214可視為上述寄生之NPN BJT 500f的集極(collector)。
第6c圖為第6a或6b圖之靜電放電保護裝置500e或500f的等效電路示意圖,其中電阻601可視為p型基板200的導通內電阻。由於NPN BJT 500e、500f的基極與射極均耦接至第3圖所示之第二電路250b接地端GND2,故在實際運作中,電阻601之影響可被忽略,即,第6c圖之電阻601可省略。當第一電路250a的接地端GND1遭受ESD的轟擊(zapping)時,大量的ESD暫態電流可經由靜電放電保護裝置500e或500f,由第一電路250a的接地端GND1傳導到第二電路250b的接地端GND2,以降低接地端GND1和接地端GND2的電壓差。另外,當出現於第一電路250a的接地端GND1的靜電放電(ESD)的電壓小於上述例如寄生NPN BJT之靜電放電保護裝置500e或500f的導通電壓(turn on voltage)時,上述靜電放電保護裝置500e或500f可具有雜訊阻隔的效果。
請注意到,在第6a圖至第6c圖之實施例中,靜電放電保護裝置係設置於第3圖所示之第一電路250a的接地端GND1和第二電路250b的接地端GND2之間,然熟悉此項技藝者當得在本發明之教導之下,將靜電放電保護裝置係設置於第3圖所示之第一電路250a的電源供應端VCC1和第二電路250b的電源供應端VCC2之間。在以下各實施例中,各元件如有與第6a至6c圖所示相同或相似的部分,則可參考前面的相關敍述,在此不做重複說明。
第7a和7b圖為本發明其他實施例之靜電放電保護裝置500g和500h的剖面示意圖。在本發明其他實施例中,由於ESD可能在接地端GND1或者接地端GND2出現。因此,如第6a或6b圖所示之靜電放電保護裝置500e或500f可分別並聯一反方向導通的靜電放電保護裝置,以對可能出現在接地端GND1或接地端GND2的靜電放電現象提供保護。如第7a圖所示,靜電放電保護裝置500g由靜電放電保護子裝置500e1
並聯一反方向導通的的靜電放電保護子裝置500e2
構成,其中靜電放電保護子裝置500e1
和500e2
與第6a圖所示之靜電放電保護裝置500e具有完全相同的結構。如第7a圖所示,第四摻雜區212e1
和212e2
、第五摻雜區214e1
和214e2
以及第六摻雜區216e1
和216e2
的形成位置與導電類型分別與第6a圖所示靜電放電保護裝置500e第四摻雜區212、第五摻雜區214、第六摻雜區216相同。如第7a圖所示,當靜電放電保護子裝置500e1
的第四摻雜區212e1
和靜電放電保護子裝置500e2
的第五摻雜區214e2
和第六摻雜區216e2
係同時耦接至第一電路250a的接地端GND1或第二電路250b的接地端GND2時,靜電放電保護子裝置500e1
的第五摻雜區214e1
和第六摻雜區216e1
和靜電放電保護子裝置500e2
的第四摻雜區212e2
係同時對應耦接至第二電路250b的接地端GND2或第一電路250a的接地端GND1。
另外,如第7b圖所示,靜電放電保護裝置500h由靜電放電保護子裝置500f1
並聯一反方向導通的的靜電放電保護子裝置500f2
構成,其中靜電放電保護裝置500f1
和500f2
與第6b圖所示之靜電放電保護裝置500f具有完全相同的結構。如第7b圖所示,第四摻雜區212f1
和212f2
、第五摻雜區214f1
和214f2
、第六摻雜區216f1
和216f2
以及第二井區218f1
和218f2
的形成位置與導電類型分別與第6b圖所示靜電放電保護裝置500f之第四摻雜區212、第五摻雜區214、第六摻雜區216以及第二井區218相同。如第7b圖所示,當靜電放電保護子裝置500f1
的第四摻雜區212f1
和靜電放電保護子裝置500f2
的第五摻雜區214f2
和第六摻雜區216f2
係同時耦接至第一電路250a的接地端GND1或第二電路250b的接地端GND2時,靜電放電保護裝置500f1
的第五摻雜區214f1
和第六摻雜區216f1
和靜電放電保護子裝置500f2
的第四摻雜區212f2
係同時對應耦接至第二電路250b的接地端GND2或第一電路250a的接地端GND1。
第7c圖為第7a和7b圖之靜電放電保護裝置500g和500h等效電路示意圖。如第7a或7b圖所示之靜電放電保護裝置500g或500h可視為兩個反方向導通的NPN BJT500e1
和500e2
或500f1
和500f2
並聯而成的靜電放電保護裝置,其中第7c圖中的電阻701可視為p型基板200的導通內電阻。由於NPN BJT 500e1
的基極與集極均耦接至第3圖所示之第一電路250a的接地端GND1或第二電路250b的接地端GND2,以及,NPN BJT 500e2
的基極與集極均耦接至第3圖所示之第二電路250b的電源接地端GND2或第一電路250a的接地端GND1,故在實際運作中,電阻701之影響可被忽略。類似地,NPN BJT 500f1
的基極與集極均耦接至接地端GND1或接地端GND2,以及,NPN BJT 500f2
的基極與集極均耦接至接地端GND1或接地端GND2,故在實際運作中,電阻701之影響可被忽略,即,第7c圖中之電阻701可省略。本發明實施例之靜電放電保護裝置500g或500h可對可能出現在第一電路250a的接地端GND1或第二電路250b的接地端GND2的靜電放電現象提供保護。當其中之一電路的接地端遭受ESD的轟擊(zapping)時,大量的ESD暫態電流可經由靜電放電保護裝置500g或500h,由其中之一電路的接地端對應傳導到另一電路的接地端,以降低兩個電路的接地端的電壓差。另外,當出現於第一電路250a的接地端GND1或第二電路250b的接地端GND2的靜電放電(ESD)的電壓小於上述兩個反方向導通的NPN BJT並聯而成的靜電放電保護裝置之靜電放電保護裝置500g或500h的導通電壓(turn on voltage)時,上述靜電放電保護裝置500e或500f可具有雜訊阻隔的效果。
請注意到,在第7a圖至第7c圖之實施例中,靜電放電保護裝置係設置於第3圖所示之第一電路250a的接地端GND1和第二電路250b的接地端GND2之間,然熟悉此項技藝者當得在本發明之教導之下,將靜電放電保護裝置係設置於第3圖所示之第一電路250a的電源供應端VCC1和第二電路250b的電源供應端VCC2之間。請注意到,熟悉此項技藝者,在本發明之教導之下,當得結合第6a、6b圖所示之靜電放電保護裝置實現第7c圖所示之靜電放電保護裝置。
本發明實施例之由BJT元件構成靜電放電保護裝置,其係用以在兩個電路的電源供應端之間或接地端之間,以提供靜電放電路徑,因而特別可以應用於兩個電路之間的電力切入元件。相較於習知利用MOS元件構成的電力切入元件,本發明實施例之例如BJT之靜電放電保護裝置在相同的面積下具有更大的電流。因此,本發明實施例之靜電放電保護裝置可對可能出現在其中之一電路的電源供應端/接地端和另一電路對應的電源供應端/接地端的靜電放電現象提供保護。當其中之一電路的電源供應端/接地端遭受ESD的轟擊(zapping)時,大量的ESD暫態電流可經由靜電放電保護裝置,由其中之一電路的電源供應端/接地端對應傳導到另一電路的電源供應端/接地端,以降低兩個電路的電源供應端/接地端的電壓差。另外,當出現於其中之一電路的電源供應端/接地端的靜電放電(ESD)的電壓小於本發明實施例之由BJT元件構成的靜電放電保護裝置的導通電壓(turn on voltage)時,本發明實施例之靜電放電保護裝置可具有雜訊阻隔的效果。再者,本發明實施例之例如BJT元件構成之靜電放電保護裝置的導通電壓(turn on voltage)大於習知利用MOS元件構成的電力切入元件,因此具有更佳的雜訊阻隔效果。
雖然本發明已以實施例揭露如上,然其並非用以限定本發明,任何熟習此技藝者,在不脫離本發明之精神和範圍內,當可作些許之更動與潤飾,因此本發明之保護範圍當視後附之申請專利範圍所界定為準。
10a、10b、150a、150b...受保護元件
20a、250a...第一電路
20b、250b...第二電路
30、50...電力切入元件
32、34...金氧半電晶體
52、54...二極體串聯模組
52a、54a...二極體
52a1
、54a1
...不具阻抗之二極體
52a2
、54a2
...寄生電阻
200...基板
201...淺溝槽隔絕物
202、202a1
、202a2
、202b1
、202b2
...第一摻雜區
204、204a1
、204a2
、204b1
、204b2
...第二摻雜區
206、206a1
、206a2
、206b1
、206b2
...第三摻雜區
208、208a1
、208a2
、208b1
、208b2
...第一井區
212、212e1
、212e2
、212f1
、212f2
...第四摻雜區
214、214e1
、214e2
、214f1
、214f2
...第五摻雜區
216、216e1
、216e2
、216f1
、216f2
...第六摻雜區
218、218f1
、218f2
...第二井區
401、501、601、701...電阻
500、500a、500b、500c、500d、500e、500f、500g、500h...靜電放電保護裝置
500a1
、500a2
、500b1
、500b2
、500e1
、500e2
、500f1
、500f2
...靜電放電保護子裝置
VCC1、VCC2...電源供應端
GND1、GND2...接地端
第1a圖為習知之電力切入元件之示意圖。
第1b圖為習知之電力切入元件之等效電路示意圖。
第2圖為另一習知之電力切入元件之電路示意圖。
第3圖為本發明一實施例之靜電放電保護裝置之示意圖。
第4a圖為本發明一實施例之靜電放電保護裝置的剖面示意圖。
第4b圖為本發明另一實施例之靜電放電保護裝置的剖面示意圖。
第4c圖為第4a和4b圖之等效電路示意圖。
第5a圖為本發明又一實施例之靜電放電保護裝置的剖面示意圖。
第5b圖為本發明又另一實施例之靜電放電保護裝置的剖面示意圖。
第5c圖為第5a和5b圖之等效電路示意圖。
第6a圖為本發明又另一實施例之靜電放電保護裝置的剖面示意圖。
第6b圖為本發明又另一實施例之靜電放電保護裝置的剖面示意圖。
第6c圖為第6a和6b圖之等效電路示意圖。
第7a圖為本發明又另一實施例之靜電放電保護裝置的剖面示意圖。
第7b圖為本發明又另一實施例之靜電放電保護裝置的剖面示意圖。
第7c圖為第7a和7b圖之等效電路示意圖。
200...基板
201...淺溝槽隔絕物
202...第一摻雜區
204...第二摻雜區
206...第三摻雜區
208...第一井區
500a...靜電放電保護裝置
VCC1、VCC2...電源供應端
GND1、GND2...接地端
Claims (22)
- 一種形成於一基板中的靜電放電保護裝置,用以在一第一電路和一第二電路之間提供一靜電放電路徑,該靜電放電保護裝置包括:一第一摻雜區,其中該基板和該第一摻雜區皆具有一第一導電類型;一第一井區,其具有相反於該第一導電類型的一第二導電類型;以及一第二摻雜區和一第三摻雜區,位於該第一井區中,其中該第二摻雜區和該第三摻雜區分別具有該第一導電類型和該第二導電類型,其中該第一摻雜區、該第二摻雜區和該第三摻雜區係藉由複數個隔絕物彼此隔開,且該第一井區、該第一摻雜區、該第二摻雜區和該第三摻雜區皆鄰近於該基板的表面;其中該第一摻雜區耦接至該第一電路的一電源供應端或一接地端,且該第二摻雜區和該第三摻雜區皆對應耦接至該第二電路的一電源供應端或一接地端。
- 如申請專利範圍第1項所述之靜電放電保護裝置,其中該第一摻雜區、該第二摻雜區和該第三摻雜區係藉由複數個淺溝槽隔絕物彼此隔開。
- 如申請專利範圍第1項所述之靜電放電保護裝置,其中該第一導電類型為p型,且該第二導電類型為n型。
- 如申請專利範圍第3項所述之靜電放電保護裝置,其中該第一摻雜區、該第一井區和該第二摻雜區係構成一p型-n型-p型雙載子接面電晶體,其中該第一摻雜區、該 第三摻雜區和該第二摻雜區分別為該p型-n型-p型雙載子接面電晶體的射極、基極和集極。
- 如申請專利範圍第1項所述之靜電放電保護裝置,其中該第一摻雜區位於該第一井區中。
- 一種形成於一基板中的靜電放電保護裝置,用以在一第一電路和一第二電路之間提供一靜電放電路徑,該靜電放電保護裝置包括至少二個靜電放電保護子裝置,各該靜電放電保護子裝置包括:一第一摻雜區,其中該基板和該第一摻雜區皆具有一第一導電類型;一第一井區,其具有相反於該第一導電類型的一第二導電類型;以及一第二摻雜區和一第三摻雜區,位於該第一井區中,其中該第二摻雜區和該第三摻雜區分別具有該第一導電類型和該第二導電類型,其中該第一摻雜區、該第二摻雜區和該第三摻雜區係藉由複數個隔絕物彼此隔開,且該第一井區、該第一摻雜區、該第二摻雜區和該第三摻雜區皆鄰近於該基板的表面;其中之一該靜電放電保護子裝置的第一摻雜區與另一該靜電放電保護子裝置的該第二摻雜區和該第三摻雜區皆耦接至該第一電路的一電源供應端或一接地端,且其中之一該靜電放電保護子裝置的該第二摻雜區和該第三摻雜區與另一該靜電放電保護子裝置的該第一摻雜區皆對應耦接至該第二電路的一電源供應端或一接地端。
- 如申請專利範圍第6項所述之靜電放電保護裝置, 其中該第一摻雜區、該第二摻雜區和該第三摻雜區係藉由複數個淺溝槽隔絕物彼此隔開。
- 如申請專利範圍第6項所述之靜電放電保護裝置,其中各該靜電放電保護子裝置的該第一井區係藉由一淺溝槽隔絕物彼此隔開。
- 如申請專利範圍第6項所述之靜電放電保護裝置,其中該第一導電類型為p型,且該第二導電類型為n型。
- 如申請專利範圍第8項所述之靜電放電保護裝置,其中各該靜電放電保護子裝置的該第一摻雜區、該第一井區和該第二摻雜區係構成一p型-n型-p型雙載子接面電晶體,其中各該靜電放電保護子裝置的該第一摻雜區、該第三摻雜區和該第二摻雜區分別為該p型-n型-p型雙載子接面電晶體的射極、基極和集極。
- 如申請專利範圍第6項所述之靜電放電保護裝置,其中各該靜電放電保護子裝置的該第一摻雜區位於該第一井區中。
- 一種形成於一基板中的靜電放電保護裝置,用以在一第一電路和一第二電路之間提供一靜電放電路徑,該靜電放電保護裝置包括:一第一摻雜區,其中該基板和該第一摻雜區皆具有一第一導電類型;以及一第二摻雜區和一第三摻雜區,分別具有該第一導電類型和相反於該第一導電類型的一第二導電類型,其中該第一摻雜區、該第二摻雜區和該第三摻雜區係藉由複數個隔絕物彼此隔開,且該第一摻雜區、該第二摻雜區和該第 三摻雜區皆鄰近於該基板的表面;其中該第一摻雜區耦接至該第一電路的一電源供應端或一接地端,且該第二摻雜區和該第三摻雜區皆對應耦接至該第二電路的一電源供應端或一接地端。
- 如申請專利範圍第12項所述之靜電放電保護裝置,其中該第一摻雜區、該第二摻雜區和該第三摻雜區係藉由複數個淺溝槽隔絕物彼此隔開。
- 如申請專利範圍第12項所述之靜電放電保護裝置,其中該第一導電類型為n型,且該第二導電類型為p型。
- 如申請專利範圍第14項所述之靜電放電保護裝置,其中該第一摻雜區、該基板和該第二摻雜區係構成一n型-p型-n型雙載子接面電晶體,其中該第一摻雜區、該第三摻雜區和該第二摻雜區分別為該n型-p型-n型雙載子接面電晶體的射極、基極和集極。
- 如申請專利範圍第12項所述之靜電放電保護裝置,更包括一第一井區,其具有該第一導電類型,其中該第一井區係包圍該第一摻雜區。
- 一種形成於一基板中的靜電放電保護裝置,用以在一第一電路和一第二電路之間提供一靜電放電路徑,該靜電放電保護裝置包括至少二個靜電放電保護子裝置,各該靜電放電保護子裝置包括:一第一摻雜區,其中該基板和該第一摻雜區皆具有一第一導電類型;以及一第二摻雜區和一第三摻雜區,分別具有該第一導電 類型和相反於該第一導電類型的一第二導電類型,其中各該靜電放電保護子裝置的該第一摻雜區、該第二摻雜區和該第三摻雜區係藉由複數個隔絕物彼此隔開,且該第一摻雜區、該第二摻雜區和該第三摻雜區皆鄰近於該基板的表面;其中之一該靜電放電保護子裝置的該第一摻雜區和另一該靜電放電保護子裝置的該第二摻雜區和該第三摻雜區皆耦接至該第一電路的一電源供應端或一接地端,且其中之一該靜電放電保護子裝置的該第二摻雜區和該第三摻雜區和另一該靜電放電保護子裝置的該第一摻雜區皆對應耦接至該第二電路的一電源供應端或一接地端。
- 如申請專利範圍第17項所述之靜電放電保護裝置,其中各該靜電放電保護子裝置的該第一摻雜區、該第二摻雜區和該第三摻雜區係藉由複數個淺溝槽隔絕物彼此隔開。
- 如申請專利範圍第17項所述之靜電放電保護裝置,其中該第一導電類型為n型,且該第二導電類型為p型。
- 如申請專利範圍第19項所述之靜電放電保護裝置,其中各該靜電放電保護子裝置的該第一摻雜區、該基板和該第二摻雜區係構成一n型-p型-n型雙載子接面電晶體,其中該第一摻雜區、該第三摻雜區和該第二摻雜區分別為該n型-p型-n型雙載子接面電晶體的射極、基極和集極。
- 如申請專利範圍第17項所述之靜電放電保護裝 置,其中各該靜電放電保護子裝置更包括一第一井區,其具有該第一導電類型,其中該第一井區係包該第一摻雜區。
- 如申請專利範圍第21項所述之靜電放電保護裝置,其中各該靜電放電保護子裝置的該第一井區係藉由一淺溝槽隔絕物彼此隔開。
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