TWI453887B - 半導體結構及其製造方法及靜電放電防護電路 - Google Patents

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半導體結構及其製造方法及靜電放電防護電路
本發明係有關於半導體結構及其製造方法，特別係有關於靜電放電防護電路。
靜電放電(ESD)係不同物體與靜電電荷累積之間靜電電荷轉移的現象。ESD發生的時間非常的短暫，只在幾個奈米秒的程度之內。ESD事件中產生非常高的電流，且電流值通常係幾安培。因此，一旦ESD產生的電流流過半導體積體電路，半導體積體電路通常會被損壞。故當半導體積體電路中產生高壓(HV)靜電電荷時，電源線之間的ESD防護裝置必須提供放電路徑以避免半導體積體電路受到損壞。
本揭露係有關於半導體結構及其製造方法，及靜電放電防護電路。半導體結構的操作效能佳，且製造成本低。
提供一種半導體結構。半導體結構包括第一摻雜區、第二摻雜區、第三摻雜區、第四摻雜區與電阻。第一摻雜區具有第一導電型。第二、第四摻雜區具有相反於第一導電型的第二導電型。第三摻雜區具有第一導電型。第一摻雜區與第三摻雜區係藉由第二摻雜區互相分開。電阻耦接於第二摻雜區與第三摻雜區之間。陽極係耦接至第一摻雜區。陰極係耦接至第三摻雜區。第二摻雜區與第四摻雜區 係藉由第一摻雜區互相分開。第一摻雜區、第二摻雜區與第三摻雜區係形成兩第一BJT，且兩第一BJT係電性並聯。第四摻雜區、第一摻雜區與第二摻雜區形成一第二BJT，該等第一BJT與該第二BJT其中之一為NPN BJT，另一為PNP BJT。
提供一種半導體結構的製造方法。方法包括以下步驟。於基板中形成第一摻雜區。第一摻雜區具有第一導電型。於基板中形成第二摻雜區。第二摻雜區具有相反於第一導電型的第二導電型。於第二摻雜區中形成第三摻雜區。第三摻雜區具有第一導電型。第一摻雜區與第三摻雜區係藉由第二摻雜區互相分開。於第一摻雜區中形成第四摻雜區。第四摻雜區具有第二導電型。第二摻雜區與第四摻雜區係藉由第一摻雜區互相分開。於第二摻雜區上形成場板結構。第一摻雜區、第二摻雜區與第三摻雜區係形成兩第一BJT，且兩第一BJT係電性並聯。第四摻雜區、第一摻雜區與第二摻雜區形成一第二BJT，該等第一BJT與該第二BJT其中之一為NPN BJT，另一為PNP BJT。
提供一種靜電放電防護電路。電路包括第一第一雙極接面電晶體(BJT)與電阻。電阻耦接在第一BJT之基極與射極之間。
第1圖繪示一實施例中半導體結構的上視圖。第2圖繪示第1圖之半導體結構沿AB線的剖面圖。第3圖繪示一實施例中半導體結構的上視圖。第4圖繪示第3圖之半 導體結構沿CD線的剖面圖。第5圖繪示一實施例中半導體結構的上視圖。第6圖繪示第5圖之半導體結構沿EF線的剖面圖。第7圖繪示一實施例中半導體結構的上視圖。第8圖繪示第7圖之半導體結構沿GH線的剖面圖。第9圖與第10圖繪示根據實施例之半導體結構的等效電路。
請參照第2圖，半導體結構包括第一摻雜區12、第二摻雜區14與第三摻雜區16。第一摻雜區12可包括摻雜部分18、摻雜部分20與摻雜部分22，具有第一導電型例如N導電型。第二摻雜區14可包括摻雜部分24與摻雜部分26，具有第二導電型例如P導電型。第三摻雜區16可包括摻雜部分28具有第一導電型例如N導電型。第一摻雜區12與第三摻雜區16係藉由第二摻雜區14互相分開。
於一實施例中，第一摻雜區12與第二摻雜區14係形成在基底層50上。基底層50可為塊材例如矽，或以摻雜或磊晶成長的方式形成。第一摻雜區12的摻雜部分22係形成於基底層50上。摻雜部分22可以摻雜或磊晶成長的方式形成。摻雜部分22可為埋藏層、深井或具有多層的堆疊結構。第一摻雜區12的摻雜部分20與第二摻雜區14的摻雜部分26可分別利用圖案化的罩幕層(未顯示)對基底進行摻雜而形成。第一摻雜區12的摻雜部分18可利用圖案化的罩幕層(未顯示)對摻雜部分20進行摻雜而形成。第二摻雜區14的摻雜部分24與第三摻雜區16的摻雜部分28可分別利用圖案化的罩幕層(未顯示)對摻雜部分26進行摻雜而形成。摻雜部分18、摻雜部分22、摻雜 部分24與摻雜部分28可為重摻雜的。於其他實施例中，係省略摻雜部分22。
介電結構42形成在第一摻雜區12與第二摻雜區14上。介電結構42可包括第一介電部分44與第二介電部分52。第一介電部分44可形成在第一摻雜區12與第二摻雜區14上。第二介電部分52可形成第二摻雜區14上。第一介電部分44與第二介電部分52並不限於如第2圖所示的區域氧化矽(LOCOS)，也可為淺溝槽隔離(STI)。舉例來說，第一介電部分44與第二介電部分52可包括氧化物例如氧化矽。
場板結構36形成在第二摻雜區14與第一介電部分44上。場板結構36可包括介電層38與形成在介電層38上的導電層40。導電層40可包括金屬、多晶矽、金屬矽化物。於一實施例中，導電層40係由單層或多層多晶矽構成。於另一實施例中，導電層40係由不同材料構成的堆疊結構。
於一實施例中，如第2圖所示，場板結構36係耦接至第二摻雜區14。陽極32係耦接至第一摻雜區12的摻雜部分18。陰極34係耦接至場板結構36與第三摻雜區16的摻雜部分28。
舉例來說，第一摻雜區12、第二摻雜區14與第三摻雜區16係形成第一元件類型例如NPN型的第一雙極接面電晶體(BJT)46A、46B。第一摻雜區12係作為第一BJT46A、46B的集極。第二摻雜區14係作為第一BJT 46A、46B的基極。第三摻雜區16係作為第一BJT 46A、46B的 射極。
電阻30係耦接於摻雜部分24與摻雜部分28之間，亦即電阻30係耦接在第一BJT 46A、46B的基極與射極之間。於一實施例中，電阻30可為由場板結構36所造成的寄生電阻。於其他實施例中，電阻30也可以其他的電阻元件形成。
於一實施例中，半導體結構係用作靜電放電防護(ESD)裝置。與第一BJT 46A、46B耦接的電阻30(或由場板結構36造成的寄生電阻)可提供高壓的靜電放電防護。場板結構36能用以控制觸發電壓(trigger voltage)。使用場板結構36能提高半導體結構的操作電壓與崩潰電壓。半導體結構的崩潰電壓與觸發電壓可藉由第一摻雜區12之摻雜部分22的寬度來做調整。
於實施例中，半導體結構的崩潰電壓近似HV裝置操作電壓。觸發電壓低於HV裝置的崩潰電壓。維持電壓高。因此，舉例來說，相較於一般的矽控整流器(SCR)，實施例之半導體結構能更輕易地避免發生閂鎖。
於一實施例中，半導體結構可包括金屬氧化半導體電晶體(MOS)(例如NMOS與PMOS)或場效電晶體。舉例來說，可利用其他的結構設計來改變第一BJT 46A、46B成為MOS例如NMOS。
半導體結構可藉由標準的BCD製程製造。因此，不需要額外的罩幕或製程。實施例之半導體結構可應用於任何適當的製程或操作電壓(高壓(HV)或低壓(LV)裝置)，例如一般的DC電路操作。在實質上相同的ESD效能的情況 下，實施例之ESD裝置的總設計面積係小於一般的ESD裝置包括例如二極體。半導體結構對路線安排不敏感。
第4圖繪示之半導體結構與第2圖繪示之半導體結構的差異在於，第二摻雜區114與第四摻雜區154係藉由第一摻雜區112互相分開。第四摻雜區154係具有第二導電型例如P導電型。於一實施例中，第四摻雜區154可利用圖案化的罩幕層(未顯示)對第一摻雜區112的摻雜部分120進行摻雜而形成，並鄰近第一摻雜區112的摻雜部分118。陽極132係耦接至第四摻雜區154。第四摻雜區154可為重摻雜的。
請參照第4圖，第四摻雜區154、第一摻雜區112與第二摻雜區114係形成第二元件類型例如PNP型的第二BJT 156。第四摻雜區154係作為第二BJT 156的射極。第一摻雜區112係作為第二BJT 156的基極。第二摻雜區114係作為第二BJT 156的集極。第一BJT 146A、146B係與第二BJT 156係電性並聯。電阻130的一端點係耦接至第一BJT 146A、146B的基極。電阻130的另一端點係耦接至第一BJT 146A、146B的射極與第二BJT 156的集極之間。
於一實施例中，半導體結構係用作靜電放電防護(ESD)裝置。與第一BJT 146A、146B、第二BJT 156耦接的電阻130(或由場板結構136造成的寄生電阻)，及電性並聯的第一BJT 146A、146B與第二BJT 156可提供高壓的靜電放電防護。第一BJT 146A、146B與第二BJT 156係整合至一ESD裝置。因此可縮減金屬導線與ESD裝置的佈局面 積。
於一實施例中，半導體結構可包括具有相反類型的金屬氧化半導體電晶體(MOS)(例如NMOS與PMOS)或具有相反類型(N型與P型)的場效電晶體。舉例來說，可利用其他的結構設計來改變第一BJT 146A、146B成為一種MOS例如NMOS，並改變第二BJT 156成為另一種MOS例如PMOS。
第6圖繪示之半導體結構與第2圖繪示之半導體結構的差異在於，第三摻雜區216包括互相分開的摻雜部分228A與摻雜部分228B，具有第一導電型例如N導電型。
分離結構258形成於摻雜部分228A與摻雜部分228B之間的第二摻雜區214上。於一實施例中，分離結構258可包括介電層260與形成在介電層260上的導電層262。導電層262可包括金屬、多晶矽、金屬矽化物。於一實施例中，導電層262係由多晶矽構成，且分離結構258與場板結構236構成電性並聯的電阻。分離結構258可用以調變半導體結構的觸發電壓。
分離結構258與互相分開的摻雜部分228A與摻雜部分228B使得多射極的(multi-emitter)BJT形成，包括第一BJT 246A、246B、246C。於實施例中，半導體結構可藉由施加至分離結構258或基極的額外偏壓提前開啟。
第8圖繪示之半導體結構與第6圖繪示之半導體結構的差異在於，第二摻雜區314與第四摻雜區354係藉由第一摻雜區312互相分開。第四摻雜區354係具有第二導電型例如P導電型。於一實施例中，第四摻雜區354利用圖 案化的罩幕層(未顯示)對第一摻雜區312的摻雜部分320進行摻雜而形成，並鄰近第一摻雜區312的摻雜部分318。陽極332係耦接至第四摻雜區354。第四摻雜區354可為重摻雜的。
請參照第8圖，第四摻雜區354、第一摻雜區312與第二摻雜區314係形成第二元件類型例如PNP型的第二BJT 356。第四摻雜區354係作為第二BJT 356的射極。第一摻雜區312係作為第二BJT 356的基極。第二摻雜區314係作為第二BJT 356的集極。第一BJT 346A、346B係與第二BJT 356係電性並聯。電阻330的一端點係耦接至第一BJT 346A、346B的基極。電阻330的另一端點係耦接至第一BJT 346A、346B的射極與第二BJT 356的集極之間。
於一實施例中，半導體結構係用作靜電放電防護(ESD)裝置。與第一BJT 346A、346B、第二BJT 356耦接的電阻330(或由場板結構336造成的寄生電阻)，及電性並聯的第一BJT 346A、346B與第二BJT 356可提供高壓的靜電放電防護。第一BJT 346A、346B與第二BJT 356係整合至一ESD裝置。因此可縮減金屬導線與ESD裝置的佈局面積。
於一實施例中，半導體結構可包括具有相反類型的金屬氧化半導體電晶體(MOS)(例如NMOS與PMOS)或具有相反類型(N型與P型)的場效電晶體。舉例來說，可利用其他的結構設計來改變第一BJT 346A、346B成為一種MOS例如NMOS，並改變第二BJT 356成為另一種MOS 例如PMOS。
於實施例中，半導體結構可用作靜電放電防護裝置，具有如第9圖與第10圖的電路。請參照第9圖，電阻430係耦接在第一BJT 446的基極與射極之間。陽極432與陰極434分別耦接至第一BJT 446的基極與射極。第10圖繪示之電路與第9圖繪示之電路的差異在於，電阻430係耦接至第一BJT 546的射極與第二BJT 556的集極之間的節點。
根據上述揭露的實施例，本揭露至少有以下優點。與BJT耦接的電阻(或由場板結構造成的寄生電阻)，及電性並聯的第一BJT與第二BJT可提供高壓的靜電放電防護。場板結構能用以控制觸發電壓，或提高半導體結構的操作電壓與崩潰電壓。半導體結構的崩潰電壓與觸發電壓可藉由第一摻雜區作為埋藏層的摻雜部分的寬度來做調整。分離結構與第三摻雜區之互相分開的摻雜部分係使得多射極的BJT形成，半導體結構可藉由施加至分離結構或基極的額外偏壓提前開啟。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟悉此項技藝者，在不脫離本發明之精神和範圍內，當可做些許更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
12、112、312‧‧‧第一摻雜區
14、114、214、314‧‧‧第二摻雜區
16、216‧‧‧第三摻雜區16
18、20、22、24、26、28、228A、228B、118、120、318、320‧‧‧摻雜部分
30、130、330、430‧‧‧電阻
32、132、332、432‧‧‧陽極
34、434‧‧‧陰極
36、136、236、336‧‧‧場板結構
38、260‧‧‧介電層
40、262‧‧‧導電層
42‧‧‧介電結構
44‧‧‧第一介電部分
46A、46B、146A、146B、246A、246B、246C、346A、346B、446、546‧‧‧第一雙極接面電晶體(BJT)
50‧‧‧基底層
52‧‧‧第二介電部分
154、354‧‧‧第四摻雜區
156、356、556‧‧‧第二BJT
258‧‧‧分離結構
AB、CD、EF、GH‧‧‧線
第1圖繪示一實施例中半導體結構的上視圖。
第2圖繪示一實施例中半導體結構的剖面圖。
第3圖繪示一實施例中半導體結構的上視圖。
第4圖繪示一實施例中半導體結構的剖面圖。
第5圖繪示一實施例中半導體結構的上視圖。
第6圖繪示一實施例中半導體結構的剖面圖。
第7圖繪示一實施例中半導體結構的上視圖。
第8圖繪示一實施例中半導體結構的剖面圖。
第9圖繪示一實施例中半導體結構的等效電路。
第10圖繪示一實施例中半導體結構的等效電路。
12‧‧‧第一摻雜區
14‧‧‧第二摻雜區
16‧‧‧第三摻雜區16
18、20、22、24、26、28‧‧‧摻雜部分
30‧‧‧電阻
32‧‧‧陽極
34‧‧‧陰極
36‧‧‧場板結構
38‧‧‧介電層
40‧‧‧導電層
42‧‧‧介電結構
44‧‧‧第一介電部分
46A、46B‧‧‧第一雙極接面電晶體(BJT)
50‧‧‧基底層
52‧‧‧第二介電部分

Claims (8)

  1. 一種半導體結構，包括：一第一摻雜區，具有一第一導電型；一第二摻雜區，具有相反於該第一導電型的一第二導電型；一第三摻雜區，具有該第一導電型，其中該第一摻雜區與該第三摻雜區係藉由該第二摻雜區互相分開；一電阻，耦接於該第二摻雜區與該第三摻雜區之間，其中一陽極係耦接至該第一摻雜區，一陰極係耦接至該第三摻雜區；以及一第四摻雜區，具有該第二導電型，其中該第二摻雜區與該第四摻雜區係藉由該第一摻雜區互相分開；其中該第一摻雜區、該第二摻雜區與該第三摻雜區係形成兩第一BJT，且兩第一BJT係電性並聯；其中該第四摻雜區、該第一摻雜區與該第二摻雜區形成一第二BJT，該等第一BJT與該第二BJT其中之一為NPN BJT，另一為PNP BJT。
  2. 如申請專利範圍第1項所述之半導體結構，更包括一場板結構，包括一導電層，位於該第二摻雜區上。
  3. 如申請專利範圍第2項所述之半導體結構，更包括一介電結構，包括一第一介電部分，位於該第二摻雜區與該場板結構之間。
  4. 如申請專利範圍第2項所述之半導體結構，其中該場板結構係耦接至該第二摻雜區。
  5. 如申請專利範圍第2項所述之半導體結構，其中該 陰極係耦接至該場板結構。
  6. 如申請專利範圍第1項所述之半導體結構，其中該陽極係耦接至該第四摻雜區。
  7. 如申請專利範圍第1項所述之半導體結構，其中該等第一BJT與該第二BJT係電性並聯。
  8. 一種半導體結構的製造方法，包括：於一基板中形成一第一摻雜區，具有一第一導電型；於該基板中形成一第二摻雜區，具有相反於該第一導電型的一第二導電型；於該第二摻雜區中形成一第三摻雜區，具有該第一導電型，其中該第一摻雜區與該第三摻雜區係藉由該第二摻雜區互相分開；於該第一摻雜區中形成一第四摻雜區，具有該第二導電型，其中該第二摻雜區與該第四摻雜區係藉由該第一摻雜區互相分開；以及於該第二摻雜區上形成一場板結構；其中該第一摻雜區、該第二摻雜區與該第三摻雜區係形成兩第一BJT，且兩第一BJT係電性並聯；其中該第四摻雜區、該第一摻雜區與該第二摻雜區形成一第二BJT，該等第一BJT與該第二BJT其中之一為NPN BJT，另一為PNP BJT。
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TW200847428A (en) * 2007-05-16 2008-12-01 Macronix Int Co Ltd Low on-resistance lateral-double diffused transistor and fabrication method of the same
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