TWI489615B

TWI489615B - 半導體結構及其製造方法與操作方法

Info

Publication number: TWI489615B
Application number: TW100110857A
Authority: TW
Inventors: Hsin Liang Chen; Wing Chor Chan; Shyi Yuan Wu
Original assignee: Macronix Int Co Ltd
Priority date: 2011-03-29
Filing date: 2011-03-29
Publication date: 2015-06-21
Also published as: TW201240067A

Description

半導體結構及其製造方法與操作方法

本發明係有關於半導體結構及其製造方法與操作方法，特別係有關於具有並聯之NPN BJT與PNP BJT的半導體結構及其製造方法與操作方法。

靜電放電(ESD)係不同物體與靜電電荷累積之間靜電電荷轉移的現象。ESD發生的時間非常的短暫，只在幾個奈米秒的程度之內。ESD事件中產生非常高的電流，且電流值通常係幾安培。因此，一旦ESD產生的電流流過半導體積體電路，半導體積體電路通常會被損壞。故當半導體積體電路中產生高壓(HV)靜電電荷時，電源線之間的ESD防護裝置必須提供放電路徑以避免半導體積體電路受到損壞。

然而，一般ESD防護裝置需要額外的大設計面積與額外的製程。因此成本增加。請參照第1圖，舉例來說，一般矽控整流器(SCR)中PNP雙極接面電晶體(BJT)與NPN BJT係電性串聯。此外，一般具有低維持電壓的ESD防護裝置在正常的操作過程中容易發生閂鎖。

提供半導體結構。半導體結構包括第一井區、第二井區、第一摻雜區、第二摻雜區、陽極與陰極。第二井區鄰近第一井區。第一摻雜區位於第二井區上。第二摻雜區位於第一井區上。陽極耦接至第一摻雜區與第二井區。陰極耦接至第一井區與第二摻雜區。第一井區與第一摻雜區具有第一導電型。第二井區與第二摻雜區具有第二導電型。第二導電型相反於第一導電型。

提供半導體結構的製造方法。方法包括以下步驟。形成互相鄰近的第一井區與第二井區。形成第一摻雜區於第二井區上。形成第二摻雜區於第一井區上。耦接陽極於第一摻雜區與第二井區。耦接陰極於第一井區與第二摻雜區。第一井區與第一摻雜區具有第一導電型。第二井區與第二摻雜區具有第二導電型。第二導電型相反於第一導電型。

提供半導體結構的操作方法。方法包括以下步驟。提供半導體結構。半導體結構包括第一井區、第二井區、第一摻雜區與第二摻雜區。第二井區鄰近於第一井區。第一摻雜區位於第二井區上。第二摻雜區位於第一井區上。第一井區與第一摻雜區具有第一導電型。第二井區與第二摻雜區具有第二導電型。第二導電型相反於第一導電型。開啟由第二井區、第一井區與第二摻雜區形成的具有第一元件類型的第一雙極接面電晶體(BJT)。開啟由第一摻雜區、第二井區與第一井區形成的具有第二元件類型的第二BJT。第一元件類型相反於第二元件類型。第一BJT與第二BJT係電性並聯。

以下參照圖示作說明。

第2圖繪示根據一實施例之半導體結構的上視圖。第3圖繪示第2圖之半導體結構沿AB線的剖面圖。第4圖繪示根據一實施例之半導體結構的上視圖。第5圖繪示第4圖之半導體結構沿CD線的剖面圖。第6圖繪示根據一些實施例之半導體結構的等效電路。第7圖繪示一實施例之半導體結構的I-V曲線圖。第8圖繪示一比較例之半導體結構的I-V曲線圖。

請參照第3圖，半導體結構包括基底層2。基底層2可為塊材例如矽，或以摻雜或磊晶成長的方式形成。埋藏層4形成於基底層2上。埋藏層4可以摻雜或磊晶成長的方式形成。埋藏層4可為深井或具有多層的堆疊結構。於一些實施例中，係省略埋藏層4。第一井區6形成於埋藏層4上。第二井區8形成於埋藏層4上。第一井區6與第二井區8係互相鄰近。於一些實施例中，舉例來說，第一井區6與第二井區8係分別藉由摻雜形成於基材上之罩幕層(未顯示)露出的基材所形成。在摻雜步驟之後，移除罩幕層。

絕緣元件18形成於第一井區6與第二井區8上。絕緣元件18並不限於如第3圖所示的區域氧化矽(LOCOS)。於一些實施例中，絕緣元件18也可為淺溝槽隔離(STI)。絕緣元件18可包括氧化物例如氧化矽。

第一摻雜區14形成於第二井區8上。第二摻雜區12形成於第一井區6上。第三摻雜區10形成於第一井區6上。第四摻雜區16形成於第二井區8上。於一些實施例中，舉例來說，第一摻雜區14、第二摻雜區12、第三摻雜區10與第四摻雜區16係分別藉由摻雜基材，例如形成於基材上之罩幕層(未顯示)露出的第一井區6與第二井區8所形成。在摻雜步驟之後，移除罩幕層。於一實施例中，第一摻雜區14係鄰近第四摻雜區16的一部分，如第2圖所示。

請參照第3圖，在一些實施例中，基底層2、第一井區6、第三摻雜區10與第一摻雜區14具有第一導電型。此外，埋藏層4、第二井區8、第二摻雜區12與第四摻雜區具有與第一導電型相反的第二導電型。舉例來說，第一導電型係P型，第二導電型係N型。第一井區6之摻雜質濃度可高於基底層2之摻雜質濃度。第三摻雜區10與第一摻雜區14的摻雜質濃度可分別高於第一井區6的摻雜質濃度。埋藏層4、第二摻雜區12與第四摻雜區16的摻雜質濃度可分別高於第二井區8的摻雜質濃度。

請參照第3圖，於一實施例中，陽極20耦接至第一摻雜區14，且也耦接至第四摻雜區16、第二井區8與埋藏層4。此外，陰極22耦接至第二摻雜區12且也耦接至第三摻雜區10與第一井區6。

請參照第3圖，於一實施例中，第二井區8、第一井區6與第二摻雜區12形成具有第一元件類型的第一雙極接面電晶體(BJT)24。第一摻雜區14、第二井區8與第一井區6形成具有第二元件類型的第二BJT 26與28。第一元件類型係相反於第二元件類型。埋藏層4、第一井區6與第二摻雜區12形成具有第一元件類型的第三BJT 30。舉例來說，第一元件類型係NPN型，且第二元件類型係PNP型。於其他實施例中，也可使用具有相反類型的金屬氧化半導體電晶體(MOS)(例如NMOS與PMOS)或具有相反類型(N型與P型)的場效電晶體。

如第3圖所示，第二井區8、第一井區6與第二摻雜區12可分別為第一BJT 24的集極、基極與射極。第一摻雜區14、第二井區8與第一井區6分別為第二BJT 26與28的射極、基極與集極。第一BJT 24與第二BJT 26係電性並聯。第一BJT 24與第二BJT 28也係電性並聯。埋藏層4、第一井區6與第二摻雜區12分別為第三BJT 30的集極、基極與射極。

第5圖所示之半導體結構與第3圖所示之半導體結構的不同處在於，閘極132係形成於兩個第二摻雜區112之間的第一井區106上。閘極132包括介電層134與電極層136。電極層136形成於介電層134上。電極層136可以單多晶矽或雙多晶矽製程形成。此外，電極層136耦接至陰極122。

半導體結構可用作ESD裝置。NPN BJT與PNP BJT係整合至一ESD裝置。因此可縮減金屬導線與ESD裝置的佈局面積。實施例中半導體結構的總設計面積係小於一般的ESD裝置。半導體結構不具有場板效應，因此對路線安排不敏感。半導體結構可藉由標準的BCD製程製造。因此，不需要額外的罩幕或製程。實施例之半導體結構可應用於任何適當的製程或操作電壓(高壓(HV)或低壓(LV)裝置)，例如一般的DC電路操作。

於實施例中，具有電性並聯之第一BJT與第二BJT的半導體結構的等效電路係如第6圖所示。

於一操作方法中，係以逐步(stage by stage)的方式開啟第一BJT與第二BJT用以作高壓ESD防護結構。舉例來說，PNP BJT係在NPN BJT觸發且開啟之後開啟。如第7圖所示，在操作過程中，係觸發開啟NPN BJT。驟回係由PNP BJT的開啟決定。ESD裝置的開啟電阻(Ron；I-V曲線圖的斜率)係在驟回決定之後得到。開啟之NPN BJT與PNP BJT同時放電之ESD電流係高的。如第7圖所示之實施例之半導體結構的Ron係小於如第8圖所示之具有一般NPN BJT之比較例的Ron。相較於比較例，實施例之半導體結構的單元節距(cell pitch)縮減53.24%。維持電壓與第二崩潰觸發電流分別增進21.14%與60.12%。於其他實施例中，裝置可藉由施加至閘極或基極的額外偏壓提前開啟。

於實施例中，半導體結構的崩潰電壓近似HV裝置操作電壓。觸發電壓低於HV裝置的崩潰電壓。維持電壓高。因此，舉例來說，相較於一般的矽控整流器(SCR)，實施例之半導體結構能更輕易地避免發生閂鎖。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟悉此項技藝者，在不脫離本發明之精神和範圍內，當可做些許更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

2．．．基底層

4．．．埋藏層

6、106．．．第一井區

8．．．第二井區

10．．．第三摻雜區

12、112．．．第二摻雜區

14．．．第一摻雜區

16．．．第四摻雜區

18．．．絕緣元件

20、132．．．陽極

22、122．．．陰極

24．．．第一雙極接面電晶體(BJT)

26、28．．．第二BJT

30．．．第三BJT

134．．．介電層

136．．．電極層

第1圖繪示一般半導體結構的等效電路。

第2圖繪示根據一實施例之半導體結構的上視圖。

第3圖繪示第2圖之半導體結構沿AB線的剖面圖。

第4圖繪示根據一實施例之半導體結構的上視圖。

第5圖繪示第4圖半導體結構沿CD線的剖面圖。

第6圖繪示根據一些實施例之半導體結構的等效電路。

第7圖繪示一實施例之半導體結構的I-V曲線圖。

第8圖繪示一比較例之半導體結構的I-V曲線圖。

2．．．基底層

4．．．埋藏層

6．．．第一井區

8．．．第二井區

10．．．第三摻雜區

12．．．第二摻雜區

14．．．第一摻雜區

16．．．第四摻雜區

18．．．絕緣元件

20．．．陽極

22．．．陰極

24．．．第一雙極接面電晶體(BJT)

26、28．．．第二BJT

30．．．第三BJT

Claims

一種半導體結構，包括：一第一井區；一第二井區，鄰近該該第一井區；一第一摻雜區，位於該第二井區上；一第二摻雜區，位於該第一井區；一第三摻雜區，位於該第二井區上；一第四摻雜區，位於該第二井區上；一陽極，耦接至該第一摻雜區、該第二井區以及該第四摻雜區；及一陰極，耦接至該第一井區、該第二摻雜區以及該第三摻雜區，其中，該第一井區、該第一摻雜區及該第三摻雜區具有一第一導電型，該第二井區、該第二摻雜區及該第四摻雜區具有一第二導電型，該第二導電型相反於相反該第一導電型。
如申請專利範圍第1項所述之半導體結構，其中，該第二井區、該第一井區與該第二摻雜區形成一第一雙極接面電晶體(BJT)，該第一BJT具有一第一元件類型，該第一摻雜區、該第二井區與該第一井區形成一第二BJT，該第二BJT具有一第二元件類型，該第二元件類型相反於該第一元件類型。
如申請專利範圍第2項所述之半導體結構，其中該第一元件類型係NPN型，該第二元件類型係PNP型。
如申請專利範圍第2項所述之半導體結構，其中該第一BJT與該第二BJT係電性並聯。
如申請專利範圍第2項所述之半導體結構，其中，該第二井區係該第一BJT之集極，該第一井區係該第一BJT之基極，該第二摻雜區係該第一BJT之射極，該第一摻雜區係該第二BJT之射極，該第二井區係該第二BJT之基極，該第一井區係該第二BJT之集極。
如申請專利範圍第1項所述之半導體結構，其中該第一導電型係P型，該第二導電型係N型。
一種半導體結構的製造方法，包括：形成互相鄰近的一第一井區與一第二井區；形成一第一摻雜區於該第二井區上；形成一第二摻雜區於該第一井區上；形成一第三摻雜區於該第一井區上；形成一第四摻雜區於該第二井區上；耦接一陽極至該第一摻雜區、該第二井區及該第四摻雜區；及耦接一陰極至該第一井區、該第二摻雜區及該第三摻雜區，其中，該第一井區、該第一摻雜區及該第三摻雜區具有一第一導電型，該第二井區、該第二摻雜區及該第四摻雜區具有一第二導電型，該第二導電型相反該第一導電型。
一種半導體結構的操作方法，包括：提供一半導體結構，包括：一第一井區；一第二井區，鄰近該第一井區；一第一摻雜區，位於該第二井區上；一第二摻雜區，位於該第一井區上；一第三摻雜區，位於該第一井區上；一第四摻雜區，位於該第二井區上；一陽極，耦接至該第一摻雜區、該第二井區以及該第四摻雜區；一陰極，耦接至該第一井區、該第二摻雜區以及該第三摻雜區，其中，該第一井區、該第一摻雜區及該第三摻雜區具有一第一導電型，該第二井區、該第二摻雜區及該第四摻雜區具有一第二導電型，第二導電型相反該第一導電型；開啟一第一BJT，該第一BJT具有一第一元件類型，並係由該第二井區、該第一井區與該第二摻雜區所形成；及開啟一第二BJT，該第二BJT具有一第二元件類型，該第二元件類型相反於該第一元件類型，且該第二BJT係由該第一摻雜區、該第二井區與該第一井區所形成，其中該第一BJT與該第二BJT係電性並聯。
如申請專利範圍第8項所述之半導體結構的操作方法，更包括：耦接一陽極至該第一摻雜區與該第二井區；及耦接一陰極至該第一井區與該第二摻雜區。
如申請專利範圍第8項所述之半導體結構的操作方法，其中該第二BJT係在該第一BJT開啟之後開啟。