TWI536562B

TWI536562B - 高壓半導體元件及其製造方法

Info

Publication number: TWI536562B
Application number: TW103112836A
Authority: TW
Inventors: 陳信良; 陳永初; 吳錫垣
Original assignee: 旺宏電子股份有限公司
Priority date: 2014-04-08
Filing date: 2014-04-08
Publication date: 2016-06-01
Also published as: TW201539745A

Description

高壓半導體元件及其製造方法

本發明是有關於一種高壓半導體元件及其製造方法，且特別是有關於一種具有靜電防護(ESD protection)之高壓半導體元件及其製造方法。

隨著半導體技術的發展，功率積體電路製程整合技術(Bipolar CMOS DMOS，BCD)已廣泛地應用於高壓半導體元件之製造。在功率積體電路製程整合技術製作之高壓半導體元件中，半導體元件的操作電壓越來越高，晶片上的靜電防護(electro-static discharge(ESD)protection)也因此變成一項相當重要的任務項目。

一般而言，高壓半導體元件通常具有低導通電阻(low on-state resistance，Rdson)的特性。因此，當靜電放電產生時，靜電電流容易集中在基板表面或者源極的邊緣。而高壓電流及高電場將於表面接面區域(surface junction region)造成物理性的破壞。基於高壓半導體元件需具低導通電阻的電性要求。不能增加高壓半導體元件的表面或側壁。因此，如何在符合基本電性要求的規格下設計出一更好的靜電防護結構，是一項嚴苛的挑戰。

再者，高壓半導體元件的崩潰電壓(breakdown voltage)總是高過於操作電壓(operation voltage)。而觸發電壓(trigger voltage)通常又比崩潰電壓高出很多。因此，在靜電放電的過程中，在高壓半導體元件啟動靜電防護之前，保護元件或是內部電路通常就有損壞的風險。為了降低觸發電壓，通常需要再建構一個額外的靜電防護電路。

另外，高壓半導體元件通常具有低保持電壓(holding voltage)的特性。高壓半導體元件有可能會被不想要的雜訊、或啟動態峰端電壓(power-on peak voltage)或浪湧電壓(serge voltage)所觸發，而在正常操作過程中發生閂鎖(latch-up)效應。

再者，高壓半導體元件通常具有場板效應(field plate effect)。電場的分佈是很容易被擾亂的，因此在靜電放電事件產生時，靜電電流容易集中在表面或汲極邊緣。

目前所提出的一些靜電防護的方法，多需要增加額外的光罩或製程步驟。高壓半導體元件靜電防護的傳統方法其中之一是設置額外的元件，且這些增加的元件僅作為靜電防護之用。這些額外增設的元件通常是會增加表面或側壁的大尺寸的二極體(diode)、雙極性接面電晶體(bipolar transistor，BJT)、或金氧半電晶體(metal oxide semiconductor transistor，MOS)，或是矽控整流器(Silicon Controlled Rectifier，SCR)。其中，矽控整流器具有低保持電壓之特性，所以閂鎖效應很容易地會在正常操作過程中發生。

本發明係有關於一種具有靜電防護(ESD protection)之高壓半導體元件及其製造方法。實施例之高壓半導體元件結合了一常開型低壓半導體電晶體和一高壓半導體電晶體以提供靜電防護，而不需要再額外增設提供靜電防護的元件。實施例之高壓半導體元件不僅提供了靜電防護，也改善了直流電流應用下高壓半導體元件的電子特性。

根據一實施例，係提出一種高壓半導體元件，包括一高壓半導體電晶體(HVMOS)和一常開型低壓半導體電晶體(normally-on LVMOS)電性連接高壓半導體電晶體。HVMOS具有一第一集極(first collector)及一第一發射極(first emitter)。常開型LVMOS具有一第二集極(second collector)及一第二發射極(second emitter)，其中常開型LVMOS之第二集極係電性連接至HVMOS之第一發射極，因而形成一靜電防護雙極電晶體(electro-static discharge bipolar transistor，ESD BJT)，如一NPN型靜電防護雙極電晶體。

根據實施例，係提出一種高壓半導體元件之製造方法，包括：形成一高壓半導體電晶體(HVMOS)於一基板上， HVMOS具有一第一集極及一第一發射極；和形成一常開型低壓半導體電晶體(normally-on LVMOS)電性連接HVMOS，LVMOS具有一第二集極及一第二發射極，其中常開型LVMOS之第二集極係電性連接至HVMOS之第一發射極，因而形成一靜電防護雙極電晶體。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式，作詳細說明如下。然而，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100‧‧‧高壓半導體元件

110‧‧‧高壓半導體電晶體(HVMOS)

120‧‧‧常開型低壓半導體電晶體(normally-on LVMOS)

190‧‧‧內部電路

20‧‧‧P型基板

21‧‧‧高壓N型井

23‧‧‧厚氧化物

24‧‧‧薄氧化層

26‧‧‧空乏區或原生摻雜區

27‧‧‧圖案化多晶矽層

271‧‧‧第一孔洞

272‧‧‧第二孔洞

28‧‧‧NPN區

285‧‧‧多晶矽島體

C1‧‧‧第一集極

C2‧‧‧第二集極

E1‧‧‧第一發射極

E1‧‧‧第二發射極

P-body‧‧‧P型體

D1‧‧‧高壓汲極

D2‧‧‧低壓汲極

G1‧‧‧高壓閘極

G2‧‧‧低壓閘極

S/B‧‧‧源極/基極

FOX‧‧‧場氧化物

P+‧‧‧P型重摻雜區

N+、29‧‧‧N型重摻雜區

P1、P2‧‧‧觸發點

V_t1、V_t2‧‧‧觸發電壓

I_t1、I_t2‧‧‧觸發電流

(I)、(II)、C1、C2‧‧‧I-V曲線

第1A圖係為本發明實施例之一具靜電防護之高壓半導體元件之電路圖。

第1B圖係為第1A圖之等效電路圖。

第1C圖係為第1B圖之等效電路圖。

第2圖係為本發明實施例之一具靜電防護之高壓半導體元件之上視圖。

第3A~3C圖係分別為沿著如第2圖之剖面線A-A’、B-B’和C-C’位置之剖面圖。

第4A圖係顯示分別代表傳統MOS元件和實施例高壓半導體元件的TLP曲線(I)和(II)。

第4B圖係為第4A圖中圈選區域之放大圖。

第5圖係為傳統MOS元件和實施例高壓半導體元件在導通態的直流電流(DC)I-V特性曲線(導通電阻)。

第6圖係為傳統MOS元件和實施例高壓半導體元件的汲極飽和電流(Idsat)之I-V特性曲線。

在此揭露內容之實施例中，係提出具有靜電防護之一高壓半導體元件及其製造方法。實施例提出之一高壓半導體元件包括一高壓半導體電晶體(HVMOS)和一常開型低壓半導體電晶體(normally-on LVMOS)電性連接高壓半導體電晶體，因而形成一靜電防護雙極電晶體(electro-static discharge bipolar transistor，ESD BJT)，如一NPN型靜電防護雙極電晶體。實施例之高壓半導體元件不僅提供了靜電防護，也改善了直流電流應用下高壓半導體元件的電子特性。根據實施例提出之高壓半導體元件，結合了常開型低壓半導體電晶體和高壓半導體電晶體，不需要再額外增設提供靜電防護的元件，因此不會增加高壓半導體元件總面積，而可以是和一傳統高壓半導體電晶體等面積。在正常操作時，常開型低壓半導體電晶體和高壓半導體電晶體在相同時間都是開啟的。再者，於正常操作時，實施例之高壓半導體元件可被一更高的觸發電流(higher trigger current)所觸發，因而可避免發生正常操作過程中不想要的閂鎖(latch-up)效應。

相較於傳統的高壓半導體電晶體，實施例之高壓半導體元件係具有更低的導通電阻(on-state resistance，Rdson)、較高的汲極飽和電流(saturation current of the drain，Idsat)和較高的崩潰電壓(breakdown voltage)等特性。再者，實施例之高壓半導體元件可以利用標準的功率積體電路製程整合技術(Bipolar CMOS DMOS，BCD)和三井製程技術(triple well process)製作，無須增加光罩或額外製程。因此，實施例之高壓半導體元件可以利用簡單的方法製造，無須採用耗時和昂貴的過程。

此揭露內容之實施例可應用在許多不同態樣的高壓半導體元件，本揭露並不以某應用態樣為限。以下係提出實施例，配合圖示以詳細說明本揭露所提出之其中一種具靜電防護之高壓半導體元件及其製造方法。然而本揭露並不僅限於此。實施例中之敘述，如細部結構和材料選擇等等，僅為舉例說明之用，並非對本揭露欲保護之範圍做限縮。

再者，本揭露並非顯示出所有可能的實施例。可在不脫離本揭露之精神和範圍內對結構和製程加以變化與修飾，以符合實際應用之需要。因此，未於本揭露提出的其他實施態樣也可能可以應用。再者，圖式上的尺寸比例並非按照實際產品等比例繪製。因此，說明書和圖示內容僅作敘述實施例之用，而非作為限縮本揭露保護範圍之用。

第1A圖係為本發明實施例之一具靜電防護之高壓半導體元件之電路圖。一高壓半導體元件100包括一高壓半導體電晶體(HVMOS)110以及一常開型低壓半導體電晶體 (normally-on LVMOS)120電性連接於高壓半導體電晶體110。高壓半導體電晶體110具有一第一集極(first collector)C1及一第一發射極(first emitter)E1。常開型低壓半導體電晶體120具有一第二集極(second collector)C2及一第二發射極(second emitter)E2，其中常開型低壓半導體電晶體120之第二集極C2係電性連接至高壓半導體電晶體110之第一發射極E1。其中，常開型低壓半導體電晶體120之一低壓閘極(LV gate)G2係與高壓半導體電晶體110之一高壓閘極(HV gate)G1連接，且並電性連接至一內部電路190。

請同時參照第1B圖和第1C圖。第1B圖係為第1A圖之等效電路圖。第1C圖係為第1B圖之等效電路圖。第1A圖和第1B圖中虛線圈選之部分是可合併之電路部分。根據實施例，結合了高壓半導體電晶體110和常開型低壓半導體電晶體120的高壓半導體元件可形成一靜電防護雙極電晶體(electro-static discharge bipolar transistor，ESD BJT)，如一NPN型ESD BJT。

請同時參照第2圖和第3A~3C圖。第2圖係為本發明實施例之一具靜電防護之高壓半導體元件之上視圖。第3A~3C圖係分別為沿著如第2圖之剖面線A-A’、B-B’和C-C’位置之剖面圖。第2圖之剖面線A-A’位置係對應高壓半導體元件100的常開型低壓半導體電晶體(LVMOS)120之低壓閘極G2與高壓半導體電晶體(HVMOS)110之高壓閘極G1。第2圖之剖面線B-B’位置係對應高壓半導體元件100的常開型LVMOS 120的源極/基極 (S/B)。第2圖之剖面線C-C’位置係對應高壓半導體元件100的常開型LVMOS 120的汲極(D2)。

實施例中，一高壓半導體元件100係包括一圖案化多晶矽層(patterned polysilicon layer)27形成於一基板20上，圖案化多晶矽層27具有連續形成的一多晶矽閘極部(poly-gate portion)以作為常開型LVMOS 120之低壓閘極G2和HVMOS 110之高壓閘極G1，如第2圖所示。再者，圖案化多晶矽層27具有複數個第一孔洞(first hollows)271和複數個第二孔洞(second hollows)272交替地且分開地排列，並沿著一行(column)方向排列，例如沿著y-方向排列。其中第一孔洞271係對應常開型LVMOS 120之複數個源極/基極區域(S/B regions)，第二孔洞272係對應常開型LVMOS 120之複數個汲極區域D2。一實施例中，常開型LVMOS 120以及HVMOS 110係共用相同之一源極/基極(S/B)。再者，HVMOS 110的汲極區域D1係位於常開型LVMOS 120之外側，並亦沿著行方向排列(例如沿著y-方向排列)，且HVMOS 110的汲極區域D1排列之行方向係與常開型LVMOS 120的汲極區域D2和源極/基極區域(S/B)平行。

實施例中，以下係以在第一導電態基板上，如P型基板20，製作一高壓半導體元件為例做說明。第3A圖繪示了高壓半導體元件100的常開型LVMOS 120之低壓閘極G2的位置以及HVMOS 110之高壓閘極G1的位置。如第3A圖所示，HVMOS 110和LVMOS 120係設置於P型基板20之一高壓N型井 (HVNW)21中。HVMOS 110更包括N型井(NWs)、部分重疊於N型井之P型井(PWs)、鄰近於LVMOS 120之絕緣物如場氧化物(FOX)、場氧化物上方之厚氧化物23、N型重摻雜區(N+)對應汲極D1以及高壓閘極G1。常開型LVMOS 120包括一P型體(P-body)於高壓N型井(HVNW)21中、一薄氧化層24連接厚氧化物23以及低壓閘極G2，其中P型體係自P型基板20之表面向下延伸。如第3A圖所示，常開型LVMOS 120之低壓閘極G2係包括一多晶矽部分覆蓋P型體(P-body)並連接HVMOS 110之高壓閘極G1。

一實施例中，常開型LVMOS 120可適當地形成一空乏區(depletion region)或一原生摻雜區(native implant region)26於高壓N型井21中，其中空乏區或原生摻雜區26係自P型基板20之表面向下延伸，且P型體(P-body)位於空乏區或原生摻雜區26之中。當相同的閘極電壓施加於具有和不具有空乏區或原生摻雜區26的實施例元件時，前者(具有空乏區或原生摻雜區26)之實施例元具有更低的導通電阻(Rdson)和更高的汲極飽和電流(Idsat)等良好電子特性。

第3B圖不僅繪示了高壓半導體元件100的HVMOS 110位置，還有常開型LVMOS 120之源極/基極(S/B)的位置。第3B圖之HVMOS 110的元件係與第3A圖相同，在此不再重述。實施例之常開型LVMOS 120之源極/基極(S/B)區域，除了在空乏區或原生摻雜區26之中的P型體、連接厚氧化物23的薄氧化層24和圖案化多晶矽層27(形成第3A圖之低壓閘極G2)以外，更包括一NPN區28於P型體內，且NPN區28係自P型基板20之表面向下延伸，NPN區28包括兩N型重摻雜區(N+)和位於兩N型重摻雜區之間的一P型重摻雜區(P+)。再者，實施例之常開型LVMOS 120之源極/基極(S/B)區域更包括一多晶矽島體(polysilicon island)285和圖案化多晶矽層27之第一孔洞271圍繞此多晶矽島體285。多晶矽島體285係形成於NPN區28之P型重摻雜區(P+)上並與之連接，且圍繞多晶矽島體285的第一孔洞271係暴露至少NPN區28的兩N型重摻雜區(N+)。一實施例中，第一孔洞271係暴露NPN區28的兩N型重摻雜區以及一部份的P型重摻雜區(P+)，如第3B圖所示。

第3C圖不僅繪示了高壓半導體元件100的HVMOS 110位置，還有常開型LVMOS 120之汲極(D2)的位置。第3C圖之HVMOS 110的元件係與第3A圖相同，在此不再重述。實施例之常開型LVMOS 120之汲極區域，除了在空乏區或原生摻雜區26中的P型體、連接厚氧化物23的薄氧化層24和圖案化多晶矽層27(形成第3A圖之低壓閘極G2)以外，更包括一N型重摻雜區29於P型體內和圖案化多晶矽層27中之第二孔洞272。N型重摻雜區29係自P型基板20之表面向下延伸，第二孔洞272暴露至少N型重摻雜區29。

實施例中，常開型LVMOS 120之低壓閘極G2係與HVMOS 110之高壓閘極G1連接。再者，常開型LVMOS 120之低壓汲極(LV drain，D2)係與HVMOS 110之高壓源極(HV source) 共接。實施例中，常開型LVMOS 120係垂直於HVMOS 110設置(如：90度旋轉)以減少應用本揭露之高壓半導體元件100的尺寸。

根據實施例揭露之高壓半導體元件，一HVMOS 110和一常開型LVMOS 120電性連接HVMOS 110，而形成一靜電防護雙極電晶體(ESD BJT)，例如一NPN型靜電防護雙極電晶體。其等效電路圖如第1A、1B或1C圖所示。在正常操作時，常開型低壓半導體電晶體和高壓半導體電晶體在相同時間都是開啟的。當實施例之高壓半導體元件有靜電放電事件產生時，靜電放電之電流會自BJT更深路徑排空，因而達到靜電防護效果。再者，實施例之高壓半導體元件結合了常開型LVMOS 120和HVMOS 110，不需要再額外增設提供靜電防護的元件，因此不會增加高壓半導體元件總面積，而可以和傳統HVMOS相同面積。再者，於正常操作時，實施例之高壓半導體元件可被一更高的觸發電流(higher trigger current)所觸發，因而避免發生閂鎖(latch-up)效應。

本揭露更進一步進行傳輸線脈衝(Transmission Line Pulse，TLP)測試，以觀測實施例和傳統MOS元件在靜電轟擊下的靜電放電防護之特性。進行傳輸線脈衝測試時，係使元件承受連續的瞬時脈衝，並取得一I-V(電流-電壓)曲線。

第4A圖係顯示分別代表傳統MOS元件和實施例高壓半導體元件的TLP曲線(I)和(II)。第4B圖係為第4A圖中圈選區域之放大圖。TLP曲線(I)和(II)的點P1和點P2分別代表傳統MOS元件和實施例高壓半導體元件的觸發點(trigger points)。一旦元件被觸發，傳統MOS元件和實施例高壓半導體元件的電壓都會被拉回，且在一線性導通電阻(a linear on-resistance)下流通電流。第4A圖和第4B圖中亦標示出傳統MOS元件觸發點P1的觸發電壓V_t1和觸發電流I_t1，以及實施例高壓半導體元件觸發點P2的觸發電壓V_t2和觸發電流I_t2。第4A圖和第4B圖係清楚顯示：實施例之高壓半導體元件是被更高的觸發電流I_t2(例如約400-500mA)所觸發，大約是傳統MOS元件的觸發電流I_t1的3到4倍。第4B圖中亦標示出一閂鎖雜訊的位置(例如約100-200mA)。實施例之高壓半導體元件的觸發電流I_t2係高過閂鎖雜訊許多。因此，實施例之高壓半導體元件在正常操作時可被一更高的觸發電流所觸發，解決了傳統MOS元件會產生的閂鎖問題。

再者，實施例之高壓半導體元件不僅提供了靜電防護，也改善了直流電流應用下高壓半導體元件的電子特性。在正常操作時，常開型LVMOS和HVMOS都是同時開啟的。相較於傳統的高壓半導體電晶體，實施例之高壓半導體元件係具有更低的導通電阻(Rdson)、較高的汲極飽和電流(Idsat)和較高的崩潰電壓(breakdown voltage)等特性。

第5圖係為傳統MOS元件和實施例高壓半導體元件在導通態的直流電流(DC)I-V特性曲線(導通電阻)。第5圖中，曲線C1(符號-◆-)為傳統MOS元件的導通電阻(Rdson)，曲線C2(符號-■-)為實施例高壓半導體元件的導通電阻。第5圖的結果顯示：實施例高壓半導體元件的導通電阻(C2)係低於傳統MOS元件的導通電阻(C1)。

第6圖係為傳統MOS元件和實施例高壓半導體元件的汲極飽和電流(Idsat)之I-V特性曲線。同樣的，曲線C1(符號-◆-)為傳統MOS元件的汲極飽和電流，曲線C2(符號-■-)為實施例高壓半導體元件的汲極飽和電流。第6圖的結果指出：實施例高壓半導體元件具有更高的汲極飽和電流(C2)。

一般而言，高壓靜電防護通常是在電路中設置高壓靜電元件，而低壓金氧半導體通常是用在低壓元件之應用。根據上述，實施例之高壓半導體元件具有一HVMOS和一常開型LVMOS電性連接至HVMOS，而形成一靜電防護雙極電晶體(例如一NPN型ESD BJT)。實施例之高壓半導體元件不僅提供了靜電防護，也改善了直流電流應用下高壓半導體元件的電子特性。在正常操作時，常開型LVMOS和HVMOS同時開啟。相較於傳統的MOS元件，實施例之高壓半導體元件可被更高的觸發電流所觸發，因而避免發生閂鎖(latch-up)效應。再者，實施例之高壓半導體元件不需要再額外增設提供靜電防護的元件，因此不會增加高壓半導體元件總面積，而可以和傳統HVMOS相同面積。另外，實施例之高壓半導體元件係具有更低的導通電阻(Rdson)、較高的汲極飽和電流(Idsat)和較高的崩潰電壓等特性。一實施例中，雖然實施例元件的表面或側面面積增加以達到靜電放電防護，但實施例元件的有效寬度僅為標準高壓MOS的33%~50%，實施例元件仍具有低的導通電阻和相同的汲極飽和電流之電子特性。再者，實施例之高壓半導體元件可以透過標準的功率積體電路製程整合技術(BCD)和三井製程技術(triple well process)製作，無須增加光罩或額外製程。因此，實施例之高壓半導體元件可以利用簡單的方法製造，無須採用耗時和昂貴的過程。

再者，本揭露之實施例可應用在許多不同態樣的高壓半導體元件，並不以某特定應用態樣或方式為限。例如，實施例之高壓半導體元件可應用於任何製程和任何操作電壓。實施例之高壓半導體元件可不用增加任何光罩以任一標準製程製作。實施例之具靜電防護之高壓半導體元件，若移除N+型埋層可應用於雙井製程技術(twin well process)，也可應用在非磊晶製程(non-EPI process)搭配三井製程技術。實施例亦可應用在單或雙多晶矽製程。再者，實施例中之敘述內容，例如細部結構和材料選擇等，僅為舉例說明之用，而可因而實際應用所需做適當的調整或變化。例如，在三井製程技術應用中，N+型埋層可以用N型磊晶、或深N型井、或多層堆疊的N+型埋層進行製作。在雙井製程技術應用中，也可移除N+型埋層。區域氧化矽(local oxidation of silicon，LOCOS)可以是淺溝槽隔離(shallow trench isolation，STI)。P型井(PW)可以是P型井和P+型埋層或和P-型摻雜所形成之一堆疊。N型井(NW)可以是N-型摻雜。HVMOS 110可以是用於直流電流應用(DC application)之任何高壓元件。

綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。