TWI491022B - 互補金氧半導體之抗鎖定 - Google Patents

互補金氧半導體之抗鎖定 Download PDF

Info

Publication number
TWI491022B
TWI491022B TW098135836A TW98135836A TWI491022B TW I491022 B TWI491022 B TW I491022B TW 098135836 A TW098135836 A TW 098135836A TW 98135836 A TW98135836 A TW 98135836A TW I491022 B TWI491022 B TW I491022B
Authority
TW
Taiwan
Prior art keywords
region
well
conductivity type
contact
regions
Prior art date
Application number
TW098135836A
Other languages
English (en)
Other versions
TW201027712A (en
Inventor
Moaniss Zitouni
Patrice M Parris
Original Assignee
Freescale Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Freescale Semiconductor Inc filed Critical Freescale Semiconductor Inc
Publication of TW201027712A publication Critical patent/TW201027712A/zh
Application granted granted Critical
Publication of TWI491022B publication Critical patent/TWI491022B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

互補金氧半導體之抗鎖定
本發明大體上係關於半導體(SC)裝置及積體電路(IC)，且更特定言之，係關於用於改良互補金氧半導體(CMOS)結構之抗鎖定的結構及方法。
鎖定為許多CMOS結構中固有的寄生裝置導致該CMOS結構進入與其之正常操作不相關的一電氣狀態之情況。此種情況通常顯現為一不正常的大電流導通狀態。該情況可能為瞬時的，其可在該觸發刺激移除時消失，或該情況可為永久的，從此意義上講只要持續施加電源則該結構會變成凍結於該狀態。當重新施加電源時，該結構可能回復到相同的凍結狀態。除非以某種方式使處於鎖定狀態的電流得到限制，否則此亦可具有破壞性。因此，鎖定為應在CMOS裝置及IC中避免的一情況，且抗鎖定為一急切期望的屬性。
眾所周知，隨著裝置及電路尺寸按比例縮小，鎖定成為一日益增加之CMOS技術問題。一CMOS積體電路(IC)晶片設計者通常面臨如何最佳化該結構以避免鎖定的問題。隨著裝置尺寸減小，該問題變得更加困難，因為用於改良抗鎖定之大多數先前技術配置要求實質上增加的裝置及/或電路面積。因此，會持續存在對改良的CMOS結構及方法之一需要，其中抗鎖定得以改良而使面積代價最小且不會對其他CMOS IC屬性產生不利影響。
下文將結合下列圖式描述本發明，其中相同的參考數字代表相同的元件。
以下詳細描述在本質上係純粹例示性且不欲限制本發明或本發明之應用及使用。此外，不欲(使本發明)受到存在於先前技術領域、背景或以下詳細描述中之任何已表達或暗示的理論約束。
為了繪示之簡單性及清晰性，該等圖式繪示一般結構形式，且可省略對眾所周知之特徵及技術的描述及細節以避免不必要地費解本發明。另外，在該等圖式中的元件不必按比例繪製。例如，在該等圖式中之一些該等元件或區域的尺寸可能相對於其他元件或區域經放大以助於促進對本發明之諸實施例的理解。
在該描述及該等請求項中之術語「第一」、「第二」、「第三」、「第四」及相似物(若存在)，可用於區分類似的元件且未必描述一特定順序或時間順序。應瞭解，在合適的環境下，如此使用之術語係可互換，使得本文描述之本發明的諸實施例係(例如)能夠按除本文繪示或另外描述之順序以外的順序操作或製造。此外，術語「包括」、「包含」、「具有」及其等之任意變更欲涵蓋非排他性包含，使得包括一元件清單的一製程、方法、物件或裝置不必限於此等元件，而是可包含未明確列出或此製程、方法、物件或裝置固有的其他元件。如本文使用之術語「耦合」係定義為以一電性或非電性方式直接或間接地連接。
術語「金氧半導體」及縮寫「MOS」與術語「互補金氧半導體」及縮寫CMOS欲包含任意類型絕緣閘極場效應電晶體(FET)或裝置，而不管該閘極介電質是否由一氧化物或另一類型絕緣材料組成，且不管該閘極是否由一金屬或另一類型導體組成。因此，此等術語以此較廣泛含義用於本文中。術語「半導體」欲包含任意半導體，不管是單晶體、多晶體還是非晶質且包含IV族類型半導體、非IV族類型半導體、複合半導體以及有機及無機半導體。此外，術語「基板」及「半導體基板」欲包含單晶結構、多晶及非晶質結構、薄膜結構、分層結構，例如且不欲限於絕緣體上半導體(SOI)結構及其等之組合。術語「半導體」縮寫為「SC」。
為便於解釋且不欲限制，本文描述矽半導體之半導體裝置及製造方法，但是熟習此項技術者將瞭解亦可使用其他半導體材料。此外，儘管本發明經繪示用於一雙井CMOS反相器的情況，但是熟習此項技術者將瞭解本發明適用於任意類型的CMOS裝置或具有摻雜區域而導致寄生電晶體的其他裝置。此外，本文描述之本發明的各種實施例係由具有特定導電類型、具有適合於該導電類型裝置或結構的各種P及N摻雜區域的半導體裝置及結構繪示。但是此做法純粹為便於解釋且不欲限制。熟習此項技術者將瞭解可藉由互換導電類型使得一P型區域變為一N型區域而提供具有相反導電類型的裝置或結構，藉此，(例如)一P通道結構可替代一N通道結構而提供，如此等等。或者，以下描述中所闡釋之該等特定區域可能更一般地係指具有一「第一導電類型」及一「第二相反導電類型」，其中該第一導電類型可為N型或P型，且然後該第二導電類型為P型或N型，如此等等。
圖1至圖2顯示先前技術雙井CMOS反相器20，N通道裝置24位於基板21上之P井22中，且P通道裝置25位於基板21上之N井23中。P+接觸區域221歐姆接觸於P井22，且N+接觸區域231歐姆接觸於N井23。N通道電晶體24之N+源極-汲極區域222、223提供於P井22中。P通道電晶體25之P+源極-汲極區域232、233提供於N井23中。區域222、223之任一者及區域232、233之任一者可用作為該源極或汲極。提供閘極26用於N通道裝置24且提供閘極29用於P通道裝置25。閘極26、29以習知的方式在源極-汲極區域222、223及232、233之間延伸。當經連接以形成一反相器時，閘極26、29通常耦合在一起且信號輸入電壓(Vin)28供應至該耦合處，且汲極區域233、223通常耦合在一起且從該耦合處得到輸出電壓(Vout)30。淺溝渠隔離區域27係習知地提供於表面33處之裝置區域221、222之間及在裝置區域231、232之間。此外，淺溝渠隔離區域271通常提供於表面33處的P井區域22與N井區域23之間，其中形成於P井區域22與N井區域23之間的PN接面31或將觸及表面33。
寄生雙極電晶體34、36繪示於圖1，其等可以導致鎖定條件。雙極電晶體34為一橫向NPN電晶體(縮寫為LNPN)，其係由用作為發射器及集電極(或反之亦然)的N+接觸區域223及具有N+接觸區域231的N井23以及用作為LNPN電晶體34基極之具有P+接觸區域221的P井22形成。LNPN電晶體34之基極電阻Rp 35借助於P井22之有限電阻而存在。雙極電晶體36為一垂直PNP電晶體(縮寫為VPNP)，其係由用作為發射器及集電極(或反之亦然)的P+接觸區域233及具有P井22及P+接觸221的P基板21以及用作為VPNP電晶體36基極之具有N+接觸區域231的N井23形成。VPNP電晶體36之基極電阻Rn 37借助於N井23之有限電阻而存在。
鎖定可以若干方式發生。舉例而言，現在參考圖1，當一正電壓施加至N井23中之P+接觸區域233時，其透過VPNP雙極電晶體36之N井(基極)23將電洞注入基板21。該等注入電洞將由P井22中的P+(集電極)接觸區域221收集。若在P井22處的電位降足夠開啟N+/P井二極體223/22，則LNPN電晶體34的N+(發射器)223得以觸發且將開始將電子注入基板21。該等電子是由N井23及N+接觸231收集。若在N井23中的電位降係足夠高，則P+/N井二極體233/23將被迫將更多電洞注入基板21，從而增加電流直到鎖定發生。此種情況通常稱為「P鎖定」。
當一負電壓施加至N+/P井二極體223/22時，其開始透過LNPN雙極電晶體34之P井(基極)22將電子注入基板21。該等注入電子將由N井(集電極)區域23及N+接觸231收集。若在N井23中的電位降足夠開啟P+/N井二極體233/23，則VPNP電晶體36的發射器區域233得以觸發且將開始透過N井23將電洞注入基板21。該等電洞由P井區域22及P+接觸221收集。若在P井22中之電位降係足夠高，則N+/P井二極體223/22將被迫將更多電子注入基板21。此反饋環增加電流直到鎖定發生。此種情況通常稱為「N鎖定」。
抗鎖定或傾向性取決於許多因素，諸如井區域22、23的摻雜程度及介於該等注入接觸件(例如介於圖1的區域223、233之間)之間的間隔S及此等區域至井邊界的距離S1、S2(S=S1+S2)。改良抗鎖定之先前技術方法包含：(i)在該CMOS裝置之N通道側與P通道側之間提供一深介電質填充的溝渠隔離區域(例如深隔離溝渠271')，(ii)在井22、23下添加一埋層，從而增加介於注入接觸區域223、233之間的間隔S(iii)添加防護環圍繞裝置24、25，及(iv)增加S。在許多技術中，在該CMOS裝置之N通道部分與P通道部分之間提供一深隔離區域，諸如隔離區域或溝渠271'，或在該等N與P井下提供一個或多個埋層係不切實際，藉此限制此等方法之潛在鎖定解決方案，包含需要該裝置間隔S之一增加的諸防護環。
圖3為根據先前技術之CMOS裝置20'的一簡化示意俯視圖，其包含介於或圍繞N通道裝置24之P+區域34、34'及介於或圍繞P通道裝置25之N+區域35、35'。區域34、34'；35、35'可具有環繞裝置24、25的防護環形狀或可限於位於裝置24、25之間的橫向「條」。舉例而言，當使用該「條」組態時，P+防護條34及N+防護條35位於裝置24與裝置25之間，且當使用該防護環組態時，P+防護環34成為圍繞裝置24之P+防護環34'的一部分，且N+防護條35成為圍繞裝置25之N+防護環35'的一部分。在先前技術中，區域34、34'；35、35'藉由將其等連接至預定電位(例如將P+區域34、34'連接至參考電位(例如Vss)且將N+區域35、35'連接至主電路電源(例如Vdd)而偏壓。所注入之電子及電洞係由此等防護環或條而收集，藉此減小在該等非注入發射器處的偏壓變化且增加鎖定起始的觸發電流。此做法改良抗鎖定，但是以增加的電路佈局面積及/或互連複雜性為代價。為改良裝置封裝及IC複雜性而期望使CMOS裝置佈局變得越小，則由此先前技術防護環或條所需要的面積損失及/或連接複雜性變得越困難。
圖4為根據本發明之一實施例、為了獲得改良的抗鎖定之雙井CMOS反相器40的一簡化示意橫截面視圖，且圖5為該反相器之一簡化示意平面圖。反相器40包括大體上類似於圖1裝置中之等效區域的下列區域，例如基板41；P井42；N井43；P井接觸區域421；N井接觸區域431；P井22內之N+源極-汲極(或汲極-源極)區域422、423；N井23內之P+源極-汲極(或汲極-源極)區域432、433；N通道裝置44之閘極46與P通道裝置45之閘極49。如在圖1之實例情況下，閘極46、49係通常耦合在一起且耦合至輸入終端(例如Vin)48，且汲極區域423、433通常耦合在一起且耦合至輸出終端(例如Vout)50。接觸區域421、422係通常聯繫至Vss且接觸區域431、432係通常聯繫至Vdd，但是此等連接件以及該等輸入-輸出連接旨在作純粹說明而非限制。淺隔離溝渠47及471係以如與圖1相關之實質相同方式期望地提供於各種裝置區域之間。
裝置40不同於先前技術裝置20之處在於其包含額外N及P井區域64、65(例如在本文中稱為標記「條」)，N條區域64具有寬度74且P條區域65具有寬度75。N及P條區域64、65係位於P井42與N井43之間。出於製程之經濟性，N條區域64係使用與用於形成N井43相同的摻雜程序(例如離子植入)在相同時刻形成，且因此具有實質上相同的深度及摻雜輪廓，且P條區域65係使用與用於形成P井42相同的程序(例如亦為離子植入)在相同時刻形成，且因此具有實質上相同的深度及摻雜輪廓，但是亦可使用其他程序、單獨施加遮罩步驟及不同的摻雜輪廓。P井及P條表面摻雜為介於約5E16cm-3 與5E17cm-3 之間，且N井及N條表面摻雜為介於約7E16cm-3 與7E17cm-3 之間，但是亦可使用較高或較低的摻雜值。N條區域64習知地與P井42形成PN接面612且P條區域65習知地與N井43形成PN接面613。在該繪示實施例中，NP接面611係習知地形成在N條區域64與P條區域65之間。此配置為較佳配置。然而，在其他實施例中，基板41之一部分或多部分可存在於P井42、N條64、P條65及/或N井43之一者或多者之間。淺溝渠隔離區域471係期望地提供在表面53處，其中介於N條區域64與P條區域65之間的NP接面611或將橫穿表面53。此為較佳的，但是在其他實施例中可能被省略。N+接觸區域66係習知地提供至N條區域64且P+接觸區域67係習知地提供至P條區域65。
已發現，不將N及P條區域64、65耦合至各種固定的電位(正如連接先前技術條或防護環34、34'；35、35'至Vss或Vdd之一者或另一者)，而是使N條區域64及P條區域65經由浮動連接件62耦合在一起會獲得明顯改良的抗鎖定，該浮動連接件62係習知地提供在接觸區域66、67之間。在該較佳實施例中，連接件62為一低電阻金屬連接件，但是在其他實施例中，亦可使用摻雜半導體、半金屬及各種導電合金及/或混合物。已發現，使連接件62相對於Vss或Vdd或其他固定電路電位而浮動係有利的，亦即連接件62僅需運行於N條區域64與P條區域65之間且不需耦合至在該裝置或該電路其他處產生的一參考電位，而裝置40形成該裝置或該電路之一部分。此(操作)簡化必需的互連。
結合圖4至圖5，應注意的是，位於N通道裝置44與P通道裝置45之間的鄰近P井42的N條64及鄰近N井43的P條65，與位於先前技術N通道裝置24與P通道裝置25之間的N通道裝置24的防護環或條34、34'及P通道裝置25的防護環或條35、35'相比較，具有相反的導電類型。舉例而言，在圖3之先前技術配置中，從左到右的區域順序為：首先N通道裝置24，然後P+條34，然後N+條35及最後P通道裝置25。藉由比較，圖4至圖5中之從左到右的區域順序為：首先N通道裝置42，然後N條64，然後P條65及最後P通道裝置45。因此，在先前技術中，防護P+條34與裝置24的P井22具有相同導電類型且N+條35與裝置25的N井23具有相同導電類型，然而在圖4至圖6的發明實施例中，N條64及P條65具有與其等鄰近之該等裝置區域的該等井相反的導電類型。在繪示於圖4至圖5的實施例中，應進一步注意的是，N及P條64、65係僅提供於裝置44、45之間且不需要橫位於裝置44、45外側(例如在左邊及右邊)的另一條，儘管如與圖6相關之解釋，額外條可包含於另一實施例中。
圖6為類似於圖4之CMOS反相器40'且根據本發明之又一實施例之CMOS反相器40'的一簡化示意平面圖，其中浮動橫條或防護環64、64'；65、65'經提供用於獲得改良之抗鎖定。各防護環64'、65'橫向圍繞其各自之裝置，亦即N防護環64'橫向圍繞N通道裝置44且P防護環65'橫向圍繞P通道裝置45。在其他實施例中，防護環64'、65'之片段641或651或兩者可提供於裝置44、45之外部。此等可替代條64、65或添加至條64、65。不像先前技術之防護環或條34、34'；35、35'(見圖3)，條或防護環64、64'；65、65'及/或片段641、651以與如圖4至圖5之N條區域64及P條區域65之實質相同的方式聯繫在一起且期望地相對於各種固定電路電位(例如Vss、Vdd等)向左浮動。舉例而言，若僅提供條64、65，則其等係習知地經由導體62耦合。若僅提供環64'、65'，則其等亦係習知地經由導體62耦合。若提供條64、65及環片段641、651而沒有環64'、65'之介於其間部分642、652，則使用導體621、622將隔開部分641、642橫向耦合在一起且耦合至條64、65。任一配置係有用。
下表1顯示各種裝置組態之鎖定觸發電流Itrig ，該表將繪示於圖1至圖2的先前技術結構與繪示於圖5至圖6的發明結構實施例作比較。鎖定觸發電流Itrig 越大，抗鎖定越好。因此，較大的Itrig 值係期望的。
上表1藉由實例顯示，與圖1至圖3之先前技術配置相比，在圖4至圖5之實施例中包含浮動條64、65如何增加抗鎖定(亦即提供較高Itrig )。繪示於圖1中的寄生雙極電晶體LNPN 34及VPNP 36亦存在於圖4結構中且在該處顯示標識為LNPN 34'及VPNP 36'。考慮(例如)圖4至圖5之裝置40操作。當包括寄生LNPN電晶體34'之N+/P井接觸(例如汲極)區域423導通時，電子從該處朝基板41注入。但是N條54收集此等電子且在P條65下產生一負電位。此負電位有助於減緩來自N+/P井接觸區域423的注入且減少或將到達亦可充當VPNP電晶體36基極之LNPN電晶體34集電極(例如N井43)的電子數量。當VNPN電晶體36'開始導電，由於該P條區域65的存在會發生類似操作。因此，鎖定起始觸發電流得以增加且P鎖定及N鎖定兩者之抗鎖定得以改良。
圖7為根據本發明又一實施例之雙井CMOS反相器裝置80的一簡化示意橫截面視圖。裝置80不同於裝置40之處在於其包含橫向接觸裝置45外側(在右邊)之基板41的P+條82。如顯示，P+條82(例如)藉由連接件623耦合至P條65及N條64。已發現，此做法可進一步增加Itrig 及藉此增加抗鎖定。
在獲得關於繪示於圖4至圖5之該等實施例的表1資料中，接觸區域423之寬度72係習知地為約2微米。接觸區域422、421及433、432及431之寬度係大體上類似。對於表I之資料(S=30微米)，P條65之寬度75為約10微米，且N條64之寬度74為約10微米，但是亦可使用更大及更小值。據發現，若N條64之寬度74與P條65之寬度75不相同，亦即若N條64之寬度74係小於P條65之寬度75或相反P條65之寬度75係大於N條64之寬度74，則可獲得更佳的性能(亦即更高的Itrig )。更一般地陳述，P條65之寬度75與N條64之寬度74的比率R等於或大於1係有用，該比率R在大約範圍內，及較佳地在大約範圍內係較習知。在本文所提之R範圍內，對於常數S及一給定的P條65之寬度75，通常存在一N條64最佳寬度或反之亦然。圖8顯示對於常數S=25微米而歸一化至N條64之寬度74為約15微米的以N條64之寬度74為一函數的鎖定觸發電流Itrig 跡線92之曲線圖90。應注意的是，Itrig 在N條64之寬度74為約4微米處具有一最大值，其中P條65之寬度75為約16微米(例如R~4)。
根據另一實施例，一種習知地形成以上描述的裝置40、40'、80的方法包括：提供基板41且然後以任意順序：
‧在基板41內形成具有一第一導電類型的第一井區域42；
‧在基板41內形成具有一第二相反導電類型的第二井區域43，該第二井區域與第一井區域42橫向隔開；
‧在基板41內，介於第一井區域42與第二井區域43之間形成具有該第一導電類型的第一另一區域65，該第一另一區域接近第二井區域43；
‧在基板41內，介於第一井區域42與第二井區域43之間形成具有該第二導電類型的第二另一區域64，該第二另一區域接近第一井區域42；
‧在第二井區域43內提供具有該第一導電類型的第一源極-汲極區域432、433；
‧在第一井區域42內提供具有該第一導電類型的第一接觸區域421；
‧在第一另一區域65內提供具有該第一導電類型的第二接觸區域67；
‧在第一井區域42內提供具有該第二導電類型的第二源極-汲極區域422、423；
‧在第二井區域43內提供具有該第二導電類型的第三接觸區域431；
‧在第二另一區域64內提供具有該第二導電類型的第四接觸區域66；及然後
‧歐姆耦合第二接觸區域與第四接觸區域67、66。
(吾等)期望第一井區域42與該第一另一區域65係實質上同時形成。(吾等)進一步期望第二井區域43與該第二另一區域64係實質上同時形成。應瞭解，因為該第一源極-汲極區域432、433；該第一接觸區域421及該第二接觸區域67係具有相同(例如第一)導電類型，所以可個別地或以各種組合同時提供其等。類似地，應瞭解，因為該第二源極-汲極區域422、423；該第三接觸區域431及該第四接觸區域66係具有相同(例如第二)導電類型，所以可個別地或以各種組合同時提供其等。離子植入為形成此等區域之一適合的摻雜方法。在一較佳實施例中，第一另一區域65具有第一寬度75及第二另一區域64具有第二寬度74，且第一寬度75超過第二寬度74。在另一實施例中，在基板41內橫向形成具有該第一導電類型之又一接觸區域82於第二井區域43外部且又一接觸區域82係歐姆耦合至第一另一區域65及第二另一區域64之一者或兩者。
根據一第一實施例，其提供一CMOS裝置結構(40、40'、80)，該結構包括一第一MOS電晶體(44)，該第一MOS電晶體具有位於第一半導體區域(42)內之具有第一導電類型的第一源極及汲極區域(422、423)，該第一半導體區域(42)具有一第二相反導電類型；一第二MOS電晶體(45)，該第二MOS電晶體耦合至該第一MOS電晶體(44)且具有位於一第二半導體區域(43)內之第二導電類型的第二源極及汲極區域(432、433)，該第二半導體區域(43)具有該第一導電類型；該第一導電類型之一第一另一半導體區域(64、64')，接近該第一半導體區域(42)且位於該第一MOS電晶體(44)與該第二MOS電晶體(45)之間；該第二導電類型之一第二另一半導體區域(65、65')，接近該第二半導體區域(43)且位於該第一MOS電晶體(44)與該第二MOS電晶體(45)之間；且其中該第一另一區域及第二另一區域(64、65、64'、65')具有介於其等之間的一歐姆連接件(62)。根據另一實施例，該歐姆連接件係相對於參考電位終端電浮動，該等參考電位終端經調適以耦合至該CMOS裝置結構(40、40'、80)之該第一源極-汲極區域及該第二源極-汲極區域(422、423；432、433)。根據又一實施例，該第一另一半導體區域(64、64')係與該第二半導體區域(43)同時形成，且該第二另一半導體區域(65、65')係與該第一半導體區域(42)同時形成。根據再一實施例，該第一另一半導體區域(64、64')具有一第一寬度(74)且該第二另一半導體區域(65、65')具有等於或大於該第一寬度(74)之一第二寬度(75)。根據又一實施例，該第二寬度(75)係在大於該第一寬度(74)約2倍至5倍範圍內。根據再一實施例，該第二半導體區域(43)具有一第二深度且該第一另一半導體區域(64、64')具有實質上相同的第二深度。根據另一實施例，該第一另一半導體區域(64、64')及該第二另一半導體區域(65、65')具有實質上矩形的平面圖形狀。根據又一實施例，該裝置結構(40、40'、80)包括該第二導電類型之又一區域(82)，橫向位於該第二電晶體(45)之該第二半導體區域(43)的外部且歐姆耦合至第一另一及第二另一半導體區域(64、65、64'、65')之一者或兩者。根據又一實施例，該第一另一半導體區域(64')具有實質上圍繞該第一MOS電晶體(44)的一環狀。根據再一實施例，該第一另一半導體區域包括兩個條部分(64、641)，一第一條部分(64)位於該第一MOS電晶體(44)與該第二MOS電晶體(45)之間，及一第二條部分(641)自該第一條部分(64)隔開且實質上平行於該第一條部分(64)且鄰近在遠離該第二MOS電晶體(45)之一位置內的該第一MOS電晶體(44)。根據又一實施例，該第一MOS電晶體(44)、該第一另一半導體區域(64、64')、該第二另一半導體區域(65、65')及該第二MOS電晶體(45)係以該順序橫向配置。
根據一第二實施例，其提供一電子裝置(40、40'、80)，其具有第一(44)及第二(45)場效應電晶體，該等電晶體具有相反導電類型，該電子裝置包括：一第一區域(42)，其具有一第一導電類型，在該第一區域中具有具一與該第一導電類型相反的第二導電類型的源極-汲極區域(422、423)，藉此形成該第一(44)場效應電晶體；一第二區域(43)，其具有一第二導電類型，在該第二區域中具該第一導電類型的源極-汲極區域(432、323)，藉此形成該第二(45)場效應電晶體；及第三歐姆耦合區域(64、64')與第四(65、65')歐姆耦合區域，其等分別具有第二導電類型及第一導電類型，位於該第一區域(42)與該第二區域(43)之間。根據另一實施例，該第三(64、64')區域係接近該第一區域(42)。根據又一實施例，該電子裝置(40、40'、80)經調適以在一第一終端處接收一參考電位且在一第二終端處接收一電源電位，且該第三區域(64、64')及第四區域(65、65')兩者均不歐姆耦合至該第一終端或該第二終端。根據又一實施例，該第三(64)區域具有一第三寬度(74)及該第四(65)區域具有一第四寬度(75)，該第四寬度(75)除以該第三寬度(74)形成一比率。根據又一實施例，。根據又一實施例，耦合該第一(44)及第二(45)場效應電晶體以便形成一反相器。
根據一第三實施例，其提供一種用於形成一CMOS裝置(40、40'、80)的方法，該方法包括：提供一基板(41)且然後以任意順序，在該基板內形成具有一第一導電類型的一第一井區域(42)；在該基板內形成具有一第二相反導電類型的一第二井區域(43)，該第二井區域與該第一井區域(42)橫向隔開一第一距離；在基板(41)內，介於該第一(42)與第二(43)井區域之間形成具有該第一導電類型的第一另一區域(65)，該第一另一區域接近該第二井區域(43)；在基板(41)內，介於該第一(42)與第二(43)井區域之間形成具有該第二導電類型的第二另一區域(64)，該第二另一區域接近該第一井區域(42)；在該第二井區域(43)內提供具有該第一導電類型的第一源極-汲極區域(432、433)；在該第一井區域(42)內提供具有該第一導電類型的一第一接觸區域(421)；在該第一另一區域(65)內提供具有該第一導電類型的一第二接觸區域(67)；在該第一井區域(42)內提供具有該第二導電類型的第二源極-汲極區域(422、423)；在該第二井區域(43)內提供具有該第二導電類型的一第三接觸區域(431)；在第二另一區域(64)內提供具有該第二導電類型的一第四接觸區域(66)，且然後歐姆耦合該第二接觸區域(67)及該第四接觸區域(66)。根據另一實施例，該第一井區域(42)與該第一另一區域(65)係實質上形成於一第一相同時間，且該第二井區域(43)與該第二另一區域(64)係實質上形成於一第二相同時間。根據又一實施例，該第一另一區域(65)具有一第一寬度(75)及該第二另一區域(64)具有一第二寬度(74)且該第一寬度(75)等於或超過該第二寬度(74)。根據另一實施例，該方法進一步包括在基板(41)內橫向形成具有該第一導電類型之又一接觸區域(82)於該第二井區域(43)外部且歐姆耦合該又一接觸區域(82)至該第一另一區域(65)及第二另一區域(64)之一者或兩者。
雖然已在本發明之以上詳細描述中提出至少一個例示性實施例，但是應瞭解，存在大量變更。亦應瞭解，該例示性實施例或該等例示性實施例僅為實例，且不欲以任何方式限制本發明之範圍、應用性或組態。而是，以上詳細描述將給熟習此項技術者提供用於實施本發明之一例示性實施例的一方便指示，應瞭解，在不脫離如在附加的申請專利範圍及其等之合法等效物中提出的本發明範圍下，可對描述於一例示性實施例中的諸元件功能及配置進行各種改變。
20．．．CMOS反相器
20'．．．CMOS反相器
21．．．基板
22．．．P井
23．．．N井
24．．．N通道裝置
25．．．P通道裝置
26．．．閘極
27．．．淺溝渠隔離區域
28．．．輸入電壓
29．．．閘極
30．．．輸出電壓
31．．．PN接面
33．．．表面
34．．．寄生雙極電晶體
34'．．．寄生雙極電晶體
34'．．．P+防護環
35．．．基極電阻Rp
35'．．．N+防護環
36．．．寄生雙極電晶體
36'．．．寄生雙極電晶體
37．．．基極電阻Rn
40．．．CMOS反相器
40'．．．CMOS反相器
41．．．基板
42．．．P井
43．．．N井
44．．．N通道裝置
45．．．P通道裝置
46．．．閘極
47．．．淺隔離溝渠
48．．．輸入終端
49．．．閘極
50．．．輸出終端
53．．．表面
62．．．浮動連接件
62'．．．浮動連接件
64、64'．．．半導體區域
65、65'．．．半導體區域
66．．．第四接觸區域
67．．．第二接觸區域
72．．．寬度
74．．．寬度
75．．．寬度
80．．．CMOS反相器裝置
82．．．P+條
90．．．繪圖
92．．．跡線
221．．．P+接觸區域
222、223．．．N+源極及汲極區域
231．．．N+接觸區域
232、233．．．P+源極及汲極區域
271．．．淺溝渠隔離區域
271'．．．深隔離溝渠
421．．．P井接觸區域
422、423．．．N+源極-汲極(或汲極至源極)區域
431．．．N井接觸區域
432、433．．．P+源極-汲極(或汲極至源極)區域
471．．．淺隔離溝渠
611．．．NP接面
612．．．PN接面
613．．．PN接面
621．．．導體
622．．．導體
623．．．連接件
641．．．片段
642．．．片段
651．．．片段
652．．．部分
圖1為根據先前技術之一雙井CMOS反相器的一簡化示意橫截面視圖，其顯示存在於此等結構中的該等固有寄生雙極裝置及用於改良該抗鎖定的一先前技術配置；
圖2為根據先前技術之圖1之CMOS反相器的一簡化示意平面圖；
圖3為根據先前技術添加防護環或條之圖1之CMOS反相器的一簡化示意平面圖；
圖4為根據本發明一實施例之一雙井CMOS反相器的一簡化示意橫截面視圖；
圖5為圖4之CMOS反相器之一簡化示意平面圖；
圖6為類似於圖4之反相器且根據提供有浮動防護環之本發明又一實施例之一CMOS反相器的一簡化示意平面圖；
圖7為根據本發明之一另一實施例的一雙井CMOS反相器的一簡化示意橫截面視圖；及
圖8為以置於圖4之該等CMOS裝置之間的一浮動防護條之寬度為一函數的歸一化鎖定觸發電流的一繪圖。
34'．．．寄生雙極電晶體
35．．．基極電阻Rp
36'．．．寄生雙極電晶體
37．．．基極電阻Rn
40．．．CMOS反相器
41．．．基板
42．．．P井
43．．．N井
44．．．N通道裝置
45．．．P通道裝置
46．．．閘極
47．．．淺隔離溝渠
48．．．輸入終端
49．．．閘極
50．．．輸出終端
53．．．表面
62．．．浮動連接件
64．．．半導體區域
65．．．半導體區域
66．．．第四接觸區域
67．．．第二接觸區域
72．．．寬度
74．．．寬度
75．．．寬度
421．．．P井接觸區域
422、423．．．N+源極-汲極(或汲極-源極)區域
431．．．N井接觸區域
432、433．．．P+源極-汲極(或汲極-源極)區域
471．．．淺隔離溝渠
611．．．NP接面
612．．．PN接面
613．．．PN接面

Claims (4)

  1. 一種用於形成一互補金氧半導體(CMOS)裝置的方法，其包括：提供一基板且接著以任何順序：在該基板內形成具有一第一導電類型的一第一井區域；在該基板內形成具有一第二相反導電類型的一第二井區域，該第二井區域與該第一井區域橫向隔開一第一距離；在該基板內於該第一井區域與該第二井區域之間形成該第一導電類型的一第一另一區域，該第一另一區域接近該第二井區域；在該基板內於該第一井區域與該第二井區域之間形成該第二導電類型的一第二另一區域，該第二另一區域接近該第一井區域；在該第二井區域內提供該第一導電類型的第一源極-汲極區域；在該第一井區域內提供該第一導電類型的一第一接觸區域；在該第一另一區域內提供該第一導電類型的一第二接觸區域；在該第一井區域內提供該第二導電類型的第二源極-汲極區域；在該第二井區域內提供該第二導電類型的一第三接觸 區域；在該第二另一區域內提供該第二導電類型的一第四接觸區域；且接著歐姆耦合該第二接觸區域與該第四接觸區域。
  2. 如請求項1之方法，其中該第一井區域與該第一另一區域係實質上形成於一第一相同時間，且該第二井區域與該第二另一區域係實質上形成於一第二相同時間。
  3. 如請求項1之方法，其中該第一另一區域具有一第一寬度及該第二另一區域具有一第二寬度，且該第一寬度等於或超過該第二寬度。
  4. 如請求項1之方法，其進一步包括在該基板內橫向形成該第一導電類型的又一接觸區域於該第二井區域外部，及歐姆耦合該又一接觸區域至該第一另一區域及第二另一區域之一者或兩者。
TW098135836A 2008-10-31 2009-10-22 互補金氧半導體之抗鎖定 TWI491022B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US12/262,922 US7892907B2 (en) 2008-10-31 2008-10-31 CMOS latch-up immunity

Publications (2)

Publication Number Publication Date
TW201027712A TW201027712A (en) 2010-07-16
TWI491022B true TWI491022B (zh) 2015-07-01

Family

ID=42130350

Family Applications (1)

Application Number Title Priority Date Filing Date
TW098135836A TWI491022B (zh) 2008-10-31 2009-10-22 互補金氧半導體之抗鎖定

Country Status (2)

Country Link
US (2) US7892907B2 (zh)
TW (1) TWI491022B (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7892907B2 (en) * 2008-10-31 2011-02-22 Freescale Semiconductor, Inc. CMOS latch-up immunity
US8765607B2 (en) 2011-06-01 2014-07-01 Freescale Semiconductor, Inc. Active tiling placement for improved latch-up immunity
US8941181B2 (en) 2011-12-08 2015-01-27 Texas Instruments Incorporated Compensated well ESD diodes with reduced capacitance
WO2015001926A1 (ja) * 2013-07-05 2015-01-08 富士電機株式会社 半導体装置
US9754966B1 (en) 2016-04-26 2017-09-05 Nxp Usa, Inc. Semiconductor on insulator (SOI) block with a guard ring
US20200194459A1 (en) * 2018-12-18 2020-06-18 Vanguard International Semiconductor Corporation Semiconductor devices and methods for fabricating the same
CN110534512B (zh) * 2019-09-07 2023-02-07 电子科技大学 一种抗闩锁版图结构

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5406513A (en) * 1993-02-05 1995-04-11 The University Of New Mexico Mechanism for preventing radiation induced latch-up in CMOS integrated circuits
US5438005A (en) * 1994-04-13 1995-08-01 Winbond Electronics Corp. Deep collection guard ring
US6392282B1 (en) * 1998-01-30 2002-05-21 Hamamatsu Photonics K.K. BiCMOS-integrated photodetecting semiconductor device having an avalanche photodiode

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4791316A (en) * 1986-09-26 1988-12-13 Siemens Aktiengesellschaft Latch-up protection circuit for integrated circuits using complementary MOS circuit technology
US5210846B1 (en) * 1989-05-15 1999-06-29 Dallas Semiconductor One-wire bus architecture
US5736777A (en) * 1995-12-29 1998-04-07 Intel Corporation Method and apparatus for fast self-destruction of a CMOS integrated circuit
US6583470B1 (en) * 1999-03-09 2003-06-24 Science & Technology Corporation @ Unm Radiation tolerant back biased CMOS VLSI
US6683362B1 (en) * 1999-08-24 2004-01-27 Kenneth K. O Metal-semiconductor diode clamped complementary field effect transistor integrated circuits
US6420221B1 (en) * 2000-02-22 2002-07-16 Taiwan Semiconductor Manufacturing Company Method of manufacturing a highly latchup-immune CMOS I/O structure
US6787858B2 (en) * 2002-10-16 2004-09-07 Freescale Semiconductor, Inc. Carrier injection protection structure
US7211477B2 (en) * 2005-05-06 2007-05-01 Freescale Semiconductor, Inc. High voltage field effect device and method
US7528015B2 (en) * 2005-06-28 2009-05-05 Freescale Semiconductor, Inc. Tunable antifuse element and method of manufacture
US20070120196A1 (en) * 2005-11-28 2007-05-31 Via Technologies, Inc. Of R.O.C. Prevention of latch-up among p-type semiconductor devices
US20070158779A1 (en) * 2006-01-12 2007-07-12 International Business Machines Corporation Methods and semiconductor structures for latch-up suppression using a buried damage layer
US7276768B2 (en) * 2006-01-26 2007-10-02 International Business Machines Corporation Semiconductor structures for latch-up suppression and methods of forming such semiconductor structures
US7491618B2 (en) * 2006-01-26 2009-02-17 International Business Machines Corporation Methods and semiconductor structures for latch-up suppression using a conductive region
US20070194403A1 (en) * 2006-02-23 2007-08-23 International Business Machines Corporation Methods for fabricating semiconductor device structures with reduced susceptibility to latch-up and semiconductor device structures formed by the methods
US8519402B2 (en) * 2008-07-31 2013-08-27 International Business Machines Corporation Structure, structure and method of latch-up immunity for high and low voltage integrated circuits
US7892907B2 (en) * 2008-10-31 2011-02-22 Freescale Semiconductor, Inc. CMOS latch-up immunity

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5406513A (en) * 1993-02-05 1995-04-11 The University Of New Mexico Mechanism for preventing radiation induced latch-up in CMOS integrated circuits
US5438005A (en) * 1994-04-13 1995-08-01 Winbond Electronics Corp. Deep collection guard ring
US6392282B1 (en) * 1998-01-30 2002-05-21 Hamamatsu Photonics K.K. BiCMOS-integrated photodetecting semiconductor device having an avalanche photodiode

Also Published As

Publication number Publication date
US20110101465A1 (en) 2011-05-05
US8963256B2 (en) 2015-02-24
US7892907B2 (en) 2011-02-22
TW201027712A (en) 2010-07-16
US20100109090A1 (en) 2010-05-06

Similar Documents

Publication Publication Date Title
CN104167414B (zh) 双槽区结隔离型电压钳位器件及其形成方法
TWI491022B (zh) 互補金氧半導體之抗鎖定
US9576945B2 (en) Methods and apparatus for increased holding voltage in silicon controlled rectifiers for ESD protection
US8809961B2 (en) Electrostatic discharge (ESD) guard ring protective structure
US8692289B2 (en) Fast turn on silicon controlled rectifiers for ESD protection
KR20120081830A (ko) 반도체 장치 및 그 제조 방법
CN100565886C (zh) 对衬底电压较不敏感的soi器件
US20080023767A1 (en) High voltage electrostatic discharge protection devices and electrostatic discharge protection circuits
US6876041B2 (en) ESD protection component
US10504886B1 (en) Low-capacitance electro-static-discharge (ESD) protection structure with two floating wells
US9385178B2 (en) High voltage resistor with PIN diode isolation
TWI557876B (zh) Semiconductor device
US8107203B2 (en) Electrostatic discharge protection device
CN104241272A (zh) 静电放电晶体管及其静电放电保护电路
US10937905B2 (en) Transistor having double isolation with one floating isolation
CN104852572A (zh) 高耐压集成电路装置
CN109314131B (zh) 具有双浮接阱的低电容静电放电(esd)保护结构
KR20090051611A (ko) 전력 반도체 소자
CN102569292B (zh) 具有可调节设计窗口的esd保护器件
TWI536562B (zh) 高壓半導體元件及其製造方法
US9153570B2 (en) ESD tolerant I/O pad circuit including a surrounding well
US8537514B2 (en) Diode chain with guard-band
KR20100040470A (ko) Ｃｍｏｓ 장치 및 그 제조방법
Concannon et al. A device level negative feedback in the emitter line of SCR-structures as a method to realize latch-up free ESD protection
CN103811539A (zh) 用于双向高压esd防护的双载子晶体管