CN102738230B

CN102738230B - 超高电压n型金属氧化物半导体元件及其制造方法

Info

Publication number: CN102738230B
Application number: CN201110081712.7A
Authority: CN
Inventors: 陈建志; 林正基; 林镇元; 连士进; 吴锡垣
Original assignee: Macronix International Co Ltd
Current assignee: Macronix International Co Ltd
Priority date: 2011-03-29
Filing date: 2011-03-29
Publication date: 2015-08-19
Anticipated expiration: 2031-03-29
Also published as: CN102738230A

Abstract

本发明公开了一种可改善电学性能的超高电压N型金属氧化物半导体(UHV NMOS)元件及其制造方法。UHV NMOS元件包括一P型衬底；一第一高压N型阱区域，设置于衬底的一部分；一源极和基体P型阱，设置于邻近第一高压N型阱区域的一侧，且源极和基体P型阱包括一源极和一基体；一栅极，自源极和基体P型阱延伸至第一高压N型阱区域的一部分；一漏极设置于第一高压N型阱的另一部分且与栅极相对应；一P型场限制层，设置于第一高压N型阱区域内，且P型场限制层位于漏极与源极和基体P型阱之间；以及一N型掺杂层，形成于P型场限制层上方。

Description

超高电压N型金属氧化物半导体元件及其制造方法

技术领域

本发明是有关于半导体元件及其制造方法，且特别是有关于一种可改善电学性能的超高电压N型金属氧化物半导体(UHV NMOS)元件及其制造方法。

背景技术

近年来几乎在所有的电子装置制造方面都有装置规模缩小的趋势。当装置实际上具有相同的容量，较小型的电子装置比起较大且笨重的电子装置更受到欢迎。因此，具有制造较小的元件的技术可以明确地促使本领域工作人员生产出较小的装置以设置这些较小元件。然而，许多现代电子装置需要执行驱动功能(例如是交换装置)及数据处理、或是执行其它的判断功能。使用低电压互补金属氧化物半导体(complementarymetal-oxide-semiconductor，CMOS)技术是不能使上述装置具有这些双重功能的。因此，目前已经发展出高电压集成电路(high-voltage integratedcircuits，HVIC)或功率集成电路(power-integrated circuits，PIC)以试图将高电压装置结构与低电压装置结构整合在同一芯片上。在高电压集成电路(HVIC)所遇到的两大主要挑战是：(1)使超高电压元件(ultra-highvoltage，UHV)具有一高击穿电压；以及(2)使超高电压元件和邻近的CMOS电路可以有效地隔离绝缘。

在相对高电压进行开关转换的一些应用装置中，例如包括平板显示器、光源及镇流器应用(例如是发光二极管的发光应用)、电源供应器(例如是行动装置充电器)以及其它许多产品。可以运用在这些应用装置中的高电压金属氧化半导体装置应具有高击穿电压，以避免从高电压区域到低电压区域的击穿。此外，半导体元件，例如适合超高电压操作的N型金属氧化物半导体元件，一般都需要良好的操作性能、且能以低成本和容易实施的工艺进行制造。

发明内容

本发明是有关于一种超高电压N型金属氧化物半导体(UHV NMOS)元件及其制造方法。本发明各实施例的具有改善电学性能的UHV NMOS元件不但适合在超高电压下操作，且可以利用低成本和容易实施的工艺进行元件的制作。

根据本发明的第一方面，提出一种超高电压N型金属氧化物半导体元件，包括：一P型材料的衬底；一第一高压N型阱(first high-voltage N-well，HVNW)区域，设置在衬底的一部分；一源极和基体P型阱(source and bulkp-well)，设置于邻近第一高压N型阱区域的一侧，且源极和基体P型阱包括一源极(source)和一基体(bulk)；一栅极，自源极和基体P型阱延伸至第一高压N型阱区域的一部分，和一漏极(drain)设置于第一高压N型阱的另一部分且与栅极相对应；一P型场限制层(P-Top layer)，设置于第一高压N型阱区域内，P型场限制层位于漏极与源极和基体P型阱之间；以及一N型掺杂层(n-type implant layer)，形成于P型场限制层上方。

根据本发明的第二方面，提出一种超高电压N型金属氧化物半导体元件的制造方法。首先，提供一衬底，该衬底包括P型材料。形成一第一高压N型阱区域在衬底的一部分。之后，形成一源极和基体P型阱在邻近第一高压N型阱区域的一侧。接着，形成一P型场限制层在第一高压N型阱区域内；以及形成一N型掺杂层在P型场限制层的上方。

为了对本发明的上述及其它方面有更清楚的了解，下文特举实施例，并配合附图，作详细说明如下：

附图说明

图1为依照本发明第一实施例的一超高电压N型金属氧化物半导体(UHV NMOS)元件的示意图。

图2A、图2B为分别显示具有N型掺杂层和不具N型掺杂层的UHVNMOS元件的I/V特性曲线图。

图3A～图3E为绘示依照本发明第一实施例的一超高电压N型金属氧化物半导体(UHV NMOS)元件的制造方法示意图。

图4A为具有本发明实施例的一超高电压N型金属氧化物半导体(UHV NMOS)的一元件的俯视图。

图4B为图4A元件的局部放大图。

图5为依照本发明第二实施例的一超高电压N型金属氧化物半导体(UHV NMOS)元件的示意图。

图6为依照本发明第三实施例的一超高电压N型金属氧化物半导体(UHV NMOS)元件的示意图。

图7为依照本发明第四实施例的一超高电压N型金属氧化物半导体(UHV NMOS)元件的示意图。

图8为依照本发明第五实施例的一超高电压N型金属氧化物半导体(UHV NMOS)元件的示意图。

图9为依照本发明第六实施例的一超高电压N型金属氧化物半导体(UHV NMOS)元件的示意图。

图10为依照本发明第七实施例的一超高电压N型金属氧化物半导体(UHV NMOS)元件的示意图。

图11为依照本发明第八实施例的一超高电压N型金属氧化物半导体(UHV NMOS)元件的示意图。

图12为依照本发明第九实施例的一超高电压N型金属氧化物半导体(UHV NMOS)元件的示意图。

图13为依照本发明第十实施例的一超高电压N型金属氧化物半导体(UHV NMOS)元件的示意图。

图14为依照本发明第十一实施例的一超高电压N型金属氧化物半导体(UHV NMOS)元件的示意图。

图15为依照本发明第十二实施例的一超高电压N型金属氧化物半导体(UHV NMOS)元件的示意图。

图16为依照本发明第十三实施例的一超高电压N型金属氧化物半导体(UHV NMOS)元件的示意图。

图17为依照本发明第十四实施例的一超高电压N型金属氧化物半导体(UHV NMOS)元件的示意图。

图18为依照本发明第十五实施例的一超高电压N型金属氧化物半导体(UHV NMOS)元件的示意图。

图19为依照本发明第十六实施例的一超高电压N型金属氧化物半导体(UHV NMOS)元件的示意图。

图20为依照本发明第十七实施例的另一种超高电压N型金属氧化物半导体(UHV NMOS)元件的制造方法的示意图。

10：衬底

12：第一N型埋层

13：第二N型埋层

14：第三N型埋层

15：P型外延层

16、16’：第一高压N型阱区域

18：第二高压N型阱区域

20、241、242、243：P型阱

22：源极和基体P型阱

27、29：N型阱

32：P型场限制层(P-Top layer)

34：N型掺杂层(n-type implant layer)

41：第一场氧化物

43：第二场氧化物

45：第三场氧化物

47：第四场氧化物

49：第五场氧化物

52：栅极

53：基体(bulk)

54：源极

56：漏极

61：内绝缘介电层

63：接触孔

64：第一图案化金属层

64a、64b：第一图案化金属层的两分离部

68：内金属介电层

69：通孔

74：第二图案化金属层

74a、74b：第二图案化金属层的两分离部

81：第一隔离氧化物

83：第二隔离氧化物

85：第三隔离氧化物

87：第四隔离氧化物

89：第五隔离氧化物

NMOS：N型金属氧化物半导体

HSOR：高压侧操作区域

HVI：高压内连接

PWS：P型阱空间

具体实施方式

在此发明内容的实施例中，提出一种超高电压N型金属氧化物半导体(Ultra-high voltage n-type-metal-oxide-semiconductor，UHV NMOS)元件及其制造方法。在UHV NMOS元件中采用一N型掺杂层(n-type implantlayer)以改善元件的电学性能，如改善I/V特性曲线。以下提出多组实施例，配合相关附图，以说明发明内容中一些，但不是全部，的超高电压N型金属氧化物半导体元件的形式。事实上，本发明的各种实施例可以用许多不同形式来表示，而不应被此公开的实施例内容所限制；但此公开内容中所提出的这些实施例可以满足应用上的需求。此外，实施例中的叙述，如局部结构、工艺步骤和材料应用等等，仅为举例说明之用，并非对本发明欲保护的范围做限制。此外，此公开内容中所提出的多个实施例中，相同元件使用同样的元件标号。

<第一实施例的UHV NMOS元件>

图1为依照本发明第一实施例的一超高电压N型金属氧化物半导体(UHV NMOS)元件的示意图。在第一实施例中，UHV NMOS元件包括一衬底10，例如是P型材料的衬底。如图1所示，衬底10包括一N型金属氧化物半导体(NMOS)区域和一高压侧操作区域(high-side operationregion，HSOR)。UHV NMOS元件还包括位于NMOS区域的一第一N型埋层(first N-doped buried layer，NBL)12，和位于高压侧操作区域HSOR的一第二N型埋层(second NBL)13，以提供隔离功能。在此实施例中，一P型外延层15可以沉积于衬底10上。UHV NMOS元件还包括一第一高压N型阱(first high-voltage N-well，HVNW)区域16和一第二高压N型阱区域18，分别位于衬底10的一部分和高压侧操作区域HSOR处。第一、第二高压N型阱区域16和18可以提高临界电场(critical electricalfield)，以避免元件在高压操作电压下(如大于650伏特的操作电压)击穿。

此外，P型外延层15可能包括多个P型阱(PWs)和N型阱(NWs)。如图1所示，一P型阱20、邻近第一高压N型阱区域16的一侧的一源极和基体P型阱(source and bulk PW)22，是和N型阱27和29形成于P型外延层15处。此外，位于P型阱空间(PWS)内以进行高压内连接(high-voltage interconnection)的P型阱，可以分裂成多个独立的P型阱，例如P型阱241和242，以提供自我遮蔽与隔离。在此实施例中，P型阱区域中可以还包括具更高P型或N型材料掺杂浓度的区域，如附图中标示P+和N+的区域。源极和基体P型阱22中的P+区域可以作为元件的一基体53，而源极和基体P型阱22中的N+区域可以作为元件的一源极54。另外，位于第一高压N型阱区域16中的一N+区域可以作为元件的一漏极56。

此外，一P型场限制层(P-Top layer)32设置于第一高压N型阱区域16内，并位于漏极56和源极和基体P型阱22之间。元件在高压操作电压下击穿之前，P型场限制层32的存在可以降低表面电场(reduce surfacefield)。在此实施例中，一N型掺杂层(n-type implant layer)34形成于P型场限制层32的上方。N型掺杂层34的存在可以改善元件电学性能，如改善UHV NMOS元件的I/V特性曲线。请参照图2A、图2B，分别显示具有N型掺杂层和不具N型掺杂层的UHV NMOS元件的I/V特性曲线图。不具N型掺杂层的UHV NMOS元件(图2B)呈现不正常的I/V特性曲线，而具N型掺杂层的UHV NMOS元件(图2A)则呈现正常的I/V特性曲线。

在此实施例中，多个场氧化物(field oxide，FOX)设置于任何或所有P型外延层15和/或P型阱、N型阱和第一高压N型阱区域16处。如图1所示，第一场氧化物41邻近P型阱20的一部分处；第二场氧化物43邻近N型阱27处；第三场氧化物45位于第一高压N型阱区域16内并在N型掺杂层34上，且第三场氧化物45位于源极和基体P型阱22与作为漏极56的N+区域之间。第四场氧化物47，邻近高压内连接(high-voltageinterconnection，HVI)的P型阱空间PWS的P型阱241和242处；第五场氧化物49邻近高压侧操作区域(high-side operation region，HSOR)的第二高压N型阱区域18。

此外，一栅极52可以形成于源极54和第三场氧化物45之间。源极56则设置于第一高压N型阱16的另一部分且与栅极52相对应。栅极52自源极和基体P型阱22的源极54延伸至第一高压N型阱区域16的一部分，例如延伸至第三场氧化物45的一部分。图1中，自基体53边缘到漏极56边缘之间的范围可以定义为一UHV NMOS。而高压内连接(HVI)区域可以提供UHV NMOS与同一衬底上其它元件之间的内连接，例如与衬底上的高压集成电路(High voltage integrated circuit，HVIC)或功率集成电路(Power Integrated Circuit，PIC)的元件之间的隔离。

在此实施例中，一绝缘层，例如一内绝缘介电层(inter-layer dielectric，ILD)61，形成于衬底10且沉积于可能暴露出的场氧化物(41，43，45，47and 49)、P型阱(20，22，241，242and 26)、N型阱(27and 29)和部分P型外延层15的上方。而一金属层，例如一第一图案化金属层(firstpatterned metal layer)64，则形成于内绝缘介电层61上，用以连接UHVNMOS与其它各元件。内绝缘介电层61中也具有多个接触孔(contacts)63，以提供第一图案化金属层64和P+/N+区域之间的电性连接。在某些应用例中，金属层可能跨越高压内连接(HVI)区域，以提供UHV元件和邻近元件之间达到内连接的目的。如图1所示，第一图案化金属层64的一部分对应地跨越P型阱空间(PWS)，以进行高压内连接。在一些实施例中，另一绝缘层，例如一内金属介电层(inter-metal dielectric，IMD)68，形成于第一图案化金属层64上，而一第二图案化金属层(secondpatterned metal layer)74则形成于内金属介电层68上。内金属介电层68中也具有多个通孔(vias)69，以提供第一图案化金属层64和第二图案化金属层74之间的电性连接。在某些应用例中，第二图案化金属层74的一部分也可以对应地跨越P型阱空间(PWS)，以进行高压内连接，如图1所示。

<第一实施例的UHV NMOS元件的制造方法>

如图3A所示，首先提供一衬底10(例如是一P型衬底)，且一第一N型埋层(first NBL)12和一第二N型埋层(second NBL)13，如通过光刻工艺(photolithography)和注入工艺(implantation)，形成于衬底10上。在某些应用例中，第一N型埋层12和第二N型埋层13的形成需通过驱入(drive in)工艺而完成。

如图3B所示，一P型外延层15沉积于衬底10上，例如是外延生长于衬底10上。通过光刻工艺和注入工艺，一第一高压N型阱(first HVNW)区域16和一第二高压N型阱区域18，分别形成于衬底10的部分处。第一高压N型阱16形成于衬底10的一部分并和第一N型埋层12相距一距离。第二高压N型阱18形成于衬底10的一部分并邻近第二N型埋层13。在利用光刻工艺和注入工艺以在P型外延层15上提供多个P型阱之后，可以使用驱入(drive in)工艺以完成P型阱、第一高压N型阱16和第二高压N型阱18的形成。至于N型阱27和29，也可以通过光刻工艺和注入工艺之后再搭配驱入工艺，以于P型外延层15上完成N型阱27和29。

如图3B所示，P型外延层15处的多个P型阱，例如是包括一P型阱20、邻近第一高压N型阱区域16的一侧的一源极和基体P型阱(source andbulk PW)22，位于P型阱空间(PWS)内且位于第一、二高压N型阱区域16和18之间的两个独立的P型阱241和242。P型阱241和242可以在元件的高压内连接(HVI)区域提供自我遮蔽与隔离。

之后，如图3C所示，一P型场限制层(P-Top layer)32设置于第一高压N型阱区域16内，而一N型掺杂层(n-type implant layer)34形成于P型场限制层32的上方。N型掺杂层34可以通过光刻工艺之后再以离子注入或掺杂工艺而形成。在第一实施例中，N型掺杂层34的离子注入/掺杂浓度约在1×10¹¹/cm²～9×10¹⁴/cm²的范围内，且形成的深度约0.1μm～3μm。P型场限制层32的存在可以降低表面电场以维持在击穿前的电子平衡。而N型掺杂层34的存在则可以改善元件电学性能，如改善UHVNMOS元件的I/V特性曲线。在此实施例中，P型场限制层32和N型掺杂层34可以使用同一掩模形成，可以降低成本和节省时间。在一实施例中，N型掺杂层34和下方的P型场限制层32实际上可以具有相同尺寸。

之后，如图3D所示，多个场氧化物(FOX，如41～49)可以利用光刻工艺，生长于对应的所属区域。在此实施例中，第一场氧化物41为邻近P型阱20的一部分处；第二场氧化物43为邻近N型阱27处；第三场氧化物45位于第一高压N型阱区域16内并在N型掺杂层34上；第四场氧化物47，邻近高压内连接(high-voltage interconnection，HVI)的P型阱空间PWS的P型阱241和242处；第五场氧化物49邻近高压侧操作区域(HSOR)的第二高压N型阱区域18。之后，一多晶硅层沉积于暴露的部分上方，并将从源极和基体P型阱22延伸至第三场氧化物45的多晶硅以外的部分去除，以形成一栅极52；去除方法例如是利用光刻工艺。接着，例如是通过光刻工艺和注入工艺，将不同浓度的N型和P型掺杂物导入P型阱20和26、源极和基体P型阱22、第一高压N型阱区域16、第二高压N型阱区域18和N型阱29的各区域。例如，源极和基体P型阱22可以具有一P型掺杂区域和一N型掺杂区域，以分别定义出一基体53和一源极54。而位于第三场氧化物45和第四场氧化物47之间，且形成于第一高压N型阱区域16的暴露部分的一N型掺杂区域，可以定义为一漏极56。因此，栅极52形成于源极54和第三场氧化物45之间，并自源极和基体P型阱22的源极54处延伸至第一高压N型阱区域16的一部分处，如延伸至第三场氧化物45的一部分。元件中，自基体53边缘到漏极56边缘的范围可以定义为一UHV NMOS。

接着，如图3E所示，沉积一绝缘层例如一内绝缘介电层(inter-layerdielectric，ILD)61在场氧化物(41，43，45，47and 49)、P型阱(20，22，241，242and 26)、N型阱(27and 29)和暴露出的部分P型外延层15的上方。其中，内绝缘介电层61还包括多个接触孔(contacts)63，以对应基体53、源极54、漏极56和其它元件。之后，形成一金属层且利用如光刻工艺以移除部分金属层，进而形成一第一图案化金属层64，以作为元件应用所需的内连线。

之后，将一内金属介电层(inter-metal dielectric，IMD)68形成于第一图案化金属层64上，其中内金属介电层68包括多个通孔(vias)69于适当位置。而另一金属层则形成于内金属介电层68上，且利用如光刻工艺以移除此金属层的部分，进而形成一第二图案化金属层(second patternedmetal layer)74，以作为元件应用所需的内联机。在第一实施例中，第一图案化金属层64和第二图案化金属层74的一部分都对应地跨越P型阱空间(PWS)，以进行高压内连接，如图3E所示。

<元件布局>

图4A为具有本发明实施例的一超高电压N型金属氧化物半导体(UHV NMOS)的一元件的俯视图。图4B为图4A元件的局部放大图。如图4A所示的元件，其具有两个UHV NMOSs，但可能分别施以不同的操作电压。其它元件(未显示于图中)如LVMOS、双载子接面晶体管(BJT)、电容、电阻等元件，可以设置于高压操作区域(如大于650V操作的区域)。实施例中，金属(如第一图案化金属层64或第二图案化金属层74)的位置和形状，包括基体53、源极54、漏极56，显示于图4B。此外，利用同一掩模所形成的P型场限制层32和N型掺杂层34也显示于图4B。此外，相互分开的P型阱241和242以在高压内连接(HVI)区域提供自我遮蔽与隔离，也显示于图4B。其中，漏极56的金属部分(b)可以为一T字形，且金属部分(a)和(b)可以施加不同电压。此外，漏极56的延伸部分(见图4B)可以作为高压内连接的金属部分，以与设置在图4A元件中的其它元件(未显示，如LVMOS、双载子接面晶体管(BJT)、电容、电阻等)完成电性连接。

<第二实施例的UHV NMOS元件>

图5为依照本发明第二实施例的一超高电压N型金属氧化物半导体(UHV NMOS)元件的示意图。第二实施例的元件中可以包括一层而非两层金属层。请同时参照图1和图5。图1和图5的元件结构相同，除了图1的元件的两层金属层减少至图5的一层金属层(即第一图案化金属层64)。

<第三实施例的UHV NMOS元件>

图6为依照本发明第三实施例的一超高电压N型金属氧化物半导体(UHV NMOS)元件的示意图。第三实施例中，元件的N型埋层(NBL)可以依不同应用情况所需而移除。请同时参照图1和图6。图6和图1的元件结构相同，除了图1中位于源极端的第一N型埋层12在图6的元件结构中被移除而没有显示。

<第四实施例的UHV NMOS元件>

图7为依照本发明第四实施例的一超高电压N型金属氧化物半导体(UHV NMOS)元件的示意图。请同时参照图1和图7。图7和图1的元件结构相同，除了图1中位于高压操作区域(HSOR)的第二N型埋层13在图7的元件结构中被移除而没有显示(当高压操作区域有适当地绝缘时第二N型埋层13可以被移除)。

<第五实施例的UHV NMOS元件>

图8为依照本发明第五实施例的一超高电压N型金属氧化物半导体(UHV NMOS)元件的示意图。在第一实施例中，P型阱空间(PWS)中具有两个独立的P型阱241和242，但本发明并不限于此。在第五实施例中，高压内联机的P型阱空间可以包括N个P型阱，N可以是正整数。如图8所示，P型阱空间中具有三个独立且间隔开来的P型阱241、242和243，以提供自我遮蔽和隔离。

<第六实施例的UHV NMOS元件>

图9为依照本发明第六实施例的一超高电压N型金属氧化物半导体(UHVNMOS)元件的示意图。在第六实施例中，高压内联机的P型阱空间中其P型阱也可以依应用所需而被移除。请同时参照图1和图9。图9和图1的元件结构相同，除了图1中在高压内联机区域的P型阱241和242在图9的元件结构中被移除而没有显示在图9(当高压内连接(HVI)区域有适当地自我遮蔽时P型阱241和242可以被移除)。

<第七实施例的UHV NMOS元件>

图10为依照本发明第七实施例的一超高电压N型金属氧化物半导体(UHV NMOS)元件的示意图。在第七实施例中，一或多个N型埋层(NBL)可以增设于元件中，以改善隔离效果。请同时参照图1和图10。图10的元件结构还包括了一第三N型埋层14，形成于漏极56和P型阱空间中的P型阱241、242之间。

<第八实施例的UHV NMOS元件>

图11为依照本发明第八实施例的一超高电压N型金属氧化物半导体(UHV NMOS)元件的示意图。在第一实施例中，P型场限制层(P-Toplayer)32和N型掺杂层(n-type implant layer)34设置于第一高压N型阱区域16内，且构建为一完整块体，但本发明并不限于此。在第八实施例中，P型场限制层32和N型掺杂层34也可以构建成为多个独立块体，如图11所示。

<第九实施例的UHV NMOS元件>

图12为依照本发明第九实施例的一超高电压N型金属氧化物半导体(UHV NMOS)元件的示意图。在第一实施例中，元件包括第一场氧化物41、第二场氧化物43、第三场氧化物45、第四场氧化物47和第五场氧化物，但本发明并不限于此。请同时参照图1和图12。图1中的第三场氧化物45，其形成于第一高压N型阱区域16内并位于N型掺杂层34之上，也可以在第九实施例中自图12的元件结构中移除，以提供其它应用形式的实施方式。

<第十实施例的UHV NMOS元件>

图13为依照本发明第十实施例的一超高电压N型金属氧化物半导体(UHV NMOS)元件的示意图。在半导体工艺中，热生成氧化物主要用来作为隔离材料。有两种主要的工艺可以用来隔离相邻的MOS晶体管，即区域氧化隔离(Local Oxidation of Silicon，LOCOS)工艺和浅沟槽隔离(Shallow Trench Isolation，STI)工艺。在第一实施例中，如图1所示的元件为以LOCOS工艺制造，且所生长用来隔离之用的厚氧化硅称为场氧化物(41，43，45，47和49)。由于整个LOCOS结构都是热生成，LOCOS工艺的优点是制法简单、可以生成具有高质量氧化物。然而其缺点是会产生“鸟嘴”效应(“bird′s beak“effect)。为避免产生“鸟嘴”状的特征，第十实施例的元件为以STI工艺制造。在没有任何氧化物侵占空间的情形下，STI工艺可以用来形成更小范围的隔离区域，而可以更适合用来制造具高密度需求的元件。因此，图1中的厚的第一、第二、第三、第四和第五场氧化物41，43，45，47和49为在第十实施例中被第一、第二、第三、第四和第五隔离氧化物(isolated oxide)81，83，85，87和89所取代，如图13所示。

<第十一实施例的UHV NMOS元件>

图14为依照本发明第十一实施例的一超高电压N型金属氧化物半导体(UHV NMOS)元件的示意图。在第十实施例中，元件具有第一隔离氧化物81、第二隔离氧化物83、第三隔离氧化物85、第四隔离氧化物87和第五隔离氧化物89。但本发明并不限于此。请同时参照图13和图14。图13中的第三隔离氧化物85，其形成于第一高压N型阱区域16内并位于N型掺杂层34(即漂浮区域)之上，也可以在第十一实施例中自图14的元件结构中移除，以提供其它应用形式的实施方式。

<第十二实施例的UHV NMOS元件>

图15为依照本发明第十二实施例的一超高电压N型金属氧化物半导体(UHV NMOS)元件的示意图。在第十实施例中，元件具有第一隔离氧化物81、第二隔离氧化物83、第三隔离氧化物85、第四隔离氧化物87和第五隔离氧化物89，其中位于P型阱空间(PWS)的第四隔离氧化物87为一完整体。但本发明并不限于此。请同时参照图13和图15。在第十二实施例中，P型阱空间可以包括两个独立且相互间隔开来的隔离氧化物871和872，以提供P型阱遮蔽。

<第十三实施例的UHV NMOS元件>

图16为依照本发明第十三实施例的一超高电压N型金属氧化物半导体(UHV NMOS)元件的示意图。在第一实施例中，以LOCOS工艺制造的元件为具有第一、第二、第三、第四和第五场氧化物41，43，45，47和49。在第十实施例中，以STI工艺制造的元件为具有第一、第二、第三、第四和第五隔离氧化物81，83，85，87和89。但本发明并不限于此。在某些情况下，如考虑制造成本，元件的制造可以不需要使用LOCOS工艺和STI工艺，因此如图16所示，第十三实施例中没有任何场氧化物或隔离氧化物的生成。

<第十四实施例的UHV NMOS元件>

图17为依照本发明第十四实施例的一超高电压N型金属氧化物半导体(UHV NMOS)元件的示意图。请同时参照图1和图17。在第一实施例中，第一图案化金属层64和第二图案化金属层74的一部分都对应地跨越P型阱空间(PWS)，以进行高压内连接。但本发明并不限于此。在第十四实施例中，也可以只有第二图案化金属层74的一部分跨越P型阱空间(PWS)以进行高压内连接，而第一图案化金属层64则在对应P型阱空间的两侧形成两分离部64a和64b而没有跨越P型阱空间，如图17所示。

<第十五实施例的UHV NMOS元件>

图18为依照本发明第十五实施例的一超高电压N型金属氧化物半导体(UHV NMOS)元件的示意图。请同时参照图1和图18。在第一实施例中，第一图案化金属层64和第二图案化金属层74的一部分都对应地跨越P型阱空间(PWS)，以进行高压内连接。但本发明并不限于此。在第十五实施例中，也可以只有第一图案化金属层64的一部分跨越P型阱空间(PWS)以进行高压内连接，而第二图案化金属层74则在对应P型阱空间的两侧形成两分离部74a和74b而没有跨越P型阱空间，如图18所示。

<第十六实施例的UHV NMOS元件>

图19为依照本发明第十六实施例的一超高电压N型金属氧化物半导体(UHV NMOS)元件的示意图。请同时参照图1和图19。在第一实施例中，第一高压N型阱区域16位于基体和源极P型阱22与P型阱241之间。但本发明并不限于此。在第十六实施例中，第一高压N型阱区域16’也可以延伸至基体和源极P型阱22处，，以提供其它应用形式的实施方式。

<第十七实施例的UHV NMOS元件>

图20为依照本发明第十七实施例的另一种超高电压N型金属氧化物半导体(UHV NMOS)元件的制造方法的示意图。请同时参照图3C、图3D和图20。在第一实施例的制造方法中，P型场限制层32和N型掺杂层34在生成场氧化物(FOX)前已先形成，如图3C、图3D所示。但本发明并不限于此。在某些情况下，P型场限制层32和N型掺杂层34可以如第十七实施例所示，在生成场氧化物(FOX)之后再形成，其中P型场限制层32和N型掺杂层34的离子注入可以穿过第三场氧化物45，以在第三场氧化物45下方形成，如图20所示。

综上所述，虽然本发明已以实施例公开如上，然其并非用以限定本发明。本发明所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可以作各种的更改与修饰。因此，本发明的保护范围当视权利要求所界定者为准。

Claims

1.一种超高电压N型金属氧化物半导体元件，其特征在于，包括：

一衬底，包括P型材料；

一第一高压N型阱区域，设置于该衬底的一部分；

一源极和基体P型阱，设置于邻近该第一高压N型阱区域的一侧，且该源极和基体P型阱包括一源极和一基体；

一栅极，自该源极和基体P型阱延伸至该第一高压N型阱区域的一部分，和一漏极设置于该第一高压N型阱的另一部分且与该栅极相对应；

一P型场限制层，设置于该第一高压N型阱区域内，该P型场限制层位于该漏极和该源极和基体P型阱之间；

一N型掺杂层，形成于该P型场限制层上方；

一场氧化物，设置于该第一高压N型阱区域处并位于该N型掺杂层上方，其中该栅极自该源极和基体P型阱延伸至该场氧化物的一部分处；

一P型阱空间，设置于该第一高压N型阱区域和一第二高压N型阱区域之间，所述场氧化物的下方，其中该第二高压N型阱区域设置于该衬底的一高压侧操作区域，其底部直接与所述衬底接触；和

N型阱，位于所述衬底的上部，其与所述第一高压N型阱区域未导通。

2.根据权利要求1所述的元件，其特征在于，还包括：

一内绝缘介电层，设置于该衬底上；和

一第一图案化金属层，设置于该内绝缘介电层上。

3.根据权利要求2所述的元件，其特征在于，该第一图案化金属层的一部分对应地跨越该P型阱空间，以进行高压内连接。

4.根据权利要求2所述的元件，还包括：

一内金属介电层，设置于该第一图案化金属层上；和

一第二图案化金属层，设置于该内金属介电层上，

其中，该第一图案化金属层和该第二图案化金属层的至少一部分对应地跨越该P型阱空间，以进行高电压内连接。

5.根据权利要求1所述的元件，其特征在于，该N型掺杂层和下方的该P型场限制层是在该第一高压N型阱区域内为多个分离块体，且位于该漏极和该源极和基体P型阱之间。

6.一种超高电压N型金属氧化物半导体元件的制造方法，其特征在于，包括：

提供一衬底，该衬底包括P型材料；

形成一第一高压N型阱区域在该衬底的一部分；

形成一源极和基体P型阱在邻近该第一高压N型阱区域的一侧；

形成一P型场限制层在该第一高压N型阱区域内；

形成一P型阱空间，设置于该第一高压N型阱区域和一第二高压N型阱区域之间，其中该第二高压N型阱区域设置于该衬底的一高压侧操作区域，其底部直接与所述衬底接触；

形成一场氧化物在该第一高压N型阱区域处并位于该N型掺杂层上方，所述P型阱空间的上方，其中一栅极自该源极和基体P型阱延伸至该场氧化物的一部分处；

形成一N型掺杂层在该P型场限制层的上方；以及

形成N型阱在所述衬底的上部，其中，该N型阱与所述第一高压N型阱区域未导通。

7.根据权利要求6所述的制造方法，其特征在于，还包括：

形成一源极和一基体在该源极和基体P型阱；

形成该栅极，自该源极和基体P型阱延伸至该第一高压N型阱区域的一部分；和

形成一漏极在该第一高压N型阱的另一部分且与该栅极相对应，其中该P型场限制层和该N型掺杂层位于该漏极和该源极和基体P型阱之间。

8.根据权利要求7所述的制造方法，其特征在于，还包括：形成一场氧化物在该第一高压N型阱区域处，且该P型场限制层和该N型掺杂层在形成该场氧化物之后形成于该场氧化物下方，其中该栅极自该源极和基体P型阱延伸至该场氧化物的一部分处。