TWI440183B

TWI440183B - 超高電壓ｎ型金屬氧化物半導體元件及其製造方法

Info

Publication number: TWI440183B
Application number: TW100110200A
Authority: TW
Inventors: Chien Chih Chen; Cheng Chi Lin; Chen Yuan Lin; Shih Chin Lien; Shyi Yuan Wu
Original assignee: Macronix Int Co Ltd
Priority date: 2011-03-24
Filing date: 2011-03-24
Publication date: 2014-06-01
Also published as: TW201240085A

Description

超高電壓N型金屬氧化物半導體元件及其製造方法

本發明之實施例是有關於半導體元件及其製造方法，且特別是有關於一種可改良電性之超高電壓N型金屬氧化物半導體(UHV NMOS)元件及其製造方法。

近年來幾乎在所有的電子裝置製造方面都有裝置規模縮小的趨勢。當裝置實質上具有相同的容量，較小型的電子裝置比起較大且笨重的電子裝置更受到歡迎。因此，具有製造較小的元件的技術可明確地促使業者生產出較小的裝置以設置這些較小元件。然而，許多現代電子裝置需要執行驅動功能(例如是交換裝置)及資料處理兩者、或是執行其他的判斷功能。使用低電壓互補金屬氧化物半導體(complementary metal-oxide-semiconductor，CMOS)技術是不能使裝置具有這些雙重功能的。因此，目前已經發展出高電壓集成電路(high-voltage integrated circuits,HVIC)或功率集成電路(power-integrated circuits,PIC)以試圖將高電壓裝置結構與低電壓裝置結構整合在單一晶片上。在高電壓集成電路(HVIC)所遇到的兩大主要挑戰是：(1)使超高電壓元件(ultra-high voltage，UHV)具有一高崩潰電壓；以及(2)使超高電壓元件和鄰近的CMOS電路可有效地隔離絕緣。

在相對高電壓進行開關轉換的一些應用裝置中，例如包括平板顯示器、光源及安定器應用(例如是發光二極體之發光應用)、電源供應器(例如是行動裝置充電器)以及其他許多產品。可運用在這些應用裝置中的高電壓金屬氧化半導體裝置應具有高崩潰電壓，以避免從高電壓區域到低電壓區域的擊穿。再者，半導體元件，例如適合超高電壓操作之N型金屬氧化物半導體元件，一般都需要良好的操作性能、且能以低成本和容易實施的製程進行製造。

本揭露係有關於一種超高電壓N型金屬氧化物半導體(UHV NMOS)元件及其製造方法。實施例之具有改良電性之UHV NMOS元件不但適合在超高電壓下操作，且可利用低成本和容易實施的製程進行元件之製作。

根據本揭露之第一方面，係提出一種超高電壓N型金屬氧化物半導體元件，包括：一P型材料之基板；一第一高壓N型井(first high-voltage N-well，HVNW)區域，設置在基板之一部分；一源極和基體P型井(source and bulk p-well)，係設置於鄰近第一高壓N型井區域之一側，且源極和基體P型井包括一源極(source)和一基體(bulk)；一閘極，自源極和基體P型井延伸至第一高壓N型井區域之一部分，和一汲極(drain)設置於第一高壓N型井之另一部分且與閘極相對應；一P型場限層(P-Top layer)，係設置於第一高壓N型井區域內，P型場限層位於汲極與源極和基體P型井之間；以及一N型摻雜層(n-type implant layer)，係形成於P型場限層上方。

根據本揭露之第二方面，係提出一種超高電壓N型金屬氧化物半導體元件之製造方法。首先，提供一基板，該基板包括P型材料。形成一第一高壓N型井區域於基板之一部分。之後，形成一源極和基體P型井於鄰近第一高壓N型井區域之一側。接著，形成一P型場限層於第一高壓N型井區域內；以及形成一N型摻雜層於P型場限層之上方。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式，作詳細說明如下：

在此揭露內容之實施例中，係提出一種超高電壓N型金屬氧化物半導體(Ultra-high voltage n-type-metal-oxide-semiconductor，UHV NMOS)元件及其製造方法。在UHV NMOS元件中係採用一N型摻雜層(n-type implant layer)以改善元件電性，如改善I/V特性曲線。以下係提出多組實施例，配合相關圖式，以說明揭露內容中一些，但不是全部，的超高電壓N型金屬氧化物半導體元件之態樣。事實上，本發明的各種實施例可用許多不同型態來表示，而不應被此揭露內容之實施例內容所限制；但此揭露內容中所提出的這些實施例係可滿足應用上的需求。再者，實施例中之敘述，如細部結構、製程步驟和材料應用等等，僅為舉例說明之用，並非對本發明欲保護之範圍做限縮。再者，此揭露內容中所提出的多個實施例中，相同元件係使用同樣的元件標號。

<第一實施例之UHV NMOS元件>

第1圖係為依照本揭露第一實施例之一超高電壓N型金屬氧化物半導體(UHV NMOS)元件之示意圖。在第一實施例中，UHV NMOS元件包括一基板10，例如是P型材料之基板。如第1圖所示，基板10包括一N型金屬氧化物半導體(NMOS)區域和一高壓側操作區域(high-side operation region，HSOR)。UHV NMOS元件更包括位於NMOS區域之一第一N型埋層(first N-doped buried layer，NBL)12，和位於高壓側操作區域HSOR之一第二N型埋層(second NBL)13，以提供隔離功能。在此實施例中，一P型磊晶層15可沈積於基板10上。UHV NMOS元件更包括一第一高壓N型井(first high-voltage N-well，HVNW)區域16和一第二高壓N型井區域18，分別位於基板10之一部份和高壓側操作區域HSOR處。第一、第二高壓N型井區域16和18係可提高臨界電場(critical electrical field)，以避免元件在高壓操作電壓下(如大於650伏特之操作電壓)崩潰。

再者，P型磊晶層15可能包括多個P型井(PWs)和N型井(NWs)。如第1圖所示，一P型井20、鄰近第一高壓N型井區域16之一側的一源極和基體P型井(source and bulk PW)22，係和N型井27和29形成於P型磊晶層15處。再者，位於P型井空間(PWS)內以進行高壓內連接(high-voltage interconnection)之P型井，可分裂成多個獨立的P型井，例如P型井241和242，以提供自我遮蔽與隔離。在此實施例中，P型井區域中可更包括具更高P型或N型材料摻雜濃度之區域，如圖式中標示P+和N+之區域。源極和基體P型井22中的P+區域可做為元件之一基體53，而源極和基體P型井22中的N+區域可做為元件之一源極54。另外，位於第一高壓N型井區域16中的一N+區域可做為元件之一汲極56。

再者，一P型場限層(P-Top layer)32係設置於第一高壓N型井區域16內，並位於汲極56和源極和基體P型井22之間。元件在高壓操作電壓下崩潰之前，P型場限層32的存在可降低表面電場(reduce surface field)。在此實施例中，一N型摻雜層(n-type implant layer)34係形成於P型場限層32之上方。N型摻雜層34的存在可改善元件電性，如改善UHV NMOS元件之I/V特性曲線。請參照第2A、2B圖，係分別顯示具有N型摻雜層和不具N型摻雜層之UHV NMOS元件的I/V特性曲線圖。不具N型摻雜層之UHV NMOS元件(第2B圖)呈現不正常的I/V特性曲線，而具N型摻雜層之UHV NMOS元件(第2A圖)則呈現正常的I/V特性曲線。

在此實施例中，多個場氧化物(field oxide，FOX)係設置於P型磊晶層15處和/或任何或所有上P型井、N型井和第一高壓N型井區域16處。如第1圖所示，第一場氧化物41係鄰近P型井20之一部份處；第二場氧化物43係鄰近N型井27處；第三場氧化物45係位於第一高壓N型井區域16內並在N型摻雜層34上，且第三場氧化物45係位於源極和基體P型井22與做為汲極56之N+區域之間。第四場氧化物47，係鄰近高壓內連接(high-voltage interconnection，HVI)之P型井空間PWS的P型井241和242處；第五場氧化物49係鄰近高壓側操作區域(high-side operation region，HSOR)之第二高壓N型井區域18。

再者，一閘極52可形成於源極54和第三場氧化物45之間。源極56則設置於第一高壓N型井16之另一部分且與閘極52相對應。閘極52係自源極和基體P型井22之源極54延伸至第一高壓N型井區域16之一部分，例如延伸至第三場氧化物45之一部分。第1圖中，自基體53邊緣到汲極56邊緣之間的範圍可定義為一UHV NMOS。而高壓內連接(HVI)區域可提供UHV NMOS與同一基板上其他元件之間的內連接，例如與基板上的高壓集成電路(High voltage integrated circuit，HVIC)或功率集成電路(Power Integrated Circuit，PIC)之元件之間的隔離。

在此實施例中，一絕緣層，例如一內絕緣介電層(inter-layer dielectric，ILD)61，係形成於基板10且沈積於可能暴露出的場氧化物(41,43,45,47 and 49)、P型井(20,22,241,242 and 26)、N型井(27 and 29)和部分P型磊晶層15之上方。而一金屬層，例如一第一圖案化金屬層(first patterned metal layer)64，則形成於內絕緣介電層61上，用以連接UHV NMOS與其他各元件。內絕緣介電層61中亦具有多個接觸孔(contacts) 63，以提供第一圖案化金屬層64和P+/N+區域之間的電性連接。在某些應用例中，金屬層可能跨越高壓內連接(HVI)區域，以提供UHV元件和鄰近元件之間達到內連接之目的。如第1圖所示，第一圖案化金屬層64之一部分係對應地跨越P型井空間(PWS)，以進行高壓內連接。在一些實施例中，另一絕緣層，例如一內金屬介電層(inter-metal dielectric，IMD)68，係形成於第一圖案化金屬層64上，而一第二圖案化金屬層(second patterned metal layer)74則形成於內金屬介電層68上。內金屬介電層68中亦具有多個通孔(vias) 69，以提供第一圖案化金屬層64和第二圖案化金屬層74之間的電性連接。在某些應用例中，第二圖案化金屬層74之一部分亦可對應地跨越P型井空間(PWS)，以進行高壓內連接，如第1圖所示。

<第一實施例之UHV NMOS元件之製造方法>

第3A~3E圖係繪示依照本揭露第一實施例之一超高電壓N型金屬氧化物半導體(UHV NMOS)元件之製造方法示意圖。

如第3A圖所示，首先提供一基板10(例如是一P型基板)，且一第一N型埋層(first NBL)12和一第二N型埋層(second NBL)13，如透過微影製程(photolithography)和佈植製程(implantation)，係形成於基板10上。在某些應用例中，第一N型埋層12和第二N型埋層13的形成需藉由驅入(drive in)製程而完成。

如第3B圖所示，一P型磊晶層15可沈積於基板10上，例如是磊晶成長於基板10上。藉由微影製程和佈植製程，一第一高壓N型井(first HVNW)區域16和一第二高壓N型井區域18，係分別形成於基板10之部份處。第一高壓N型井16係形成於基板10之一部份並和第一N型埋層12相距一距離。第二高壓N型井18係形成於基板10之一部份並鄰近第二N型埋層13。在利用微影製程和佈植製程以在P型磊晶層15上提供多個P型井之後，可使用驅入(drive in)製程以完成P型井、第一高壓N型井16和第二高壓N型井18之形成。至於N型井27和29，亦可透過微影製程和佈植製程之後再搭配驅入製程，以於P型磊晶層15上完成N型井27和29。

如第3B圖所示，P型磊晶層15處的多個P型井，例如是包括一P型井20、鄰近第一高壓N型井區域16之一側的一源極和基體P型井(source and bulk PW)22，位於P型井空間(PWS)內且位於第一、二高壓N型井區域16和18之間的兩個獨立的P型井241和242。P型井241和242可在元件的高壓內連接(HVI)區域提供自我遮蔽與隔離。

之後，如第3C圖所示，一P型場限層(P-Top layer)32係設置於第一高壓N型井區域16內，而一N型摻雜層(n-type implant layer)34係形成於P型場限層32之上方。N型摻雜層34可透過微影製程之後再以離子佈植或摻雜製程而形成。在第一實施例中，N型摻雜層34之離子佈植/摻雜濃度約在_1e11___1/cm² ~_9e14___1/cm² 之範圍內，且形成的深度約__0.1__μm~__3__μm。P型場限層32的存在可降低表面電場以維持在崩潰前之電子平衡。而N型摻雜層34的存在則可改善元件電性，如改善UHV NMOS元件之I/V特性曲線。在此實施例中，P型場限層32和N型摻雜層34可使用同一光罩形成，可降低成本和節省時間。在一實施例中，N型摻雜層34和下方之P型場限層32實質上可具有相同尺寸。

之後，如第3D圖所示，多個場氧化物(FOX，如41~49)係可利用微影製程，成長於對應之所屬區域。在此實施例中，第一場氧化物41係鄰近P型井20之一部份處；第二場氧化物43係鄰近N型井27處；第三場氧化物45係位於第一高壓N型井區域16內並在N型摻雜層34上；第四場氧化物47，係鄰近高壓內連接(high-voltage interconnection，HVI)之P型井空間PWS的P型井241和242處；第五場氧化物49係鄰近高壓側操作區域(HSOR)之第二高壓N型井區域18。之後，一多晶矽層係沈積於暴露之部分上方，並將從源極和基體P型井22延伸至第三場氧化物45的多晶矽以外的部分去除，以形成一閘極52；去除方法例如是利用微影製程。接著，例如是藉由微影製程和佈植製程，將不同濃度的N型和P型摻雜物係導入P型井20和26、源極和基體P型井22、第一高壓N型井區域16、第二高壓N型井區域18和N型井29的各區域。例如，源極和基體P型井22可具有一P型摻雜區域和一N型摻雜區域，以分別定義出一基體53和一源極54。而位於第三場氧化物45和第四場氧化物47之間，且形成於第一高壓N型井區域16的暴露部分之一N型摻雜區域，係可定義為一汲極56。因此，閘極52係形成於源極54和第三場氧化物45之間，並自源極和基體P型井22之源極54處延伸至第一高壓N型井區域16之一部分處，如延伸至第三場氧化物45之一部分。元件中，自基體53邊緣到汲極56邊緣之範圍可定義為一UHV NMOS。

接著，如第3E圖所示，沈積一絕緣層例如一內絕緣介電層(inter-layer dielectric，ILD)61於場氧化物(41,43,45,47 and 49)、P型井(20,22,241,242 and 26)、N型井(27 and 29)和暴露出的部分P型磊晶層15之上方。其中，內絕緣介電層61更包括多個接觸孔(contacts) 63，以對應基體53、源極54、汲極56和其他元件。之後，形成一金屬層且利用如微影製程以移除部分金屬層，進而形成一第一圖案化金屬層64，以做為元件應用所需之內連線。

之後，將一內金屬介電層(inter-metal dielectric，IMD)68形成於第一圖案化金屬層64上，其中內金屬介電層68包括多個通孔(vias) 69於適當位置。而另一金屬層則形成於內金屬介電層68上，且利用如微影製程以移除此金屬層之部分，進而形成一第二圖案化金屬層(second patterned metal layer)74，以做為元件應用所需之內連線。在第一實施例中，第一圖案化金屬層64和第二圖案化金屬層74之一部分皆對應地跨越P型井空間(PWS)，以進行高壓內連接，如第3E圖所示。

<元件佈局>

第4A圖係為具有本揭露實施例之一超高電壓N型金屬氧化物半導體(UHV NMOS)之一元件的上視圖。第4B圖係為第4A圖元件之局部放大圖。如第4A圖所示之元件，其具有兩個UHV NMOSs，但可能分別施以不同的操作電壓。其他組件(未顯示於圖面)如LVMOS、雙載子接面電晶體(BJT)、電容、電阻等組件，可設置於高壓操作區域(如大於650V操作之區域)。實施例中，金屬(如第一圖案化金屬層64或第二圖案化金屬層74)的位置和形狀，包括基體53、源極54、汲極56，係顯示於第4B圖。再者，利用同一光罩所形成的P型場限層32和N型摻雜層34亦顯示於第4B圖。再者，相互分開的P型井241和242以在高壓內連接(HVI)區域提供自我遮蔽與隔離，亦顯示於第4B圖。其中，汲極56的金屬部分(b)可為一T字形，且金屬部分(a)和(b)可施加不同電壓。再者，汲極56的延伸部分(見第4B圖)係可做為高壓內連接之金屬部分，以與設置在第4A圖元件中的其他組件(未顯示，如LVMOS、雙載子接面電晶體(BJT)、電容、電阻等)完成電性連接。

<第二實施例之UHV NMOS元件>

第5圖係為依照本揭露第二實施例之一超高電壓N型金屬氧化物半導體(UHV NMOS)元件之示意圖。第二實施例之元件中可包括一層而非兩層金屬層。請同時參照第1圖和第5圖。第1圖和第5圖之元件結構相同，除了第1圖之元件的兩層金屬層減少至第5圖之一層金屬層(即第一圖案化金屬層64)。

<第三實施例之UHV NMOS元件>

第6圖係為依照本揭露第三實施例之一超高電壓N型金屬氧化物半導體(UHV NMOS)元件之示意圖。第三實施例中，元件的N型埋層(NBL)可依不同應用情況所需而移除。請同時參照第1圖和第6圖。第6圖和第1圖之元件結構相同，除了第1圖中位於源極端的第一N型埋層12在第6圖之元件結構中被移除而沒有顯示。

<第四實施例之UHV NMOS元件>

第7圖係為依照本揭露第四實施例之一超高電壓N型金屬氧化物半導體(UHV NMOS)元件之示意圖。請同時參照第1圖和第7圖。第7圖和第1圖之元件結構相同，除了第1圖中位於高壓操作區域(HSOR)的第二N型埋層13在第7圖之元件結構中被移除而沒有顯示(當高壓操作區域有適當地絕緣時第二N型埋層13可被移除)。

<第五實施例之UHV NMOS元件>

第8圖係為依照本揭露第五實施例之一超高電壓N型金屬氧化物半導體(UHV NMOS)元件之示意圖。在第一實施例中，P型井空間(PWS)中係具有兩個獨立的P型井241和242，但本揭露並不限於此。在第五實施例中，高壓內連線的P型井空間可包括N個P型井，N可以是正整數。如第8圖所示，P型井空間中具有三個獨立且間隔開來的P型井241、242和243，以提供自我遮蔽和隔離。

<第六實施例之UHV NMOS元件>

第9圖係為依照本揭露第六實施例之一超高電壓N型金屬氧化物半導體(UHV NMOS)元件之示意圖。在第六實施例中，高壓內連線的P型井空間中其P型井亦可依應用所需而被移除。請同時參照第1圖和第9圖。第9圖和第1圖之元件結構相同，除了第1圖中在高壓內連線區域的P型井241和242在第9圖之元件結構中被移除而沒有顯示在第9圖(當高壓內連接(HVI)區域有適當地自我遮蔽時P型井241和242可被移除)。

<第七實施例之UHV NMOS元件>

第10圖係為依照本揭露第七實施例之一超高電壓N型金屬氧化物半導體(UHV NMOS)元件之示意圖。在第七實施例中，一或多個N型埋層(NBL)可增設於元件中，以改善隔離效果。請同時參照第1圖和第10圖。第10圖之元件結構更包括了一第三N型埋層14，形成於汲極56和P型井空間中的P型井241、242之間。

<第八實施例之UHV NMOS元件>

第11圖係為依照本揭露第八實施例之一超高電壓N型金屬氧化物半導體(UHV NMOS)元件之示意圖。在第一實施例中，P型場限層(P-Top layer)32和N型摻雜層(n-type implant layer)34係設置於第一高壓N型井區域16內，且係建構為一完整塊體，但本揭露並不限於此。在第八實施例中，P型場限層32和N型摻雜層34亦可建構成為多個獨立塊體，如第11圖所示。

<第九實施例之UHV NMOS元件>

第12圖係為依照本揭露第九實施例之一超高電壓N型金屬氧化物半導體(UHV NMOS)元件之示意圖。在第一實施例中，元件係包括第一場氧化物41、第二場氧化物43、第三場氧化物45、第四場氧化物47和第五場氧化物，但本揭露並不限於此。請同時參照第1圖和第12圖。第1圖中之第三場氧化物45，其形成於第一高壓N型井區域16內並位於N型摻雜層34之上，亦可在第九實施例中自第12圖之元件結構中移除，以提供其他應用態樣之實施方式。

<第十實施例之UHV NMOS元件>

第13圖係為依照本揭露第十實施例之一超高電壓N型金屬氧化物半導體(UHV NMOS)元件之示意圖。在半導體製程中，熱生成氧化物主要用來做為隔離材料。有兩種主要的製程可用來隔離相鄰的MOS電晶體，即區域氧化隔離(Local Oxidation of Silicon，LOCOS)製程和淺溝槽隔離(Shallow Trench Isolation，STI)製程。在第一實施例中，如第1圖所示之元件係以LOCOS製程製造，且所生長用來隔離之用的厚氧化矽稱為場氧化物(41,43,45,47和49)。由於整個LOCOS結構都是熱生成，LOCOS製程的優點是製法簡單、可生成具有高品質氧化物。然而其缺點是會產生“鳥嘴”效應(“bird's beak“ effect)。為避免產生“鳥嘴”狀之特徵，第十實施例之元件係以STI製程製造。在沒有任何氧化物侵佔空間的情形下，STI製程可用來形成更小範圍的隔離區域，而可更適合用來製造具高密度需求之元件。因此，第1圖中的厚的第一、第二、第三、第四和第五場氧化物41,43,45,47和49係在第十實施例中被第一、第二、第三、第四和第五隔離氧化物(isolated oxide)81,83,85,87和89所取代，如第13圖所示。

<第十一實施例之UHV NMOS元件>

第14圖係為依照本揭露第十一實施例之一超高電壓N型金屬氧化物半導體(UHV NMOS)元件之示意圖。在第十實施例中，元件具有第一隔離氧化物81、第二隔離氧化物83、第三隔離氧化物85、第四隔離氧化物87和第五隔離氧化物89。但本揭露並不限於此。請同時參照第13圖和第14圖。第13圖中的第三隔離氧化物85，其形成於第一高壓N型井區域16內並位於N型摻雜層34(即漂浮區域)之上，亦可在第十一實施例中自第14圖之元件結構中移除，以提供其他應用態樣之實施方式。

<第十二實施例之UHV NMOS元件>

第15圖係為依照本揭露第十二實施例之一超高電壓N型金屬氧化物半導體(UHV NMOS)元件之示意圖。在第十實施例中，元件具有第一隔離氧化物81、第二隔離氧化物83、第三隔離氧化物85、第四隔離氧化物87和第五隔離氧化物89，其中位於P型井空間(PWS)的第四隔離氧化物87係為一完整體。但本揭露並不限於此。請同時參照第13圖和第15圖。在第十二實施例中，P型井空間可包括兩個獨立且相互間隔開來的隔離氧化物871和872，以提供P型井遮蔽。

<第十三實施例之UHV NMOS元件>

第16圖係為依照本揭露第十三實施例之一超高電壓N型金屬氧化物半導體(UHV NMOS)元件之示意圖。在第一實施例中，以LOCOS製程製造之元件係具有第一、第二、第三、第四和第五場氧化物41,43,45,47和49。在第十實施例中，以STI製程製造之元件係具有第一、第二、第三、第四和第五隔離氧化物81,83,85,87和89。但本揭露並不限於此。在某些情況下，如考量製造成本，元件之製造可以不需要使用LOCOS製程和STI製程，因此如第16圖所示，第十三實施例中沒有任何場氧化物或隔離氧化物之生成。

<第十四實施例之UHV NMOS元件>

第17圖係為依照本揭露第十四實施例之一超高電壓N型金屬氧化物半導體(UHV NMOS)元件之示意圖。請同時參照第1圖和第17圖。在第一實施例中，第一圖案化金屬層64和第二圖案化金屬層74之一部分皆對應地跨越P型井空間(PWS)，以進行高壓內連接。但本揭露並不限於此。在第十四實施例中，亦可只有第二圖案化金屬層74之一部分跨越P型井空間(PWS)以進行高壓內連接，而第一圖案化金屬層64則在對應P型井空間之兩側形成兩分離部64a和64b而沒有跨越P型井空間，如第17圖所示。

<第十五實施例之UHV NMOS元件>

第18圖係為依照本揭露第十五實施例之一超高電壓N型金屬氧化物半導體(UHV NMOS)元件之示意圖。請同時參照第1圖和第18圖。在第一實施例中，第一圖案化金屬層64和第二圖案化金屬層74之一部分皆對應地跨越P型井空間(PWS)，以進行高壓內連接。但本揭露並不限於此。在第十五實施例中，亦可只有第一圖案化金屬層64之一部分跨越P型井空間(PWS)以進行高壓內連接，而第二圖案化金屬層74則在對應P型井空間之兩側形成兩分離部74a和74b而沒有跨越P型井空間，如第18圖所示。

<第十六實施例之UHV NMOS元件>

第19圖係為依照本揭露第十六實施例之一超高電壓N型金屬氧化物半導體(UHV NMOS)元件之示意圖。請同時參照第1圖和第19圖。在第一實施例中，第一高壓N型井區域16係位於基體和源極P型井22與P型井241之間。但本揭露並不限於此。在第十六實施例中，第一高壓N型井區域16’亦可延伸至基體和源極P型井22處，，以提供其他應用態樣之實施方式。

<第十七實施例之UHV NMOS元件>

第20圖係為依照本揭露第十七實施例之另一種超高電壓N型金屬氧化物半導體(UHV NMOS)元件之製造方法之示意圖。請同時參照第3C、3D圖和第20圖。在第一實施例之製造方法中，P型場限層32和N型摻雜層34係在生成場氧化物(FOX)前已先形成，如第3C、3D圖所示。但本揭露並不限於此。在某些情況下，P型場限層32和N型摻雜層34可如第十七實施例所示，在生成場氧化物(FOX)之後再形成，其中P型場限層32和N型摻雜層34的離子佈植可穿過第三場氧化物45，以在第三場氧化物45下方形成，如第20圖所示。

綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

10．．．基板

12．．．第一N型埋層

13．．．第二N型埋層

14．．．第三N型埋層

15．．．P型磊晶層

16、16’．．．第一高壓N型井區域

18．．．第二高壓N型井區域

20、241、242、243．．．P型井

22．．．源極和基體P型井

27、29．．．N型井

32．．．P型場限層(P-Top layer)

34．．．N型摻雜層(n-type implant layer)

41．．．第一場氧化物

43．．．第二場氧化物

45．．．第三場氧化物

47．．．第四場氧化物

49．．．第五場氧化物

52．．．閘極

53．．．基體

54．．．源極

56．．．汲極

61．．．內絕緣介電層

63．．．接觸孔

64．．．第一圖案化金屬層

64a、64b．．．第一圖案化金屬層之兩分離部

68．．．內金屬介電層

69．．．通孔

74．．．第二圖案化金屬層

74a、74b．．．第二圖案化金屬層之兩分離部

81．．．第一隔離氧化物

83．．．第二隔離氧化物

85．．．第三隔離氧化物

87．．．第四隔離氧化物

89．．．第五隔離氧化物

NMOS．．．N型金屬氧化物半導體

HSOR．．．高壓側操作區域

HVI．．．高壓內連接

PWS．．．P型井空間

第1圖係為依照本揭露第一實施例之一超高電壓N型金屬氧化物半導體(UHV NMOS)元件之示意圖。

第2A、2B圖係分別顯示具有N型摻雜層和不具N型摻雜層之UHV NMOS元件的I/V特性曲線圖。

第4A圖係為具有本揭露實施例之一超高電壓N型金屬氧化物半導體(UHV NMOS)之一元件的上視圖。

第4B圖係為第4A圖元件之局部放大圖。

第5圖係為依照本揭露第二實施例之一超高電壓N型金屬氧化物半導體(UHV NMOS)元件之示意圖。

第6圖係為依照本揭露第三實施例之一超高電壓N型金屬氧化物半導體(UHV NMOS)元件之示意圖。

第7圖係為依照本揭露第四實施例之一超高電壓N型金屬氧化物半導體(UHV NMOS)元件之示意圖。

第8圖係為依照本揭露第五實施例之一超高電壓N型金屬氧化物半導體(UHV NMOS)元件之示意圖。

第9圖係為依照本揭露第六實施例之一超高電壓N型金屬氧化物半導體(UHV NMOS)元件之示意圖。

第10圖係為依照本揭露第七實施例之一超高電壓N型金屬氧化物半導體(UHV NMOS)元件之示意圖。

第11圖係為依照本揭露第八實施例之一超高電壓N型金屬氧化物半導體(UHV NMOS)元件之示意圖。

第12圖係為依照本揭露第九實施例之一超高電壓N型金屬氧化物半導體(UHV NMOS)元件之示意圖。

第13圖係為依照本揭露第十實施例之一超高電壓N型金屬氧化物半導體(UHV NMOS)元件之示意圖。

第14圖係為依照本揭露第十一實施例之一超高電壓N型金屬氧化物半導體(UHV NMOS)元件之示意圖。

第15圖係為依照本揭露第十二實施例之一超高電壓N型金屬氧化物半導體(UHV NMOS)元件之示意圖。

第16圖係為依照本揭露第十三實施例之一超高電壓N型金屬氧化物半導體(UHV NMOS)元件之示意圖。

第17圖係為依照本揭露第十四實施例之一超高電壓N型金屬氧化物半導體(UHV NMOS)元件之示意圖。

第18圖係為依照本揭露第十五實施例之一超高電壓N型金屬氧化物半導體(UHV NMOS)元件之示意圖。

第19圖係為依照本揭露第十六實施例之一超高電壓N型金屬氧化物半導體(UHV NMOS)元件之示意圖。

第20圖係為依照本揭露第十七實施例之另一種超高電壓N型金屬氧化物半導體(UHV NMOS)元件之製造方法之示意圖。