JP2003133431A - 集積回路及びその製造方法 - Google Patents
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Abstract
(57)【要約】
【課題】 ＣＭＯＳ等の能動素子及びインダクタを備え
た集積回路において、能動素子のラッチアップ特性を維
持しつつ高速化を図ると共に、インダクタの特性の向上
を図った集積回路及びその製造方法を提供する。 【解決手段】 Ｐ−型又はＰ−−型のシリコンからなる
厚さが約７００μｍ、抵抗率が１０乃至１０００Ω・ｃ
ｍの半導体基板２を設け、半導体基板２上に厚さが０．
２乃至１０μｍのＢＯＸ層３を設け、ＢＯＸ層３上にｐ
−型ＳＯＩ層４を設ける。ｐ−型ＳＯＩ層４にＢＯＸ層
３に接する絶縁膜５を局部的に埋め込み、またｐ−型Ｓ
ＯＩ層４における絶縁膜５が設けられていない領域にＣ
ＭＯＳ２１を形成する。絶縁膜５及びＣＭＯＳ２１上に
ＣＭＯＳ２１を覆うように絶縁膜２２を設け、絶縁膜２
２上における絶縁膜５上に相当する領域にインダクタ２
３を設ける。
た集積回路において、能動素子のラッチアップ特性を維
持しつつ高速化を図ると共に、インダクタの特性の向上
を図った集積回路及びその製造方法を提供する。 【解決手段】 Ｐ−型又はＰ−−型のシリコンからなる
厚さが約７００μｍ、抵抗率が１０乃至１０００Ω・ｃ
ｍの半導体基板２を設け、半導体基板２上に厚さが０．
２乃至１０μｍのＢＯＸ層３を設け、ＢＯＸ層３上にｐ
−型ＳＯＩ層４を設ける。ｐ−型ＳＯＩ層４にＢＯＸ層
３に接する絶縁膜５を局部的に埋め込み、またｐ−型Ｓ
ＯＩ層４における絶縁膜５が設けられていない領域にＣ
ＭＯＳ２１を形成する。絶縁膜５及びＣＭＯＳ２１上に
ＣＭＯＳ２１を覆うように絶縁膜２２を設け、絶縁膜２
２上における絶縁膜５上に相当する領域にインダクタ２
３を設ける。
Description
【０００１】
【発明の属する技術分野】本発明はＣＭＯＳ（compleme
ntary metal oxide semiconductor：相補型金属酸化膜
半導体）、ＴＦＴ（thin-film transistor：薄膜トラン
ジスタ）等の能動素子及びインダクタを具備する集積回
路並びにその製造方法に関し、特に、能動素子の高速化
を図ると共にインダクタの特性の向上を図った集積回路
及びその製造方法に関する。
ntary metal oxide semiconductor：相補型金属酸化膜
半導体）、ＴＦＴ（thin-film transistor：薄膜トラン
ジスタ）等の能動素子及びインダクタを具備する集積回
路並びにその製造方法に関し、特に、能動素子の高速化
を図ると共にインダクタの特性の向上を図った集積回路
及びその製造方法に関する。
【０００２】
【従来の技術】従来、ＣＭＯＳ、ＴＦＴ等の能動素子及
びインダクタを備えた集積回路は、Ｐ ＋バルク基板上に
Ｐ型不純物を含むエピタキシャル層が形成されてなる標
準基板上に作製されている。
びインダクタを備えた集積回路は、Ｐ ＋バルク基板上に
Ｐ型不純物を含むエピタキシャル層が形成されてなる標
準基板上に作製されている。
【０００３】図１３は従来の集積回路を示す断面図であ
る。この従来の集積回路の基板には、Ｐ＋バルク基板５
１上にＰ−エピタキシャル層５２が形成された標準基板
を使用する。Ｐ＋バルク基板５１の抵抗率は約０．０１
Ω・ｃｍ、厚さは約７００μｍであり、Ｐ−エピタキシ
ャル層５２の抵抗率は約１０Ω・ｃｍ、厚さは約５μｍ
である。Ｐ−エピタキシャル層５２の表面における一部
の領域には、能動素子であるＣＭＯＳ５５が設けられて
おり、ＣＭＯＳ５５はＰ−ウエル５３及びＮ−ウエル５
４を含んでいる。Ｐ−エピタキシャル層５２上における
ＣＭＯＳ５５が設けられていない領域には絶縁膜５６が
設けられており、ＣＭＯＳ５５及び絶縁膜５６上には絶
縁膜５７が設けられている。絶縁膜５７上における絶縁
膜５６上に相当する領域の一部にはインダクタ５８が設
けられている。図１３に示す集積回路においては、Ｐ＋
バルク基板５１及びＰ−エピタキシャル層５２からなる
標準基板を使用することにより、ＣＭＯＳ５５における
ラッチアップを抑制すると共に、ＣＭＯＳ５５における
不純物のゲッタリングを促進することができる。
る。この従来の集積回路の基板には、Ｐ＋バルク基板５
１上にＰ−エピタキシャル層５２が形成された標準基板
を使用する。Ｐ＋バルク基板５１の抵抗率は約０．０１
Ω・ｃｍ、厚さは約７００μｍであり、Ｐ−エピタキシ
ャル層５２の抵抗率は約１０Ω・ｃｍ、厚さは約５μｍ
である。Ｐ−エピタキシャル層５２の表面における一部
の領域には、能動素子であるＣＭＯＳ５５が設けられて
おり、ＣＭＯＳ５５はＰ−ウエル５３及びＮ−ウエル５
４を含んでいる。Ｐ−エピタキシャル層５２上における
ＣＭＯＳ５５が設けられていない領域には絶縁膜５６が
設けられており、ＣＭＯＳ５５及び絶縁膜５６上には絶
縁膜５７が設けられている。絶縁膜５７上における絶縁
膜５６上に相当する領域の一部にはインダクタ５８が設
けられている。図１３に示す集積回路においては、Ｐ＋
バルク基板５１及びＰ−エピタキシャル層５２からなる
標準基板を使用することにより、ＣＭＯＳ５５における
ラッチアップを抑制すると共に、ＣＭＯＳ５５における
不純物のゲッタリングを促進することができる。
【０００４】しかしながら、この図１３に示す従来の集
積回路においては、Ｐ＋バルク基板５１の抵抗率が約
０．０１Ω・ｃｍと低いため、このＰ＋バルク基板５１
内をうず電流が流れてしまい、インダクタ５８の動作に
伴って、うず電流損失が発生するという問題点がある。
この結果、インダクタ５８のＱ値が低下し、インダクタ
５８の特性が劣化する。また、インダクタ５８とＰ＋バ
ルク基板５１との間に寄生容量が発生してしまい、イン
ダクタ５８の特性が劣化する。更に、ＣＭＯＳ５５とＰ
＋バルク基板５１との間にも寄生容量が発生してしま
い、ＣＭＯＳ５５の高速化を図れないという問題点もあ
る。
積回路においては、Ｐ＋バルク基板５１の抵抗率が約
０．０１Ω・ｃｍと低いため、このＰ＋バルク基板５１
内をうず電流が流れてしまい、インダクタ５８の動作に
伴って、うず電流損失が発生するという問題点がある。
この結果、インダクタ５８のＱ値が低下し、インダクタ
５８の特性が劣化する。また、インダクタ５８とＰ＋バ
ルク基板５１との間に寄生容量が発生してしまい、イン
ダクタ５８の特性が劣化する。更に、ＣＭＯＳ５５とＰ
＋バルク基板５１との間にも寄生容量が発生してしま
い、ＣＭＯＳ５５の高速化を図れないという問題点もあ
る。
【０００５】特開平１０−３２１８０２号公報には、イ
ンダクタの下の基板の表層に溝を形成し、この溝内に絶
縁物質を充填する技術が開示されている。これにより、
うず電流のパスを短くしてうず電流の発生を抑制するこ
とができると記載されている。
ンダクタの下の基板の表層に溝を形成し、この溝内に絶
縁物質を充填する技術が開示されている。これにより、
うず電流のパスを短くしてうず電流の発生を抑制するこ
とができると記載されている。
【０００６】また、特開平１１−２７４４１２号公報に
も、特開平１０−３２１８０２号公報と同様に、インダ
クタの下の基板の表層に溝を形成し、この溝内に絶縁物
質を充填する技術が開示されている。これにより、基板
の実効的な表面積を減らし、寄生容量を低減することが
できると記載されている。
も、特開平１０−３２１８０２号公報と同様に、インダ
クタの下の基板の表層に溝を形成し、この溝内に絶縁物
質を充填する技術が開示されている。これにより、基板
の実効的な表面積を減らし、寄生容量を低減することが
できると記載されている。
【０００７】
【発明が解決しようとする課題】しかしながら、前述の
従来の技術には以下に示すような問題点がある。特開平
１０−３２１８０２号公報及び特開平１１−２７４４１
２号公報に開示されている技術においては、深い溝を形
成することが極めて困難である。このため、これらの技
術においては、十分に深い溝を形成することができず、
インダクタの特性を十分に向上させられる程度に十分な
厚さを持った絶縁膜を形成することができない。従っ
て、特開平１０−３２１８０２号公報に開示されている
技術では、インダクタの特性を向上させる効果は不十分
である。また、この技術によっては能動素子の高速化を
図ることができない。また、特開平１１−２７４４１２
号公報に開示されている技術においても、十分な厚さを
持った絶縁膜を形成することができないため、インダク
タの特性を向上させる効果は不十分である。また、この
技術によっても能動素子の高速化を図ることができな
い。従って、特開平１０−３２１８０２号公報及び特開
平１１−２７４４１２号公報に開示されている技術を適
用しても、能動素子及びインダクタの特性を十分に向上
させることができない。
従来の技術には以下に示すような問題点がある。特開平
１０−３２１８０２号公報及び特開平１１−２７４４１
２号公報に開示されている技術においては、深い溝を形
成することが極めて困難である。このため、これらの技
術においては、十分に深い溝を形成することができず、
インダクタの特性を十分に向上させられる程度に十分な
厚さを持った絶縁膜を形成することができない。従っ
て、特開平１０−３２１８０２号公報に開示されている
技術では、インダクタの特性を向上させる効果は不十分
である。また、この技術によっては能動素子の高速化を
図ることができない。また、特開平１１−２７４４１２
号公報に開示されている技術においても、十分な厚さを
持った絶縁膜を形成することができないため、インダク
タの特性を向上させる効果は不十分である。また、この
技術によっても能動素子の高速化を図ることができな
い。従って、特開平１０−３２１８０２号公報及び特開
平１１−２７４４１２号公報に開示されている技術を適
用しても、能動素子及びインダクタの特性を十分に向上
させることができない。
【０００８】本発明はかかる問題点に鑑みてなされたも
のであって、ＣＭＯＳ等の能動素子及びインダクタを備
えた集積回路において、能動素子のラッチアップ特性を
維持しつつ高速化を図ると共に、インダクタの特性の向
上を図った集積回路及びその製造方法を提供することを
目的とする。
のであって、ＣＭＯＳ等の能動素子及びインダクタを備
えた集積回路において、能動素子のラッチアップ特性を
維持しつつ高速化を図ると共に、インダクタの特性の向
上を図った集積回路及びその製造方法を提供することを
目的とする。
【０００９】
【課題を解決するための手段】本発明に係る集積回路
は、半導体基板と、この半導体基板上に設けられた第１
絶縁膜と、この第１絶縁膜上に局部的に形成された第２
絶縁膜と、前記第１絶縁膜上における前記第２絶縁膜が
形成されていない領域に形成された半導体層と、この半
導体層の表面に形成された素子分離絶縁膜と、この素子
分離絶縁膜により仕切られた能動素子形成領域に形成さ
れた能動素子と、前記第２絶縁膜及び前記半導体層上に
形成された第３絶縁膜とこの第３絶縁膜上における前記
第２絶縁膜の上方に形成されたインダクタと、を有する
ことを特徴とする。
は、半導体基板と、この半導体基板上に設けられた第１
絶縁膜と、この第１絶縁膜上に局部的に形成された第２
絶縁膜と、前記第１絶縁膜上における前記第２絶縁膜が
形成されていない領域に形成された半導体層と、この半
導体層の表面に形成された素子分離絶縁膜と、この素子
分離絶縁膜により仕切られた能動素子形成領域に形成さ
れた能動素子と、前記第２絶縁膜及び前記半導体層上に
形成された第３絶縁膜とこの第３絶縁膜上における前記
第２絶縁膜の上方に形成されたインダクタと、を有する
ことを特徴とする。
【００１０】本発明においては、能動素子と半導体基板
との間に第１絶縁膜を設けることにより、能動素子と半
導体基板との間の寄生容量を低減し、能動素子の動作速
度を向上させることができる。また、能動素子のラッチ
アップも防止できる。更に、インダクタと半導体基板と
の間に第１乃至第３の絶縁膜により連続的な絶縁体層を
形成することにより、半導体基板内におけるうず電流を
抑制することができると共に、インダクタと基板との間
の寄生容量を低減することができる。この結果、インダ
クタのＱ値を向上させ、インダクタの特性を向上させる
ことができる。
との間に第１絶縁膜を設けることにより、能動素子と半
導体基板との間の寄生容量を低減し、能動素子の動作速
度を向上させることができる。また、能動素子のラッチ
アップも防止できる。更に、インダクタと半導体基板と
の間に第１乃至第３の絶縁膜により連続的な絶縁体層を
形成することにより、半導体基板内におけるうず電流を
抑制することができると共に、インダクタと基板との間
の寄生容量を低減することができる。この結果、インダ
クタのＱ値を向上させ、インダクタの特性を向上させる
ことができる。
【００１１】本発明に係る他の集積回路は、半導体基板
と、この半導体基板上に設けられた第１絶縁膜と、この
第１絶縁膜上に局部的に形成された第２絶縁膜と、この
第２絶縁膜上に形成された第４絶縁膜と、前記第１絶縁
膜上における前記第２絶縁膜及び前記第４絶縁膜が形成
されていない領域に形成された半導体層と、この半導体
層の表面に形成された素子分離絶縁膜と、この素子分離
絶縁膜により仕切られた能動素子形成領域に形成された
能動素子と、前記第４絶縁膜及び前記半導体層上に形成
された第３絶縁膜とこの第３絶縁膜上における前記第４
絶縁膜の上方に形成されたインダクタと、を有すること
を特徴とする。
と、この半導体基板上に設けられた第１絶縁膜と、この
第１絶縁膜上に局部的に形成された第２絶縁膜と、この
第２絶縁膜上に形成された第４絶縁膜と、前記第１絶縁
膜上における前記第２絶縁膜及び前記第４絶縁膜が形成
されていない領域に形成された半導体層と、この半導体
層の表面に形成された素子分離絶縁膜と、この素子分離
絶縁膜により仕切られた能動素子形成領域に形成された
能動素子と、前記第４絶縁膜及び前記半導体層上に形成
された第３絶縁膜とこの第３絶縁膜上における前記第４
絶縁膜の上方に形成されたインダクタと、を有すること
を特徴とする。
【００１２】また、前記半導体基板が前記半導体層より
も抵抗率が高いことが好ましく、前記半導体基板の抵抗
率が１０Ω・ｃｍ以上であることがより好ましい。これ
により、半導体基板内のうず電流をより一層抑制するこ
とができる。
も抵抗率が高いことが好ましく、前記半導体基板の抵抗
率が１０Ω・ｃｍ以上であることがより好ましい。これ
により、半導体基板内のうず電流をより一層抑制するこ
とができる。
【００１３】更にまた、前記第２絶縁膜は半導体基板の
表面に垂直な方向から見て格子状に形成してもよく、又
は、前記第２絶縁膜を複数の短冊状の部分から構成し、
この短冊状の部分を前記半導体基板の表面に垂直な方向
から見て放射状若しくは相互に平行に配置してもよい。
これにより、第２絶縁膜の形成が容易になる。
表面に垂直な方向から見て格子状に形成してもよく、又
は、前記第２絶縁膜を複数の短冊状の部分から構成し、
この短冊状の部分を前記半導体基板の表面に垂直な方向
から見て放射状若しくは相互に平行に配置してもよい。
これにより、第２絶縁膜の形成が容易になる。
【００１４】本発明に係る集積回路の製造方法は、半導
体基板上に第１絶縁膜を形成する工程と、この第１絶縁
膜上に半導体層を形成する工程と、この半導体層に前記
第１絶縁膜まで到達するトレンチを形成する工程と、こ
のトレンチに絶縁物質を埋め込み前記半導体層と同層の
第２絶縁膜を形成する工程と、前記第２絶縁膜が形成さ
れていない前記半導体層の表面に素子分離絶縁膜を形成
する工程と、この素子分離絶縁膜により仕切られた能動
素子形成領域に能動素子を形成する工程と、前記半導体
層及び前記第２絶縁膜上に第３絶縁膜を形成する工程
と、この第３絶縁膜上における前記第２絶縁膜の上方に
インダクタを形成する工程と、を有することを特徴とす
る。
体基板上に第１絶縁膜を形成する工程と、この第１絶縁
膜上に半導体層を形成する工程と、この半導体層に前記
第１絶縁膜まで到達するトレンチを形成する工程と、こ
のトレンチに絶縁物質を埋め込み前記半導体層と同層の
第２絶縁膜を形成する工程と、前記第２絶縁膜が形成さ
れていない前記半導体層の表面に素子分離絶縁膜を形成
する工程と、この素子分離絶縁膜により仕切られた能動
素子形成領域に能動素子を形成する工程と、前記半導体
層及び前記第２絶縁膜上に第３絶縁膜を形成する工程
と、この第３絶縁膜上における前記第２絶縁膜の上方に
インダクタを形成する工程と、を有することを特徴とす
る。
【００１５】本発明に係る他の集積回路の製造方法は、
半導体基板上に第１絶縁膜を形成する工程と、この第１
絶縁膜上に半導体層を形成する工程と、この半導体層の
表面に局部的に第１トレンチを形成する工程と、前記半
導体層の表面に前記第１絶縁膜まで到達する第２トレン
チを形成する工程と、前記第１トレンチに絶縁物質を埋
め込み素子分離絶縁膜を形成し、前記第２トレンチに絶
縁物質を埋め込み第２絶縁膜を形成する工程と、前記素
子分離絶縁膜により仕切られた能動素子形成領域に能動
素子を形成する工程と、前記半導体層及び前記第２絶縁
膜上に第３絶縁膜を形成する工程と、この第３絶縁膜上
における前記第２絶縁膜の上方にインダクタを形成する
工程と、を有することを特徴とする。
半導体基板上に第１絶縁膜を形成する工程と、この第１
絶縁膜上に半導体層を形成する工程と、この半導体層の
表面に局部的に第１トレンチを形成する工程と、前記半
導体層の表面に前記第１絶縁膜まで到達する第２トレン
チを形成する工程と、前記第１トレンチに絶縁物質を埋
め込み素子分離絶縁膜を形成し、前記第２トレンチに絶
縁物質を埋め込み第２絶縁膜を形成する工程と、前記素
子分離絶縁膜により仕切られた能動素子形成領域に能動
素子を形成する工程と、前記半導体層及び前記第２絶縁
膜上に第３絶縁膜を形成する工程と、この第３絶縁膜上
における前記第２絶縁膜の上方にインダクタを形成する
工程と、を有することを特徴とする。
【００１６】本発明に係る更に他の集積回路の製造方法
は、半導体基板上に第１絶縁膜を形成する工程と、この
第１絶縁膜上に半導体層を形成する工程と、この半導体
層の表面に第１トレンチ及び第２トレンチを形成する工
程と、この第２トレンチ内に局所的に前記第１絶縁膜ま
で到達する第３トレンチを形成する工程と、前記第１乃
至第３トレンチに絶縁物質を埋め込み前記第１トレンチ
内に素子分離絶縁膜を形成すると共に、前記第２及び第
３トレンチ内に第４及び第２絶縁膜からなる２層の絶縁
膜を形成する工程と、前記素子分離絶縁膜により仕切ら
れた能動素子形成領域に能動素子を形成する工程と、前
記半導体層及び前記第４絶縁膜上に第３絶縁膜を形成す
る工程と、この第３絶縁膜上における前記第４絶縁膜の
上方にインダクタを形成する工程と、を有することを特
徴とする。
は、半導体基板上に第１絶縁膜を形成する工程と、この
第１絶縁膜上に半導体層を形成する工程と、この半導体
層の表面に第１トレンチ及び第２トレンチを形成する工
程と、この第２トレンチ内に局所的に前記第１絶縁膜ま
で到達する第３トレンチを形成する工程と、前記第１乃
至第３トレンチに絶縁物質を埋め込み前記第１トレンチ
内に素子分離絶縁膜を形成すると共に、前記第２及び第
３トレンチ内に第４及び第２絶縁膜からなる２層の絶縁
膜を形成する工程と、前記素子分離絶縁膜により仕切ら
れた能動素子形成領域に能動素子を形成する工程と、前
記半導体層及び前記第４絶縁膜上に第３絶縁膜を形成す
る工程と、この第３絶縁膜上における前記第４絶縁膜の
上方にインダクタを形成する工程と、を有することを特
徴とする。
【００１７】
【発明の実施の形態】本発明者等は、前述の課題を解決
するために鋭意実験研究した結果、以下に示す知見を得
た。即ち、特開平１０−３２１８０２号公報に開示され
ている技術においては、基板表層に溝を形成し、この溝
内に絶縁物質を充填しているが、この溝を深く掘ること
が困難であるため、形成する絶縁層の厚さが不十分とな
る。また、溝間の基板においてうず電流が発生してしま
う。このため、インダクタの特性を向上させる効果は不
十分である。
するために鋭意実験研究した結果、以下に示す知見を得
た。即ち、特開平１０−３２１８０２号公報に開示され
ている技術においては、基板表層に溝を形成し、この溝
内に絶縁物質を充填しているが、この溝を深く掘ること
が困難であるため、形成する絶縁層の厚さが不十分とな
る。また、溝間の基板においてうず電流が発生してしま
う。このため、インダクタの特性を向上させる効果は不
十分である。
【００１８】また、特開平１１−２７４４１２号公報に
開示されている技術においては、基板の実効的な表面積
を低減させているが、この技術においても、溝を深く掘
ることが困難であるため、形成する絶縁層の厚さが不十
分となる。このため、寄生容量の低減が十分ではなく、
従って、インダクタの特性を向上させる効果は不十分で
ある。
開示されている技術においては、基板の実効的な表面積
を低減させているが、この技術においても、溝を深く掘
ることが困難であるため、形成する絶縁層の厚さが不十
分となる。このため、寄生容量の低減が十分ではなく、
従って、インダクタの特性を向上させる効果は不十分で
ある。
【００１９】そこで、本発明においては、能動素子のラ
ッチアップ特性を維持して高速化を図りつつ、インダク
タの特性を向上させるために、半導体基板上に絶縁膜を
形成し、この絶縁膜上に能動素子を形成するための半導
体層を形成し、この半導体層に前記絶縁膜に到達するト
レンチを形成してこのトレンチ内に絶縁物質を埋め込む
ことにより、前記絶縁膜と前記能動素子上に形成する絶
縁膜とをつなぎ、インダクタと半導体基板との間に連続
的な絶縁体層を設ける技術を開発し、本発明を完成し
た。
ッチアップ特性を維持して高速化を図りつつ、インダク
タの特性を向上させるために、半導体基板上に絶縁膜を
形成し、この絶縁膜上に能動素子を形成するための半導
体層を形成し、この半導体層に前記絶縁膜に到達するト
レンチを形成してこのトレンチ内に絶縁物質を埋め込む
ことにより、前記絶縁膜と前記能動素子上に形成する絶
縁膜とをつなぎ、インダクタと半導体基板との間に連続
的な絶縁体層を設ける技術を開発し、本発明を完成し
た。
【００２０】以下、本発明の実施例について添付の図面
を参照して具体的に説明する。先ず、本発明の第１の実
施例について説明する。図１は本発明の第１の実施例に
係る集積回路を示す断面図であり、図２はこの集積回路
を示す平面図である。
を参照して具体的に説明する。先ず、本発明の第１の実
施例について説明する。図１は本発明の第１の実施例に
係る集積回路を示す断面図であり、図２はこの集積回路
を示す平面図である。
【００２１】図１に示すように、本実施例に係る集積回
路１においては、Ｐ−型又はＰ−−型のシリコンからな
る半導体基板２が設けられている。半導体基板２の厚さ
は例えば約７００μｍであり、抵抗率は例えば１０乃至
１０００Ω・ｃｍである。半導体基板２上には、埋込酸
化膜である絶縁性のＢＯＸ層３が設けられている。ＢＯ
Ｘ層３の厚さは例えば０．２乃至１０μｍである。ＢＯ
Ｘ層３上にはｐ−型ＳＯＩ層４が設けられている。ｐ−
型ＳＯＩ層４の厚さは例えば約０．２μｍであり、抵抗
率は半導体基板２の抵抗率よりも低く、例えば約１０Ω
・ｃｍである。ｐ−型ＳＯＩ層４の一部には絶縁膜５が
局部的に埋め込まれている。絶縁膜５はｐ−型ＳＯＩ層
４と同層であり、ＢＯＸ層３に接している。即ち、絶縁
膜５が形成されている領域にはｐ−型ＳＯＩ層４は存在
しない。絶縁膜５は例えばシリコン酸化膜からなる。
路１においては、Ｐ−型又はＰ−−型のシリコンからな
る半導体基板２が設けられている。半導体基板２の厚さ
は例えば約７００μｍであり、抵抗率は例えば１０乃至
１０００Ω・ｃｍである。半導体基板２上には、埋込酸
化膜である絶縁性のＢＯＸ層３が設けられている。ＢＯ
Ｘ層３の厚さは例えば０．２乃至１０μｍである。ＢＯ
Ｘ層３上にはｐ−型ＳＯＩ層４が設けられている。ｐ−
型ＳＯＩ層４の厚さは例えば約０．２μｍであり、抵抗
率は半導体基板２の抵抗率よりも低く、例えば約１０Ω
・ｃｍである。ｐ−型ＳＯＩ層４の一部には絶縁膜５が
局部的に埋め込まれている。絶縁膜５はｐ−型ＳＯＩ層
４と同層であり、ＢＯＸ層３に接している。即ち、絶縁
膜５が形成されている領域にはｐ−型ＳＯＩ層４は存在
しない。絶縁膜５は例えばシリコン酸化膜からなる。
【００２２】ｐ−型ＳＯＩ層４の表面にはＰ−ウエル６
が設けられ、このＰ−ウエル６に隣接するようにＮ−ウ
エル７が設けられている。Ｐ−ウエル６の表面には１対
のｎ ＋型ソース・ドレイン領域８が相互に対向するよう
に設けられ、ｎ＋型ソース・ドレイン領域８間はチャネ
ル領域９になっている。チャネル領域９上にはゲート絶
縁膜１０が設けられ、ゲート絶縁膜１０上にはゲート電
極１１が設けられている。ｎ＋型ソース・ドレイン領域
８上におけるゲート絶縁膜１０及びゲート電極１１に隣
接する領域には、ゲート絶縁膜１０及びゲート電極１１
を挟むように１対の側壁１２が設けられている。
が設けられ、このＰ−ウエル６に隣接するようにＮ−ウ
エル７が設けられている。Ｐ−ウエル６の表面には１対
のｎ ＋型ソース・ドレイン領域８が相互に対向するよう
に設けられ、ｎ＋型ソース・ドレイン領域８間はチャネ
ル領域９になっている。チャネル領域９上にはゲート絶
縁膜１０が設けられ、ゲート絶縁膜１０上にはゲート電
極１１が設けられている。ｎ＋型ソース・ドレイン領域
８上におけるゲート絶縁膜１０及びゲート電極１１に隣
接する領域には、ゲート絶縁膜１０及びゲート電極１１
を挟むように１対の側壁１２が設けられている。
【００２３】同様に、Ｎ−ウエル７の表面には１対のｐ
＋型ソース・ドレイン領域１３が相互に対向するように
設けられ、ｐ＋型ソース・ドレイン領域１３間はチャネ
ル領域１４になっている。チャネル領域１４上にはゲー
ト絶縁膜１５が設けられ、ゲート絶縁膜１５上にはゲー
ト電極１６が設けられている。ｐ＋型ソース・ドレイン
領域１３上におけるゲート絶縁膜１５及びゲート電極１
６に隣接する領域には、ゲート絶縁膜１５及びゲート電
極１６を挟むように１対の側壁１７が設けられている。
また、Ｐ−ウエル６におけるＮ−ウエル７に隣接してい
ない側にはｐ＋領域からなる電極１８が設けられ、Ｎ−
ウエル７におけるＰ−ウエル６に隣接していない側には
ｎ＋領域からなる電極１９が設けられている。更に、電
極１８とｎ＋型ソース・ドレイン領域８との間、ｎ＋型
ソース・ドレイン領域８とｐ＋型ソース・ドレイン領域
１３との間、ｐ＋型ソース・ドレイン領域１３と電極１
９との間には夫々素子分離膜２０が設けられている。な
お、素子分離膜２０の下面はＢＯＸ層３の上面には接触
していない。Ｐ−ウエル６、Ｎ−ウエル７、１対のｎ＋
型ソース・ドレイン領域８、１対のｐ＋型ソース・ドレ
イン領域１３、チャネル領域９及び１４、ゲート絶縁膜
１０及び１５、ゲート電極１１及び１６、各１対の側壁
１２及び１７、電極１８及び１９、素子分離膜２０並び
にＰ−ウエル６及びＮ−ウエル７近傍のｐ−型ＳＯＩ層
４により、ＣＭＯＳ２１が形成されている。
＋型ソース・ドレイン領域１３が相互に対向するように
設けられ、ｐ＋型ソース・ドレイン領域１３間はチャネ
ル領域１４になっている。チャネル領域１４上にはゲー
ト絶縁膜１５が設けられ、ゲート絶縁膜１５上にはゲー
ト電極１６が設けられている。ｐ＋型ソース・ドレイン
領域１３上におけるゲート絶縁膜１５及びゲート電極１
６に隣接する領域には、ゲート絶縁膜１５及びゲート電
極１６を挟むように１対の側壁１７が設けられている。
また、Ｐ−ウエル６におけるＮ−ウエル７に隣接してい
ない側にはｐ＋領域からなる電極１８が設けられ、Ｎ−
ウエル７におけるＰ−ウエル６に隣接していない側には
ｎ＋領域からなる電極１９が設けられている。更に、電
極１８とｎ＋型ソース・ドレイン領域８との間、ｎ＋型
ソース・ドレイン領域８とｐ＋型ソース・ドレイン領域
１３との間、ｐ＋型ソース・ドレイン領域１３と電極１
９との間には夫々素子分離膜２０が設けられている。な
お、素子分離膜２０の下面はＢＯＸ層３の上面には接触
していない。Ｐ−ウエル６、Ｎ−ウエル７、１対のｎ＋
型ソース・ドレイン領域８、１対のｐ＋型ソース・ドレ
イン領域１３、チャネル領域９及び１４、ゲート絶縁膜
１０及び１５、ゲート電極１１及び１６、各１対の側壁
１２及び１７、電極１８及び１９、素子分離膜２０並び
にＰ−ウエル６及びＮ−ウエル７近傍のｐ−型ＳＯＩ層
４により、ＣＭＯＳ２１が形成されている。
【００２４】絶縁膜５及びＣＭＯＳ２１上にはＣＭＯＳ
２１を覆うように絶縁膜２２が設けられている。絶縁膜
２２の下面は絶縁膜５の上面に接している。絶縁膜２２
の厚さは例えば約５μｍであり、絶縁膜２２中には例え
ば４段の配線（図示せず）が埋め込まれている。また、
絶縁膜２２上におけるＣＭＯＳ２１上から外れた領域、
即ち、絶縁膜５上に相当する領域にはインダクタ２３が
形成されている。インダクタ２３は例えばアルミニウム
からなり、厚さは例えば約２μｍである。
２１を覆うように絶縁膜２２が設けられている。絶縁膜
２２の下面は絶縁膜５の上面に接している。絶縁膜２２
の厚さは例えば約５μｍであり、絶縁膜２２中には例え
ば４段の配線（図示せず）が埋め込まれている。また、
絶縁膜２２上におけるＣＭＯＳ２１上から外れた領域、
即ち、絶縁膜５上に相当する領域にはインダクタ２３が
形成されている。インダクタ２３は例えばアルミニウム
からなり、厚さは例えば約２μｍである。
【００２５】図２に示すように、インダクタ２３は１巻
きの円形ループ状の配線であり、内側の直径は例えば５
０μｍ、配線の幅は例えば１０μｍである。インダクタ
２３の両端には夫々１対の端子部２４が接続されてい
る。また、図２に示すように、インダクタ２３及び端子
部２４の下には絶縁膜２２が設けられており、絶縁膜２
２の下方におけるインダクタ２３の下方には絶縁膜５が
設けられている。平面視で絶縁膜５の外縁はインダクタ
２３の外縁よりも外側に配置されている。また、絶縁膜
２２の下方におけるインダクタ２３の直下に相当する領
域からずれた領域の一部にはＣＭＯＳ２１が形成されて
いる。
きの円形ループ状の配線であり、内側の直径は例えば５
０μｍ、配線の幅は例えば１０μｍである。インダクタ
２３の両端には夫々１対の端子部２４が接続されてい
る。また、図２に示すように、インダクタ２３及び端子
部２４の下には絶縁膜２２が設けられており、絶縁膜２
２の下方におけるインダクタ２３の下方には絶縁膜５が
設けられている。平面視で絶縁膜５の外縁はインダクタ
２３の外縁よりも外側に配置されている。また、絶縁膜
２２の下方におけるインダクタ２３の直下に相当する領
域からずれた領域の一部にはＣＭＯＳ２１が形成されて
いる。
【００２６】本実施例の集積回路１においては、ＣＭＯ
Ｓ２１の直下に絶縁性のＢＯＸ層３が設けられているた
め、ＣＭＯＳ２１と半導体基板２との間の寄生容量が低
く、ＣＭＯＳ２１の動作速度を向上させることができ
る。また、ＣＭＯＳ２１のラッチアップ特性が良好であ
る。更に、本実施例においては、半導体基板２上にＢＯ
Ｘ層３が設けられているため、ＣＭＯＳ２１への影響を
考慮せずに半導体基板２を任意に選択することができ
る。このため、半導体基板２の抵抗率を１０乃至１００
０Ω・ｃｍと高くすることができ、インダクタ２３の動
作に伴って半導体基板２内にうず電流が流れることを抑
制できる。更にまた、インダクタ２３と半導体基板２と
の間には、ＢＯＸ層３、絶縁膜５及び２２からなる連続
した絶縁体層が形成されているため、半導体基板２内に
うず電流が流れることをより一層防止できると共に、イ
ンダクタ２３と半導体基板２との間の寄生容量を低減す
ることができる。この結果、インダクタ２３のＱ値を増
加させ、インダクタ２３の特性を向上させることができ
る。なお、本実施例の集積回路１におけるインダクタ２
３をシミュレーションにより評価した結果、インダクタ
２３のＱ値は約４．８であった。これに対して、図１３
に示す従来の集積回路におけるインダクタ５８のＱ値を
同様のシミュレーションにより評価した結果、約３．０
であった。
Ｓ２１の直下に絶縁性のＢＯＸ層３が設けられているた
め、ＣＭＯＳ２１と半導体基板２との間の寄生容量が低
く、ＣＭＯＳ２１の動作速度を向上させることができ
る。また、ＣＭＯＳ２１のラッチアップ特性が良好であ
る。更に、本実施例においては、半導体基板２上にＢＯ
Ｘ層３が設けられているため、ＣＭＯＳ２１への影響を
考慮せずに半導体基板２を任意に選択することができ
る。このため、半導体基板２の抵抗率を１０乃至１００
０Ω・ｃｍと高くすることができ、インダクタ２３の動
作に伴って半導体基板２内にうず電流が流れることを抑
制できる。更にまた、インダクタ２３と半導体基板２と
の間には、ＢＯＸ層３、絶縁膜５及び２２からなる連続
した絶縁体層が形成されているため、半導体基板２内に
うず電流が流れることをより一層防止できると共に、イ
ンダクタ２３と半導体基板２との間の寄生容量を低減す
ることができる。この結果、インダクタ２３のＱ値を増
加させ、インダクタ２３の特性を向上させることができ
る。なお、本実施例の集積回路１におけるインダクタ２
３をシミュレーションにより評価した結果、インダクタ
２３のＱ値は約４．８であった。これに対して、図１３
に示す従来の集積回路におけるインダクタ５８のＱ値を
同様のシミュレーションにより評価した結果、約３．０
であった。
【００２７】なお、本実施例においては、インダクタ２
３が円形状である例を示したが、インダクタの形状は四
角形、八角形等の多角形等、円形以外の形状であっても
よい。また、本実施例においては、インダクタ２３の巻
き数が１である例を示したが、巻き数は複数であっても
よい。インダクタ２３の材料、大きさ、形状及び巻き数
は、インダクタ２３に要求される特性に応じて適宜選択
することができる。更に、本実施例においては、半導体
基板としてｐ型のシリコン基板を使用する例を示した
が、半導体基板はこれに限定されず、ｎ型のシリコン基
板であってもよく、他の半導体からなる基板であっても
よい。更にまた、本実施例においては平面視で絶縁膜５
の外縁をインダクタ２３の外縁よりも外側に配置する例
を示したが、絶縁膜５はインダクタ２３の下方に相当す
る領域の少なくとも一部にあれば、ある程度の効果が得
られる。
３が円形状である例を示したが、インダクタの形状は四
角形、八角形等の多角形等、円形以外の形状であっても
よい。また、本実施例においては、インダクタ２３の巻
き数が１である例を示したが、巻き数は複数であっても
よい。インダクタ２３の材料、大きさ、形状及び巻き数
は、インダクタ２３に要求される特性に応じて適宜選択
することができる。更に、本実施例においては、半導体
基板としてｐ型のシリコン基板を使用する例を示した
が、半導体基板はこれに限定されず、ｎ型のシリコン基
板であってもよく、他の半導体からなる基板であっても
よい。更にまた、本実施例においては平面視で絶縁膜５
の外縁をインダクタ２３の外縁よりも外側に配置する例
を示したが、絶縁膜５はインダクタ２３の下方に相当す
る領域の少なくとも一部にあれば、ある程度の効果が得
られる。
【００２８】次に、本実施例に係る集積回路１の製造方
法について説明する。図３（ａ）乃至（ｃ）は本実施例
に係る集積回路の製造方法をその工程順に示す断面図で
ある。先ず、図３（ａ）に示すように、厚さが例えば約
７００μｍのｐ−型又はｐ− −型のシリコンからなる半
導体基板２を準備する。半導体基板２の抵抗率は例えば
約１０乃至１０００Ω・ｃｍである。次に、この半導体
基板２上に絶縁性の埋込酸化膜であるＢＯＸ層３を形成
する。ＢＯＸ層３の厚さは例えば０．２乃至１０μｍと
する。次いで、ＢＯＸ層３上にｐ−型ＳＯＩ層４を形成
する。
法について説明する。図３（ａ）乃至（ｃ）は本実施例
に係る集積回路の製造方法をその工程順に示す断面図で
ある。先ず、図３（ａ）に示すように、厚さが例えば約
７００μｍのｐ−型又はｐ− −型のシリコンからなる半
導体基板２を準備する。半導体基板２の抵抗率は例えば
約１０乃至１０００Ω・ｃｍである。次に、この半導体
基板２上に絶縁性の埋込酸化膜であるＢＯＸ層３を形成
する。ＢＯＸ層３の厚さは例えば０．２乃至１０μｍと
する。次いで、ＢＯＸ層３上にｐ−型ＳＯＩ層４を形成
する。
【００２９】次に、図３（ｂ）に示すように、ｐ−型Ｓ
ＯＩ層４の一部にＢＯＸ層３まで到達するディープトレ
ンチ２５を形成し、ディープトレンチ２５内に絶縁物質
を埋め込み、絶縁膜５を局部的に形成する。なお、絶縁
膜５は後の工程においてインダクタ２３が形成されるイ
ンダクタ形成領域に形成する。
ＯＩ層４の一部にＢＯＸ層３まで到達するディープトレ
ンチ２５を形成し、ディープトレンチ２５内に絶縁物質
を埋め込み、絶縁膜５を局部的に形成する。なお、絶縁
膜５は後の工程においてインダクタ２３が形成されるイ
ンダクタ形成領域に形成する。
【００３０】次に、図３（ｃ）に示すように、ｐ−型Ｓ
ＯＩ層４の表面に通常の方法によりＣＭＯＳ２１を形成
する。ＣＭＯＳ２１の構成は前述のとおりである。
ＯＩ層４の表面に通常の方法によりＣＭＯＳ２１を形成
する。ＣＭＯＳ２１の構成は前述のとおりである。
【００３１】次に、図１に示すように、ＣＭＯＳ２１及
び絶縁膜５上に絶縁膜２２を形成する。絶縁膜２２中に
は例えば４段の配線（図示せず）を形成し、配線間は絶
縁物質により充填する。絶縁膜２２の厚さは例えば約５
μｍとする。次に、絶縁膜２２上における絶縁膜５上に
相当する領域に、アルミニウムにより１巻きの円形ルー
プ状の配線（図２参照）を形成し、インダクタ２３を作
製する。また、インダクタ２３の両側には１対の端子部
２４を形成し、インダクタ２３に接続する。端子部２４
は絶縁膜２２の配線（図示せず）に接続する。これによ
り、本実施例に係る集積回路１を作製する。
び絶縁膜５上に絶縁膜２２を形成する。絶縁膜２２中に
は例えば４段の配線（図示せず）を形成し、配線間は絶
縁物質により充填する。絶縁膜２２の厚さは例えば約５
μｍとする。次に、絶縁膜２２上における絶縁膜５上に
相当する領域に、アルミニウムにより１巻きの円形ルー
プ状の配線（図２参照）を形成し、インダクタ２３を作
製する。また、インダクタ２３の両側には１対の端子部
２４を形成し、インダクタ２３に接続する。端子部２４
は絶縁膜２２の配線（図示せず）に接続する。これによ
り、本実施例に係る集積回路１を作製する。
【００３２】次に、本発明の第２の実施例について説明
する。図４は本発明の第２の実施例に係る集積回路を示
す断面図であり、図５はこの集積回路を示す平面図であ
る。なお、本実施例に係る集積回路の構成要素のうち、
前述の第１の実施例に係る集積回路１と同一の構成要素
には同一の符号を付し、その詳細な説明を省略する。
する。図４は本発明の第２の実施例に係る集積回路を示
す断面図であり、図５はこの集積回路を示す平面図であ
る。なお、本実施例に係る集積回路の構成要素のうち、
前述の第１の実施例に係る集積回路１と同一の構成要素
には同一の符号を付し、その詳細な説明を省略する。
【００３３】図４に示すように、本実施例に係る集積回
路３１は、第１の実施例に係る集積回路１（図１参照）
における絶縁膜５を絶縁膜２６に置き換えた構成となっ
ている。集積回路３１における上記以外の構成は、第１
の実施例に係る集積回路１の構成と同じである。即ち、
集積回路３１においては、Ｐ−型又はＰ−−型のシリコ
ンからなる半導体基板２が設けられている。半導体基板
２上には、埋込酸化膜であるＢＯＸ層３が設けられてい
る。ＢＯＸ層３の厚さは例えば０．２乃至１０μｍであ
る。ＢＯＸ層３上にはｐ−型ＳＯＩ層４が設けられてい
る。ｐ−型ＳＯＩ層４の一部には絶縁膜２６が埋め込ま
れている。絶縁膜２６は例えばシリコン酸化膜からな
り、その下面はＢＯＸ層３に接している。絶縁膜２６
は、半導体基板２の表面に垂直な方向から見て、格子状
に形成されている。なお、絶縁膜２６はインダクタ形成
領域に形成される。また、ｐ−型ＳＯＩ層４の絶縁膜２
６が埋め込まれていない領域の一部には、ＣＭＯＳ２１
が形成されている。ＣＭＯＳ２１の構成は前述の第１の
実施例におけるＣＭＯＳ２１の構成と同一である。
路３１は、第１の実施例に係る集積回路１（図１参照）
における絶縁膜５を絶縁膜２６に置き換えた構成となっ
ている。集積回路３１における上記以外の構成は、第１
の実施例に係る集積回路１の構成と同じである。即ち、
集積回路３１においては、Ｐ−型又はＰ−−型のシリコ
ンからなる半導体基板２が設けられている。半導体基板
２上には、埋込酸化膜であるＢＯＸ層３が設けられてい
る。ＢＯＸ層３の厚さは例えば０．２乃至１０μｍであ
る。ＢＯＸ層３上にはｐ−型ＳＯＩ層４が設けられてい
る。ｐ−型ＳＯＩ層４の一部には絶縁膜２６が埋め込ま
れている。絶縁膜２６は例えばシリコン酸化膜からな
り、その下面はＢＯＸ層３に接している。絶縁膜２６
は、半導体基板２の表面に垂直な方向から見て、格子状
に形成されている。なお、絶縁膜２６はインダクタ形成
領域に形成される。また、ｐ−型ＳＯＩ層４の絶縁膜２
６が埋め込まれていない領域の一部には、ＣＭＯＳ２１
が形成されている。ＣＭＯＳ２１の構成は前述の第１の
実施例におけるＣＭＯＳ２１の構成と同一である。
【００３４】絶縁膜２６及びＣＭＯＳ２１上にはＣＭＯ
Ｓ２１を覆うように絶縁膜２２が設けられている。絶縁
膜２２の下面は絶縁膜２６の上面に接している。また、
絶縁膜２２上におけるＣＭＯＳ２１上から外れた領域、
即ち、絶縁膜２６上に相当する領域にはインダクタ２３
が形成されている。絶縁膜２２及びインダクタ２３の構
成は、前述の第１の実施例における絶縁膜２２及びイン
ダクタ２３の構成と同一である。
Ｓ２１を覆うように絶縁膜２２が設けられている。絶縁
膜２２の下面は絶縁膜２６の上面に接している。また、
絶縁膜２２上におけるＣＭＯＳ２１上から外れた領域、
即ち、絶縁膜２６上に相当する領域にはインダクタ２３
が形成されている。絶縁膜２２及びインダクタ２３の構
成は、前述の第１の実施例における絶縁膜２２及びイン
ダクタ２３の構成と同一である。
【００３５】図５に示すように、インダクタ２３は１巻
きの円形ループ状の配線であり、内側の直径は例えば５
０μｍ、配線の幅は例えば１０μｍである。インダクタ
２３の両端には夫々１対の端子部２４が接続されてい
る。また、図５に示すように、インダクタ２３及び端子
部２４の下には絶縁膜２２が設けられており、絶縁膜２
２の下方におけるインダクタ２３の下方には絶縁膜２６
が格子状に形成されている。なお、平面視で絶縁膜２６
の外縁はインダクタ２３の外縁よりも外側に配置されて
いる。また、絶縁膜２２の下方におけるインダクタ２３
の直下に相当する領域からずれた領域の一部にはＣＭＯ
Ｓ２１が形成されている。
きの円形ループ状の配線であり、内側の直径は例えば５
０μｍ、配線の幅は例えば１０μｍである。インダクタ
２３の両端には夫々１対の端子部２４が接続されてい
る。また、図５に示すように、インダクタ２３及び端子
部２４の下には絶縁膜２２が設けられており、絶縁膜２
２の下方におけるインダクタ２３の下方には絶縁膜２６
が格子状に形成されている。なお、平面視で絶縁膜２６
の外縁はインダクタ２３の外縁よりも外側に配置されて
いる。また、絶縁膜２２の下方におけるインダクタ２３
の直下に相当する領域からずれた領域の一部にはＣＭＯ
Ｓ２１が形成されている。
【００３６】次に、本実施例に係る集積回路３１の製造
方法について説明する。図６（ａ）乃至（ｃ）は本実施
例に係る集積回路の製造方法をその工程順に示す断面図
である。先ず、図６（ａ）に示すように、厚さが例えば
約７００μｍのｐ−型又はｐ −−型のシリコンからなる
半導体基板２を準備する。次に、この半導体基板２上に
絶縁性の埋込酸化膜であるＢＯＸ層３を形成する。ＢＯ
Ｘ層３の厚さは例えば０．２乃至１０μｍとする。次い
で、ＢＯＸ層３上にｐ−型ＳＯＩ層４を形成する。
方法について説明する。図６（ａ）乃至（ｃ）は本実施
例に係る集積回路の製造方法をその工程順に示す断面図
である。先ず、図６（ａ）に示すように、厚さが例えば
約７００μｍのｐ−型又はｐ −−型のシリコンからなる
半導体基板２を準備する。次に、この半導体基板２上に
絶縁性の埋込酸化膜であるＢＯＸ層３を形成する。ＢＯ
Ｘ層３の厚さは例えば０．２乃至１０μｍとする。次い
で、ＢＯＸ層３上にｐ−型ＳＯＩ層４を形成する。
【００３７】次に、図６（ｂ）に示すように、ｐ−型Ｓ
ＯＩ層４の一部にＢＯＸ層３まで到達するディープトレ
ンチ２７を半導体基板２の表面に垂直な方向から見て格
子状に形成し、ディープトレンチ２７内に絶縁物質を埋
め込み、格子状の絶縁膜２６を形成する。
ＯＩ層４の一部にＢＯＸ層３まで到達するディープトレ
ンチ２７を半導体基板２の表面に垂直な方向から見て格
子状に形成し、ディープトレンチ２７内に絶縁物質を埋
め込み、格子状の絶縁膜２６を形成する。
【００３８】次に、図６（ｃ）に示すように、ｐ−型Ｓ
ＯＩ層４の表層部における絶縁膜２６が形成されていな
い領域に通常の方法によりＣＭＯＳ２１を形成する。Ｃ
ＭＯＳ２１の構成は前述のとおりである。
ＯＩ層４の表層部における絶縁膜２６が形成されていな
い領域に通常の方法によりＣＭＯＳ２１を形成する。Ｃ
ＭＯＳ２１の構成は前述のとおりである。
【００３９】次に、図４に示すように、ＣＭＯＳ２１及
び絶縁膜２６上に絶縁膜２２を形成し、縁膜２２上にお
ける絶縁膜２６上に相当する領域に、アルミニウムによ
り１巻きの円形ループ状の配線（図５参照）を形成し、
インダクタ２３を作製する。また、インダクタ２３の両
側には１対の端子部２４を形成し、インダクタ２３に接
続する。端子部２４は絶縁膜２２の配線（図示せず）に
接続される。これにより、本実施例に係る集積回路３１
が作製される。
び絶縁膜２６上に絶縁膜２２を形成し、縁膜２２上にお
ける絶縁膜２６上に相当する領域に、アルミニウムによ
り１巻きの円形ループ状の配線（図５参照）を形成し、
インダクタ２３を作製する。また、インダクタ２３の両
側には１対の端子部２４を形成し、インダクタ２３に接
続する。端子部２４は絶縁膜２２の配線（図示せず）に
接続される。これにより、本実施例に係る集積回路３１
が作製される。
【００４０】本実施例においては、前述の第１の実施例
の効果に加えて、絶縁膜２６が格子状に形成されている
ため、絶縁膜２６は集積回路１における絶縁膜５（図１
参照）よりも形成が容易であるという効果がある。
の効果に加えて、絶縁膜２６が格子状に形成されている
ため、絶縁膜２６は集積回路１における絶縁膜５（図１
参照）よりも形成が容易であるという効果がある。
【００４１】次に、本発明の第３の実施例について説明
する。図７は本発明の第３の実施例に係る集積回路を示
す断面図であり、図８はこの集積回路を示す平面図であ
る。なお、本実施例に係る集積回路の構成要素のうち、
前述の第１の実施例に係る集積回路１と同一の構成要素
には同一の符号を付し、その詳細な説明を省略する。
する。図７は本発明の第３の実施例に係る集積回路を示
す断面図であり、図８はこの集積回路を示す平面図であ
る。なお、本実施例に係る集積回路の構成要素のうち、
前述の第１の実施例に係る集積回路１と同一の構成要素
には同一の符号を付し、その詳細な説明を省略する。
【００４２】図７に示すように、本実施例に係る集積回
路３２は、第１の実施例に係る集積回路１（図１参照）
における絶縁膜５を２層の絶縁膜２８及び２９に置き換
えた構成となっている。集積回路３２における上記以外
の構成は、第１の実施例に係る集積回路１の構成と同じ
である。即ち、本実施例に係る集積回路３２において
は、Ｐ−型又はＰ−−型のシリコンからなる半導体基板
２が設けられ、半導体基板２上にはＢＯＸ層３が設けら
れ、ＢＯＸ層３上にはｐ−型ＳＯＩ層４が設けられてい
る。ｐ−型ＳＯＩ層４の一部には絶縁膜２８及び２９が
埋め込まれている。絶縁膜２８及び２９は例えばシリコ
ン酸化膜からなり、絶縁膜２８の下面はＢＯＸ層３の上
面に接し、絶縁膜２８の上面は絶縁膜２９の下面に接し
ている。なお、絶縁膜２８及び２９は後の工程において
インダクタ３０が形成されるインダクタ形成領域に形成
される。また、ｐ−型ＳＯＩ層４の表面における絶縁膜
２８及び２９が埋め込まれていない領域の一部には、Ｃ
ＭＯＳ２１が形成されている。ＣＭＯＳ２１の構成は前
述の第１の実施例におけるＣＭＯＳ２１の構成と同一で
ある。
路３２は、第１の実施例に係る集積回路１（図１参照）
における絶縁膜５を２層の絶縁膜２８及び２９に置き換
えた構成となっている。集積回路３２における上記以外
の構成は、第１の実施例に係る集積回路１の構成と同じ
である。即ち、本実施例に係る集積回路３２において
は、Ｐ−型又はＰ−−型のシリコンからなる半導体基板
２が設けられ、半導体基板２上にはＢＯＸ層３が設けら
れ、ＢＯＸ層３上にはｐ−型ＳＯＩ層４が設けられてい
る。ｐ−型ＳＯＩ層４の一部には絶縁膜２８及び２９が
埋め込まれている。絶縁膜２８及び２９は例えばシリコ
ン酸化膜からなり、絶縁膜２８の下面はＢＯＸ層３の上
面に接し、絶縁膜２８の上面は絶縁膜２９の下面に接し
ている。なお、絶縁膜２８及び２９は後の工程において
インダクタ３０が形成されるインダクタ形成領域に形成
される。また、ｐ−型ＳＯＩ層４の表面における絶縁膜
２８及び２９が埋め込まれていない領域の一部には、Ｃ
ＭＯＳ２１が形成されている。ＣＭＯＳ２１の構成は前
述の第１の実施例におけるＣＭＯＳ２１の構成と同一で
ある。
【００４３】絶縁膜２９及びＣＭＯＳ２１上にはＣＭＯ
Ｓ２１を覆うように絶縁膜２２が設けられている。絶縁
膜２２の下面は絶縁膜２９の上面に接している。また、
絶縁膜２２上におけるＣＭＯＳ２１上から外れた領域、
即ち、絶縁膜２９上に相当する領域にはインダクタ３０
が形成されている。絶縁膜２２の構成は、前述の第１の
実施例における絶縁膜２２の構成と同一である。
Ｓ２１を覆うように絶縁膜２２が設けられている。絶縁
膜２２の下面は絶縁膜２９の上面に接している。また、
絶縁膜２２上におけるＣＭＯＳ２１上から外れた領域、
即ち、絶縁膜２９上に相当する領域にはインダクタ３０
が形成されている。絶縁膜２２の構成は、前述の第１の
実施例における絶縁膜２２の構成と同一である。
【００４４】図８に示すように、インダクタ３０は正方
形状の１巻きのループ状配線であり、アルミニウムから
なり、配線内側の縦及び横の長さは例えば５０μｍ、配
線の幅は例えば１０μｍ、配線の厚さは例えば２μｍで
ある。インダクタ３０の両端には夫々１対の端子部２４
が接続されている。また、図８に示すように、インダク
タ３０及び端子部２４の下には絶縁膜２２が設けられて
おり、絶縁膜２２の下方におけるインダクタ２３の下方
には絶縁膜２９（図７参照）及び絶縁膜２８が形成され
ている。なお、平面視で絶縁膜２８の外縁はインダクタ
３０の外縁よりも外側に配置されている。また、絶縁膜
２２の下方におけるインダクタ３０の直下に相当する領
域からずれた領域の一部にはＣＭＯＳ２１が形成されて
いる。
形状の１巻きのループ状配線であり、アルミニウムから
なり、配線内側の縦及び横の長さは例えば５０μｍ、配
線の幅は例えば１０μｍ、配線の厚さは例えば２μｍで
ある。インダクタ３０の両端には夫々１対の端子部２４
が接続されている。また、図８に示すように、インダク
タ３０及び端子部２４の下には絶縁膜２２が設けられて
おり、絶縁膜２２の下方におけるインダクタ２３の下方
には絶縁膜２９（図７参照）及び絶縁膜２８が形成され
ている。なお、平面視で絶縁膜２８の外縁はインダクタ
３０の外縁よりも外側に配置されている。また、絶縁膜
２２の下方におけるインダクタ３０の直下に相当する領
域からずれた領域の一部にはＣＭＯＳ２１が形成されて
いる。
【００４５】次に、本実施例に係る集積回路３２の製造
方法について説明する。図９（ａ）乃至（ｃ）は本実施
例に係る集積回路の製造方法をその工程順に示す断面図
である。先ず、図９（ａ）に示すように、厚さが例えば
約７００μｍのｐ−型又はｐ −−型のシリコンからなる
半導体基板２上に絶縁性の埋込酸化膜であるＢＯＸ層３
を形成する。その後、ＢＯＸ層３上にｐ−型ＳＯＩ層４
を形成する。
方法について説明する。図９（ａ）乃至（ｃ）は本実施
例に係る集積回路の製造方法をその工程順に示す断面図
である。先ず、図９（ａ）に示すように、厚さが例えば
約７００μｍのｐ−型又はｐ −−型のシリコンからなる
半導体基板２上に絶縁性の埋込酸化膜であるＢＯＸ層３
を形成する。その後、ＢＯＸ層３上にｐ−型ＳＯＩ層４
を形成する。
【００４６】次に、図９（ｂ）に示すように、ｐ−型Ｓ
ＯＩ層４の表層部にシャロウトレンチ３３を形成する。
シャロウトレンチ３３は、後の工程においてＣＭＯＳ２
１を形成する能動素子形成領域及びインダクタ３０を形
成するインダクタ形成領域の双方に形成する。次に、イ
ンダクタ形成領域に形成したシャロウトレンチ３３の底
部に、ＢＯＸ層３まで到達するディープトレンチ３４を
形成する。その後、シャロウトレンチ３３及びディープ
トレンチ３４内に絶縁物質を埋め込み、能動素子形成領
域のシャロウトレンチ３３内には素子分離膜２０を形成
し、インダクタ形成領域のディープトレンチ３４内及び
シャロウトレンチ３３内には、夫々絶縁膜２８及び２９
を形成する。
ＯＩ層４の表層部にシャロウトレンチ３３を形成する。
シャロウトレンチ３３は、後の工程においてＣＭＯＳ２
１を形成する能動素子形成領域及びインダクタ３０を形
成するインダクタ形成領域の双方に形成する。次に、イ
ンダクタ形成領域に形成したシャロウトレンチ３３の底
部に、ＢＯＸ層３まで到達するディープトレンチ３４を
形成する。その後、シャロウトレンチ３３及びディープ
トレンチ３４内に絶縁物質を埋め込み、能動素子形成領
域のシャロウトレンチ３３内には素子分離膜２０を形成
し、インダクタ形成領域のディープトレンチ３４内及び
シャロウトレンチ３３内には、夫々絶縁膜２８及び２９
を形成する。
【００４７】次に、図９（ｃ）に示すように、ｐ−型Ｓ
ＯＩ層４の表面における素子分離膜２０により区画した
領域に通常の方法によりＣＭＯＳ２１を形成する。ＣＭ
ＯＳ２１の構成は前述のとおりである。
ＯＩ層４の表面における素子分離膜２０により区画した
領域に通常の方法によりＣＭＯＳ２１を形成する。ＣＭ
ＯＳ２１の構成は前述のとおりである。
【００４８】次に、図７に示すように、ＣＭＯＳ２１及
び絶縁膜２９上に絶縁膜２２を形成し、縁膜２２上にお
ける絶縁膜２９上に相当する領域に、アルミニウムによ
り１巻きの四角形状のループ状配線（図８参照）を形成
し、インダクタ３０を作製する。また、１対の端子部２
４を形成し、インダクタ３０に接続する。端子部２４は
絶縁膜２２の配線（図示せず）に接続される。これによ
り、本実施例に係る集積回路３２が作製される。
び絶縁膜２９上に絶縁膜２２を形成し、縁膜２２上にお
ける絶縁膜２９上に相当する領域に、アルミニウムによ
り１巻きの四角形状のループ状配線（図８参照）を形成
し、インダクタ３０を作製する。また、１対の端子部２
４を形成し、インダクタ３０に接続する。端子部２４は
絶縁膜２２の配線（図示せず）に接続される。これによ
り、本実施例に係る集積回路３２が作製される。
【００４９】次に、本発明の第４の実施例について説明
する。図１０は本発明の第４の実施例に係る集積回路を
示す断面図であり、図１１はこの集積回路を示す平面図
である。なお、本実施例に係る集積回路の構成要素のう
ち、前述の第１乃至３の実施例に係る集積回路と同一の
構成要素には同一の符号を付し、その詳細な説明を省略
する。
する。図１０は本発明の第４の実施例に係る集積回路を
示す断面図であり、図１１はこの集積回路を示す平面図
である。なお、本実施例に係る集積回路の構成要素のう
ち、前述の第１乃至３の実施例に係る集積回路と同一の
構成要素には同一の符号を付し、その詳細な説明を省略
する。
【００５０】図１０に示すように、本実施例に係る集積
回路３５は、前述の第３の実施例に係る集積回路３２
（図７参照）における絶縁膜２８を放射状の絶縁膜３６
に置き換えた構成となっている。本実施例の集積回路３
５における上記以外の構成は、前述の第３の実施例に係
る集積回路３２の構成と同じである。即ち、本実施例に
係る集積回路３５においては、Ｐ−型又はＰ−−型のシ
リコンからなる半導体基板２が設けられ、半導体基板２
上にはＢＯＸ層３が設けられ、ＢＯＸ層３上にはｐ−型
ＳＯＩ層４が設けられている。ｐ−型ＳＯＩ層４の一部
には絶縁膜３６及び２９が埋め込まれている。絶縁膜３
６及び２９は例えばシリコン酸化膜からなり、絶縁膜３
６の下面はＢＯＸ層３の上面に接し、絶縁膜３６の上面
は絶縁膜２９の下面に接している。絶縁膜３６の形状
は、半導体基板２の表面に垂直な方向から見て、放射状
になっている。また、ｐ−型ＳＯＩ層４の表面における
絶縁膜３６及び２９が埋め込まれていない領域の一部に
は、ＣＭＯＳ２１が形成されている。ＣＭＯＳ２１の構
成は前述の第１の実施例におけるＣＭＯＳ２１の構成と
同一である。
回路３５は、前述の第３の実施例に係る集積回路３２
（図７参照）における絶縁膜２８を放射状の絶縁膜３６
に置き換えた構成となっている。本実施例の集積回路３
５における上記以外の構成は、前述の第３の実施例に係
る集積回路３２の構成と同じである。即ち、本実施例に
係る集積回路３５においては、Ｐ−型又はＰ−−型のシ
リコンからなる半導体基板２が設けられ、半導体基板２
上にはＢＯＸ層３が設けられ、ＢＯＸ層３上にはｐ−型
ＳＯＩ層４が設けられている。ｐ−型ＳＯＩ層４の一部
には絶縁膜３６及び２９が埋め込まれている。絶縁膜３
６及び２９は例えばシリコン酸化膜からなり、絶縁膜３
６の下面はＢＯＸ層３の上面に接し、絶縁膜３６の上面
は絶縁膜２９の下面に接している。絶縁膜３６の形状
は、半導体基板２の表面に垂直な方向から見て、放射状
になっている。また、ｐ−型ＳＯＩ層４の表面における
絶縁膜３６及び２９が埋め込まれていない領域の一部に
は、ＣＭＯＳ２１が形成されている。ＣＭＯＳ２１の構
成は前述の第１の実施例におけるＣＭＯＳ２１の構成と
同一である。
【００５１】絶縁膜２９及びＣＭＯＳ２１上にはＣＭＯ
Ｓ２１を覆うように絶縁膜２２が設けられている。絶縁
膜２２の下面は絶縁膜２９の上面に接している。また、
絶縁膜２２上におけるＣＭＯＳ２１上から外れた領域、
即ち、絶縁膜２９上に相当する領域にはインダクタ３０
が形成されている。絶縁膜２２及びインダクタ３０の構
成は、前述の第３の実施例における絶縁膜２２及びイン
ダクタ３０の構成と同一である。
Ｓ２１を覆うように絶縁膜２２が設けられている。絶縁
膜２２の下面は絶縁膜２９の上面に接している。また、
絶縁膜２２上におけるＣＭＯＳ２１上から外れた領域、
即ち、絶縁膜２９上に相当する領域にはインダクタ３０
が形成されている。絶縁膜２２及びインダクタ３０の構
成は、前述の第３の実施例における絶縁膜２２及びイン
ダクタ３０の構成と同一である。
【００５２】図１１に示すように、インダクタ３０は正
方形状の１巻きのループ状配線であり、アルミニウムか
らなり、配線内側の縦及び横の長さは例えば５０μｍ、
配線の幅は例えば１０μｍ、配線の厚さは例えば２μｍ
である。インダクタ３０の両端には夫々１対の端子部２
４が接続されている。また、図１１に示すように、イン
ダクタ３０及び端子部２４の下には絶縁膜２２が設けら
れており、絶縁膜２２の下方におけるインダクタ３０の
下方には絶縁膜２９（図１０参照）及び絶縁膜３６が形
成されている。絶縁膜３６は複数の短冊状の部分からな
り、各部分はインダクタ３０の中央部の下方に相当する
位置を中心として、放射状に配置されている。また、絶
縁膜２２の下方におけるインダクタ３０の直下に相当す
る領域からずれた領域の一部にはＣＭＯＳ２１が形成さ
れている。
方形状の１巻きのループ状配線であり、アルミニウムか
らなり、配線内側の縦及び横の長さは例えば５０μｍ、
配線の幅は例えば１０μｍ、配線の厚さは例えば２μｍ
である。インダクタ３０の両端には夫々１対の端子部２
４が接続されている。また、図１１に示すように、イン
ダクタ３０及び端子部２４の下には絶縁膜２２が設けら
れており、絶縁膜２２の下方におけるインダクタ３０の
下方には絶縁膜２９（図１０参照）及び絶縁膜３６が形
成されている。絶縁膜３６は複数の短冊状の部分からな
り、各部分はインダクタ３０の中央部の下方に相当する
位置を中心として、放射状に配置されている。また、絶
縁膜２２の下方におけるインダクタ３０の直下に相当す
る領域からずれた領域の一部にはＣＭＯＳ２１が形成さ
れている。
【００５３】次に、本実施例に係る集積回路３５の製造
方法について説明する。図１２（ａ）乃至（ｃ）は本実
施例に係る集積回路の製造方法をその工程順に示す断面
図である。先ず、図１２（ａ）に示すように、厚さが例
えば約７００μｍのｐ−型又はｐ−−型のシリコンから
なる半導体基板２上にＢＯＸ層３を形成し、ＢＯＸ層３
上にｐ−型ＳＯＩ層４を形成する。
方法について説明する。図１２（ａ）乃至（ｃ）は本実
施例に係る集積回路の製造方法をその工程順に示す断面
図である。先ず、図１２（ａ）に示すように、厚さが例
えば約７００μｍのｐ−型又はｐ−−型のシリコンから
なる半導体基板２上にＢＯＸ層３を形成し、ＢＯＸ層３
上にｐ−型ＳＯＩ層４を形成する。
【００５４】次に、図１２（ｂ）に示すように、ｐ−型
ＳＯＩ層４の表層部にシャロウトレンチ３３を形成す
る。シャロウトレンチ３３は、後の工程においてＣＭＯ
Ｓ２１を形成する能動素子形成領域及びインダクタ３０
を形成するインダクタ形成領域の双方に形成する。次
に、インダクタ形成領域に形成したシャロウトレンチ３
３の底部に、ＢＯＸ層３まで到達するディープトレンチ
３７を半導体基板２の表面に垂直な方向から見て放射状
に形成する。その後、シャロウトレンチ３３及びディー
プトレンチ３７内に絶縁物質を埋め込み、能動素子形成
領域のシャロウトレンチ３３内には素子分離膜２０を形
成し、インダクタ形成領域のディープトレンチ３７内及
びシャロウトレンチ３３内には、夫々絶縁膜３６及び２
９を形成する。
ＳＯＩ層４の表層部にシャロウトレンチ３３を形成す
る。シャロウトレンチ３３は、後の工程においてＣＭＯ
Ｓ２１を形成する能動素子形成領域及びインダクタ３０
を形成するインダクタ形成領域の双方に形成する。次
に、インダクタ形成領域に形成したシャロウトレンチ３
３の底部に、ＢＯＸ層３まで到達するディープトレンチ
３７を半導体基板２の表面に垂直な方向から見て放射状
に形成する。その後、シャロウトレンチ３３及びディー
プトレンチ３７内に絶縁物質を埋め込み、能動素子形成
領域のシャロウトレンチ３３内には素子分離膜２０を形
成し、インダクタ形成領域のディープトレンチ３７内及
びシャロウトレンチ３３内には、夫々絶縁膜３６及び２
９を形成する。
【００５５】次に、図１２（ｃ）に示すように、ｐ−型
ＳＯＩ層４の表層部における素子分離膜２０を形成した
領域、即ち、能動素子形成領域に通常の方法によりＣＭ
ＯＳ２１を形成する。ＣＭＯＳ２１の構成は前述のとお
りである。
ＳＯＩ層４の表層部における素子分離膜２０を形成した
領域、即ち、能動素子形成領域に通常の方法によりＣＭ
ＯＳ２１を形成する。ＣＭＯＳ２１の構成は前述のとお
りである。
【００５６】次に、図１０に示すように、ＣＭＯＳ２１
及び絶縁膜２９上に絶縁膜２２を形成し、絶縁膜２２上
における絶縁膜２９上に相当する領域にインダクタ３０
を作製する。次いで、インダクタ３０の両端に１対の端
子部２４（図１１参照）を形成し、インダクタ３０に接
続する。端子部２４は絶縁膜２２の配線（図示せず）に
接続する。これにより、本実施例に係る集積回路３５を
作製する。
及び絶縁膜２９上に絶縁膜２２を形成し、絶縁膜２２上
における絶縁膜２９上に相当する領域にインダクタ３０
を作製する。次いで、インダクタ３０の両端に１対の端
子部２４（図１１参照）を形成し、インダクタ３０に接
続する。端子部２４は絶縁膜２２の配線（図示せず）に
接続する。これにより、本実施例に係る集積回路３５を
作製する。
【００５７】本実施例においては、前述の第３の実施例
の効果に加えて、絶縁膜３６が格子状に形成されている
ため、絶縁膜３６は集積回路３２における絶縁膜２８
（図７参照）よりも形成が容易であるという効果があ
る。
の効果に加えて、絶縁膜３６が格子状に形成されている
ため、絶縁膜３６は集積回路３２における絶縁膜２８
（図７参照）よりも形成が容易であるという効果があ
る。
【００５８】
【発明の効果】以上詳述したように、本発明によれば、
ＣＭＯＳ等の能動素子及びインダクタを備えた集積回路
であって、能動素子のラッチアップ特性を維持しつつ高
速化を図り、また、インダクタの特性の向上を図った集
積回路を得ることができる。
ＣＭＯＳ等の能動素子及びインダクタを備えた集積回路
であって、能動素子のラッチアップ特性を維持しつつ高
速化を図り、また、インダクタの特性の向上を図った集
積回路を得ることができる。
【図１】本発明の第１の実施例に係る集積回路を示す断
面図である。
面図である。
【図２】本実施例の集積回路を示す平面図である。
【図３】（ａ）乃至（ｃ）は本実施例に係る集積回路の
製造方法をその工程順に示す断面図である。
製造方法をその工程順に示す断面図である。
【図４】本発明の第２の実施例に係る集積回路を示す断
面図である。
面図である。
【図５】本実施例の集積回路を示す平面図である。
【図６】（ａ）乃至（ｃ）は本実施例に係る集積回路の
製造方法をその工程順に示す断面図である。
製造方法をその工程順に示す断面図である。
【図７】本発明の第３の実施例に係る集積回路を示す断
面図である。
面図である。
【図８】本実施例の集積回路を示す平面図である。
【図９】（ａ）乃至（ｃ）は本実施例に係る集積回路の
製造方法をその工程順に示す断面図である。
製造方法をその工程順に示す断面図である。
【図１０】本発明の第４の実施例に係る集積回路を示す
断面図である。
断面図である。
【図１１】本実施例の集積回路を示す平面図である。
【図１２】（ａ）乃至（ｃ）は本実施例に係る集積回路
の製造方法をその工程順に示す断面図である。
の製造方法をその工程順に示す断面図である。
【図１３】従来の集積回路を示す断面図である。
１、３１、３２、３５；集積回路
２；半導体基板
３；ＢＯＸ層
４；ｐ−型ＳＯＩ層
５；絶縁膜
６；Ｐ−ウエル
７；Ｎ−ウエル
８、１３；ｎ＋型ソース・ドレイン領域
９、１４；チャネル領域
１０、１５；ゲート絶縁膜
１１、１６；ゲート電極
１２、１７；側壁
１８、１９；電極
２０；素子分離膜
２１；ＣＭＯＳ
２２、２６、２８、２９、３６；絶縁膜
２３、３０；インダクタ
２４；端子部
２５、２７、３４、３７；ディープトレンチ
３３；シャロウトレンチ
５１；Ｐ＋バルク基板
５２；Ｐ−エピタキシャル層
５３；Ｐ−ウエル
５４；Ｎ−ウエル
５５；ＣＭＯＳ
５６、５７；絶縁膜
５８；インダクタ
─────────────────────────────────────────────────────
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(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 27/04 Ｈ０１Ｌ 29/78 ６１３Ｚ
27/06 21/76 Ｄ
27/08 ３３１ Ｌ
27/092
29/786
Ｆターム(参考） 5F032 AA01 AA09 AA35 AA44 AA67
BA02 CA14 CA17 DA02
5F038 AV06 AZ04 EZ06 EZ20
5F048 AA03 AA04 AA07 AC03 AC10
BA02 BA16 BB05 BC19 BE02
BE03 BE09 BG05
5F110 AA01 BB04 CC02 DD05 DD13
EE31 GG02 GG06 GG24 NN04
NN62 NN65 NN71
Claims (13)
- 【請求項１】 半導体基板と、この半導体基板上に設け
られた第１絶縁膜と、この第１絶縁膜上に局部的に形成
された第２絶縁膜と、前記第１絶縁膜上における前記第
２絶縁膜が形成されていない領域に形成された半導体層
と、この半導体層の表面に形成された素子分離絶縁膜
と、この素子分離絶縁膜により仕切られた能動素子形成
領域に形成された能動素子と、前記第２絶縁膜及び前記
半導体層上に形成された第３絶縁膜とこの第３絶縁膜上
における前記第２絶縁膜の上方に形成されたインダクタ
と、を有することを特徴とする集積回路。 - 【請求項２】 半導体基板と、この半導体基板上に設け
られた第１絶縁膜と、この第１絶縁膜上に局部的に形成
された第２絶縁膜と、この第２絶縁膜上に形成された第
４絶縁膜と、前記第１絶縁膜上における前記第２絶縁膜
及び前記第４絶縁膜が形成されていない領域に形成され
た半導体層と、この半導体層の表面に形成された素子分
離絶縁膜と、この素子分離絶縁膜により仕切られた能動
素子形成領域に形成された能動素子と、前記第４絶縁膜
及び前記半導体層上に形成された第３絶縁膜とこの第３
絶縁膜上における前記第４絶縁膜の上方に形成されたイ
ンダクタと、を有することを特徴とする集積回路。 - 【請求項３】 前記半導体基板が前記半導体層よりも抵
抗率が高いことを特徴とする請求項１又は２に記載の集
積回路。 - 【請求項４】 前記半導体基板の抵抗率が１０Ω・ｃｍ
以上であることを特徴とする請求項１乃至３のいずれか
１項に記載の集積回路。 - 【請求項５】 前記半導体基板の表面に垂直な方向から
見て、前記第２絶縁膜の外縁は前記インダクタの外縁の
外側に配置されていることを特徴とする請求項１乃至４
のいずれか１項に記載の集積回路。 - 【請求項６】 前記第２絶縁膜は、前記半導体基板の表
面に垂直な方向から見て格子状に形成されていることを
特徴とする請求項１乃至５のいずれか１項に記載の集積
回路。 - 【請求項７】 前記第２絶縁膜は複数の短冊状の部分か
らなり、前記短冊状の部分は前記半導体基板の表面に垂
直な方向から見て放射状に配置されていることを特徴と
する請求項１乃至５のいずれか１項に記載の集積回路。 - 【請求項８】 前記第２絶縁膜は複数の短冊状の部分か
らなり、前記短冊状の部分はその長手方向が前記半導体
基板の表面に垂直な方向から見て相互に平行になるよう
に配置されていることを特徴とする請求項１乃至５のい
ずれか１項に記載の集積回路。 - 【請求項９】 半導体基板上に第１絶縁膜を形成する工
程と、この第１絶縁膜上に半導体層を形成する工程と、
この半導体層に前記第１絶縁膜まで到達するトレンチを
形成する工程と、このトレンチに絶縁物質を埋め込み前
記半導体層と同層の第２絶縁膜を形成する工程と、前記
第２絶縁膜が形成されていない前記半導体層の表面に素
子分離絶縁膜を形成する工程と、この素子分離絶縁膜に
より仕切られた能動素子形成領域に能動素子を形成する
工程と、前記半導体層及び前記第２絶縁膜上に第３絶縁
膜を形成する工程と、この第３絶縁膜上における前記第
２絶縁膜の上方にインダクタを形成する工程と、を有す
ることを特徴とする集積回路の製造方法。 - 【請求項１０】 半導体基板上に第１絶縁膜を形成する
工程と、この第１絶縁膜上に半導体層を形成する工程
と、この半導体層の表面に局部的に第１トレンチを形成
する工程と、前記半導体層の表面に前記第１絶縁膜まで
到達する第２トレンチを形成する工程と、前記第１トレ
ンチに絶縁物質を埋め込み素子分離絶縁膜を形成し、前
記第２トレンチに絶縁物質を埋め込み第２絶縁膜を形成
する工程と、前記素子分離絶縁膜により仕切られた能動
素子形成領域に能動素子を形成する工程と、前記半導体
層及び前記第２絶縁膜上に第３絶縁膜を形成する工程
と、この第３絶縁膜上における前記第２絶縁膜の上方に
インダクタを形成する工程と、を有することを特徴とす
る集積回路の製造方法。 - 【請求項１１】 半導体基板上に第１絶縁膜を形成する
工程と、この第１絶縁膜上に半導体層を形成する工程
と、この半導体層の表面に第１トレンチ及び第２トレン
チを形成する工程と、この第２トレンチ内に局所的に前
記第１絶縁膜まで到達する第３トレンチを形成する工程
と、前記第１乃至第３トレンチに絶縁物質を埋め込み前
記第１トレンチ内に素子分離絶縁膜を形成すると共に、
前記第２及び第３トレンチ内に第４及び第２絶縁膜から
なる２層の絶縁膜を形成する工程と、前記素子分離絶縁
膜により仕切られた能動素子形成領域に能動素子を形成
する工程と、前記半導体層及び前記第４絶縁膜上に第３
絶縁膜を形成する工程と、この第３絶縁膜上における前
記第４絶縁膜の上方にインダクタを形成する工程と、を
有することを特徴とする集積回路の製造方法。 - 【請求項１２】 前記半導体基板が前記半導体層よりも
抵抗率が高いことを特徴とする請求項９乃至１１のいず
れか１項に記載の集積回路。 - 【請求項１３】 前記半導体基板の抵抗率が１０Ω・ｃ
ｍ以上であることを特徴とする請求項９乃至１２のいず
れか１項に記載の集積回路。
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