JP4451418B2

JP4451418B2 - 半導体装置及びその製造方法

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Publication number: JP4451418B2
Application number: JP2006172555A
Authority: JP
Inventors: 泰男山口; 繁登前川; 隆志一法師; 俊明岩松; 茂伸前田; 有一平野; 拓治松本; 昭一宮本
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 1998-12-24
Filing date: 2006-06-22
Publication date: 2010-04-14
Anticipated expiration: 2019-06-23
Also published as: JP2006261704A

Description

この発明はＳＯＩ構造の半導体装置に関する。

図１０２に示すように、シリコン基板１、埋め込み酸化膜２及びＳＯＩ（Ｓilicon Ｏn Ｉnsulator）層からなる従来のＳＯＩ構造の半導体装置において、ＳＯＩ層３中のトランジスタ形成領域は完全酸化膜３２によってが完全に分離されていた。例えば、ＮＭＯＳトランジスタ形成領域に形成される１単位のＮＭＯＳトランジスタは完全酸化膜３２によって他のトランジスタから完全分離されていた。なお、図１０２の例ではＳＯＩ層３上を層間絶縁膜４で覆っている。

図１０２において、完全酸化膜３２よって他のトランジスタから完全分離される１単位のＮＭＯＳトランジスタは、ＳＯＩ層３中に形成されるドレイン領域５、ソース領域６、チャネル形成領域７、チャネル形成領域７上に形成されるゲート酸化膜８及びゲート酸化膜８上に形成されるゲート電極９から構成される。また、層間絶縁膜４上に形成された配線層２２は、層間絶縁膜４中に設けられたコンタクト２１を介してドレイン領域５あるいはソース領域６と電気的に接続される。

このように、従来のＳＯＩ構造の半導体装置は素子（トランジスタ）単位でＳＯＩ層中に完全分離されているため、ＰＭＯＳ及びＮＭＯＳそれぞれのトランジスタ間は完全に分離されラッチアップが原理的に起こらない構造を呈している。

したがって、ＳＯＩ構造でＣＭＯＳトランジスタを有する半導体装置を製造する場合は、微細加工技術で決まる最小分離幅を使用できチップ面積を縮小できるメリットがあった。しかしながら、衝突電離現象によって発生するキャリア（ＮＭＯＳではホール）がチャネル形成領域に溜まり、これによりキンクが発生したり、動作耐圧が劣化したり、また、チャネル形成領域の電位が安定しないために遅延時間の周波数依存性がでる等の基板浮遊効果により生ずる種々の問題点があった。

この発明は上記問題点を解決するためになされたもので、基板浮遊効果の低減を図ったＳＯＩ構造の半導体装置を得ることを目的とする。

この発明に係る請求項１記載の半導体装置は、半導体基板、埋め込み絶縁層及びＳＯＩ層からなるＳＯＩ構造を呈しており、前記ＳＯＩ層に設けられ、各々に所定の素子が形成される複数の素子形成領域と、前記ＳＯＩ層に設けられ、前記複数の素子形成領域間を絶縁素子分離する素子分離領域と、前記素子形成領域の前記ＳＯＩ層の表面上のゲート電極、前記ＳＯＩ層内において前記ゲート電極両側に形成されるソース領域及びドレイン領域、並びに前記ソース領域及びドレイン領域間の領域に形成されるチャネル形成領域を有するＭＯＳトランジスタと、前記ＳＯＩ層内に形成されるボディー領域と、前記素子分離領域のうち少なくとも一部の領域は、上層部に設けられた部分絶縁領域と下層部に存在する前記ＳＯＩ層の一部である半導体領域とから構成される部分分離領域を含み、前記半導体領域は、前記複数の前記素子形成領域のうちの少なくとも１つの前記ＭＯＳトランジスタの前記チャネル形成領域及び前記ボディー領域と接して形成されている。

さらに、請求項１記載の半導体装置において、前記素子分離領域のうち少なくとも一部の領域は、前記ＳＯＩ層を貫通した完全絶縁領域と前記部分分離領域とが連続して形成される複合分離領域を含む。

請求項２記載の半導体装置において、前記部分分離領域と前記複合分離領域の上面は凹凸なく均一に形成される。

請求項３記載の半導体装置において、前記複合分離領域の前記半導体領域の膜厚は、前記ＳＯＩ層の膜厚の１／２以下に設定される。

請求項４記載の半導体装置において、前記複合分離領域において前記完全絶縁領域の形成幅は前記複合分離領域全体の形成幅の１／２以下に設定される。

請求項５記載の半導体装置において、前記複合分離領域における半導体領域は、前記完全絶縁領域に隣接して形成される第１の部分半導体領域とそれ以外の前記半導体領域である第２の部分半導体領域とを含み、前記第１の部分半導体領域の不純物濃度を前記第２の部分半導体領域の不純物濃度よりも高く設定している。

以上説明したように、この発明における請求項１記載の半導体装置において、素子分離領域のうち少なくとも１つの領域は、上層部に設けられた部分絶縁領域と下層部に存在するＳＯＩ層の一部である半導体領域とから構成される部分分離領域を含み、半導体領域は複数の素子形成領域の少なくとも１つのＭＯＳトランジスタのチャネル形成領域及びボディー領域と接して形成されるため、部分絶縁領域により複数の素子形成領域を絶縁分離するともに、上記少なくとも１つのＭＯＳトランジスタのチャネル形成領域を上記半導体領域及び上記ボディー領域によって電位固定することができる。

その結果、上記少なくとも１つの素子形成領域の基板浮遊効果を低減したＳＯＩ構造の半導体装置を得ることができる。

さらに、請求項１記載の半導体装置は、素子分離領域のうち少なくとも一部の領域は、ＳＯＩ層を貫通した完全絶縁領域と部分分離領域とが連続して形成される複合分離領域を含んでおり、複数の素子形成領域のうち複合分離領域によって分離される素子形成領域間は、複合分離領域の完全絶縁領域によって完全に絶縁分離することができる。

請求項２記載の半導体装置の部分分離領域と前記複合分離領域の上面は凹凸なく均一に形成されるため、ＭＯＳトランジスタのゲート電極等の所定の素子の構成要素を形成する際のパターニングが容易になるという効果を奏する。

請求項３記載の半導体装置の複合分離領域の半導体領域の膜厚は、ＳＯＩ層の膜厚の１／２以下に設定されるため、複合分離領域によって十分高度な分離特性を得ることができる。

請求項４記載の半導体装置の複合分離領域において完全絶縁領域の形成幅は複合分離領域全体の形成幅の１／２以下に設定されるため、複合分離領域を構成する部分分離領域の半導体領域の面積を十分確保でき、この半導体領域に接した素子形成領域の電位固定を安定性良く行うことができる。

請求項５記載の半導体装置において、完全絶縁領域に隣接して形成される第１の部分半導体領域の不純物濃度をそれ以外の半導体領域である第２の部分半導体領域の不純物濃度よりも高く設定したため、ＳＯＩ層にかかるストレス等により発生する不具合を抑制することができる。

＜＜実施の形態１＞＞
図１〜図３はこの発明の実施の形態１であるＳＯＩ構造の半導体装置の構成を示す図である。図１及び図２は断面図、図３は平面図であり、図３のＡ−Ａ断面及びＢ−Ｂ断面がそれぞれ図１及び図２となる。

これらの図に示すように、シリコン基板１、埋め込み酸化膜２及びＳＯＩ層からなるＳＯＩ構造の半導体装置におけるＳＯＩ層３の各トランジスタ形成領域は下層部にウェル領域が形成される部分酸化膜３１によって分離される。そして、ＮＭＯＳトランジスタ間を分離する部分酸化膜３１の下層にｐ型のウェル領域１１が形成され、ＰＭＯＳトランジスタ間を分離する部分酸化膜３１の下層にｎ型のウェル領域１２が形成され、ＮＭＯＳトランジスタ，ＰＭＯＳトランジスタ間を分離する部分酸化膜３１の下層にｐ型のウェル領域１１（ＮＭＯＳトランジスタ側）及びｎ型のウェル領域１２（ＰＭＯＳトランジスタ側）が形成される。なお、ウェル領域１１はＮＭＯＳトランジスタ群のドレイン領域５及びソース領域６を囲うように形成され、ウェル領域１２はＰＭＯＳトランジスタ群のドレイン領域５及びソース領域６を囲うように形成される。また、実施の形態１ではＳＯＩ層３上を層間絶縁膜４で覆っている。

実施の形態１において、部分酸化膜３１よって他のトランジスタから分離される１単位のＭＯＳトランジスタは、ＳＯＩ層３中に形成されるドレイン領域５、ソース領域６及びチャネル形成領域７、チャネル形成領域７上に形成されるゲート酸化膜８、ゲート酸化膜８上に形成されるゲート電極９から構成される。また、層間絶縁膜４上に形成された配線層２２は、層間絶縁膜４中に設けられたコンタクト２１を介してドレイン領域５あるいはソース領域６と電気的に接続される。

また、図２及び図３に示すように、ＳＯＩ層３中のウェル領域１１の間にボディー領域１０が形成され、ボディー領域１０は隣接するウェル領域１１に接している。そして、層間絶縁膜４上に形成された配線層２５は、層間絶縁膜４中に設けられたボディーコンタクト２３を介してボディー領域１０と電気的に接続される。また、層間絶縁膜４上に形成された配線層２６は、層間絶縁膜４中に設けられたゲートコンタクト２４を介してゲート電極９と電気的に接続される。

このように、実施の形態１の半導体装置では、図１〜図３に示すように、図１０２で示した従来構成と異なり素子分離領域の部分酸化膜３１がＳＯＩ層３の下部にまで到達せず、分離対象となるトランジスタのチャネル形成領域と同一の導電型の不純物が導入されたウェル領域１１，１２が部分酸化膜３１の下層に設けられている。

したがって、各トランジスタの基板電位の固定を、配線層２５、ボディーコンタクト２３、高濃度のボディー領域１０及びウェル領域１１を介して行うことができる。なお、ＰＭＯＳトランジスタ側も同様に、ボディー領域を介して各トランジスタの基板電位を固定することができる。

以下、図１〜図３を参照してその詳細を説明する。埋め込み酸化膜２の膜厚は例えば１００〜５００ｎｍ程度であり、ＳＯＩ層３の膜厚は３０〜２００ｎｍ程度である。チャネル形成領域７は、例えば１０¹⁷〜１０¹⁸／ｃｍ³程度の第１導電型の不純物（ＮＭＯＳではｐ型不純物、ＰＭＯＳではｎ型不純物）の導入によって形成される。ドレイン領域５及びソース領域６はチャネル形成領域７と隣接して、例えば１０¹⁹−１０²¹／ｃｍ³程度の第２導電型の不純物（ＮＭＯＳではｎ型不純物、ＰＭＯＳではｐ型不純物）の導入によって形成される。

隣接するトランジスタ間を分離する部分酸化膜３１はＳＯＩ層３の下層部をウェル領域形成用に例えば１０〜１００ｎｍ程度残して形成される。部分酸化膜３１の上面高さはＳＯＩ層３の表面高さと同一であることが微細加工上好ましいが、ＳＯＩ層３が薄い場合は素子分離に必要な部分酸化膜３１の膜厚をとることが難しいため、ＳＯＩ層３より上に持ち上げた方が素子分離性能が向上する。

そして、素子分離用の部分酸化膜３１の下部にはチャネル形成領域と同じ導電型のウェル領域１１，１２（たとえば１０¹⁷〜５・１０¹⁸／ｃｍ³の不純物濃度、不純物濃度はチャネル形成領域と同じかそれ以上、濃度が高いほどパンチスルーが防止でき分離性能は良くなる）が設けられている。

また、ボディー領域１０は、図２に示すように、隣接するウェル領域１１と同じ導電型で１０¹⁹〜１０²¹／ｃｍ³の高濃度の不純物が導入される。

なお、図２のボディー領域１０は、ＳＯＩ層３の上面から下面にかけてボディー領域１０を形成し層間絶縁膜４を貫通してボディーコンタクト２３を形成したが、図４のようにボディー領域を形成しても良い。

図４の例では、ボディーコンタクト２３の形状に合わせてＳＯＩ層３の下層部のみにボディー領域２０を形成し、層間絶縁膜４及び部分酸化膜３１を貫通してボディーコンタクト２３を形成することになる。この場合、ボディー領域２０に隣接して部分酸化膜３１下にウェル領域２８が形成される。

ただし、図４の構造を形成する場合はコンタクト開口後にボディー領域２０を形成するための高濃度不純物注入を行うことが望ましい。

ここで、同じ導電型の素子分離においては、ウェル領域１１，１２はチャネル形成領域の導電型と同一の不純物を導入して形成するだけでよいが、図１に示すように、ＰＭＯＳとＮＭＯＳにまたがる分離においてはＮＭＯＳ隣接部でｐ型のウェル領域１１、ＰＭＯＳ隣接部でｎ型のウェル領域１２を設ける必要がある。

このようなＳＯＩ構造は後述する実施の形態２の部分トレンチによる分離法を用いて製造することができる。

＜＜実施の形態２＞＞
＜第１の態様＞
図５はこの発明の実施の形態２であるＳＯＩ構造の半導体装置の第１の態様の構造を示す断面図である。

図５に示すように、実施の形態２ではＮＭＯＳトランジスタおよびＰＭＯＳトランジスタそれぞれの内部のトランジスタ分離を部分酸化膜３１とその下層のウェル領域１１（１２）によって行い、一方、ＰＭＯＳトランジスタ，ＮＭＯＳトランジスタ間の分離を完全酸化膜３２よって行っている。このような構成にすることにより、実施の形態１の構造に比べて、ＰＭＯＳ、ＮＭＯＳ間の分離幅を小さくできたり、ラッチアップを防いだりすることができる。

図５の構造を実現する際には、ソース領域６、ドレイン領域５をイオン注入で形成する際に、注入イオンが部分酸化膜３１を通り抜けて、本来はドレイン領域５及びソース領域６と逆の導電型式にする必要のある部分酸化膜３１下のウェル領域１１（１２）に、ドレイン領域５及びソース領域６用の不純物が導入されることにより、部分酸化膜３１及びウェル領域１１による分離特性を損ねる恐れがある。

＜第２の態様＞
これを避けるためには、図６に示す第２の態様に示すように、形成深さがＳＯＩ層３の膜厚より十分に浅いドレイン領域５ｓ及びソース領域６ｓを形成する方が好ましい。すなわち、部分酸化膜３１の下面よりもドレイン領域５ｓ及びソース領域６ｓを浅く形成すると良い。図６のように、形成深さの浅いドレイン領域５ｓ及びソース領域６ｓを形成するためには、低エネルギーイオン注入によってソース、ドレイン領域６ｓ，５ｓを形成すればよい。

なお、ドレイン領域５ｓ及びソース領域６ｓの形成深さは、ビルトイン状態（ＰＮ接合にかかっているバイアス電圧が０Ｖのときの状態）で、ソース／ドレインからの空乏層が埋め込み酸化膜２まで到達するという条件を満足する深さで形成するのが理想的である。

なぜならば、ビルトイン状態で、ソース／ドレイン空乏層が埋め込み酸化膜２まで到達するため、ソース／ドレイン領域６ｓ／５ｓとウェル領域１１（１２）との接合容量の低減化を図りながら、部分酸化膜３１及びウェル領域１１（１２）による部分分離領域による分離特性の向上が図れるからである。

＜第３の態様＞
なおここで、図７に示す実施の形態２の第３の態様のように、下層部の一部がウェル領域２９となるがＳＯＩ層３の上面から下面にかけて酸化膜３３を用いてＮＭＯＳトランジスタ，ＰＭＯＳトランジスタ間を完全分離することもできる。第３の態様では酸化膜３３用のトレンチを部分酸化膜３１用のトレンチと同時に設けて形成しやすい分、完全酸化膜３２による分離よりレイアウトが容易になる可能性が高い。

以下、酸化膜３３による完全分離を、ＳＯＩ層３を貫通した貫通部の酸化膜３３による完全分離領域と、ＳＯＩ層３を貫通しない非貫通部の酸化膜３３とその下方のＳＯＩ層３であるウェル領域２９とによる部分分離領域とが連続して形成される複合分離領域による分離と称する場合がある。

＜第４の態様＞
また、図５５に示す第４の態様のように、単独で部分分離を行う部分酸化膜３１と複合分離領域の酸化膜３３の上面は凹凸がなく均一になるように形成することにより、ゲート電極９の形成時のパターニングが容易になる効果を奏する。

＜第５の態様＞
図５６は図７で示した複合分離領域の酸化膜３３の構造の詳細を示す断面図である。同図に示すように、酸化膜３３は中心部（貫通部）がＳＯＩ層３の上面から下面に達して形成されるが周辺部（非貫通部）は下面に達することなく形成される。酸化膜３３の周辺部の下方に残存するＳＯＩ層３の一部がウェル領域２９となる。このような構造の酸化膜３３において、酸化膜３３の周辺部下のＳＯＩ層３（ウェル領域２９）の膜厚ＴＢと、ウェル領域２９より上方のＳＯＩ層３の膜厚ＴＡとの間に、ＴＡ＞ＴＢが成立するように形成する。すなわち、ＳＯＩ層３の膜厚（ＴＡ＋ＴＢ）の半分未満にウェル領域２９の膜厚を設定する。

第５の態様のようにＴＡ＞ＴＢが成立するように形成すると、酸化膜３３の分離による閾値電圧（酸化膜３３をゲート酸化膜と見立てた時の閾値電圧）を十分に上昇させ、十分高度な分離耐性を得ることができ、ウェル領域２９に接して形成されるドレイン／ソース領域とウェル領域２９とのＰＮ接合面積を十分に低下させることによりリーク電流の発生を抑え、上記ＰＮ接合容量を低下させることにより高速動作が可能となる。

＜第６の態様＞
図５７は図７で示した酸化膜３３の構造の詳細を示す断面図である。同図に示すように、ＳＯＩ層３の上面から下面に達して形成される酸化膜３３の中心部の形成幅である完全分離幅ＷＣと、酸化膜３３全体の酸化膜分離幅ＷＤとの間に、ＷＣ＜ＷＤ／２が成立するように形成する。

第６の態様のように構成することにより、酸化膜３３の周辺部下に形成されるウェル領域２９の面積を十分確保できるため、ウェル領域２９を介して基板浮遊効果を十分抑制するレベルでトランジスタの基板電位固定を図ることができ、その結果、トランジスタの安定動作を可能にする。

さらに、完全分離幅ＷＣをチップ内で同一にすることにより、分離形状管理が容易になる。さらに、酸化膜３３のパターニングさえできれば素子間を電気的に完全分離できるため、完全分離幅ＷＣを最小デザイン幅に設定することができ、チップ面積を必要最小限まで低減させ集積度の大幅な向上を図ることができる。

＜その他＞
実施の形態２では、少なくともＮＭＯＳトランジスタ，ＰＭＯＳトランジスタ間を完全分離する構造を示したが、それ以外にも、メモリ混載論理回路において、雑音対策のためメモリ部と論理回路部との間を完全分離する構造も考えられる。

また、完全分離領域と部分分離領域とを併用する代わりに、形成深さの異なる酸化膜を用いて複数種の部分分離を行う方法も考えられる。この場合、形成深さが深い酸化膜下のウェル領域にはボディー領域等のボディーコンタクト材料を接続することなくフローティング状態にして完全分離領域として用いることもできる。

＜製造方法（その１）（第１及び第２の態様）＞
図８〜図１１は実施の形態２の第１及び第２の態様における製造方法の素子分離工程を示す断面図である。図８〜図１１で示す方法は部分トレンチ分離と完全トレンチ分離を併用による方法である。

まず、図８に示すように、酸素イオン注入によって埋め込み酸化膜２を形成するＳＩＭＯＸ法などにより形成した、シリコン基板１、埋め込み酸化膜２及びＳＯＩ層３からなるＳＯＩ基板を出発材料とする。通常、ＳＯＩ層３の膜厚は５０〜２００ｎｍ、埋め込み酸化膜２の膜厚は１００〜４００ｎｍになる。

そして、図９に示すように、ＳＯＩ基板上に、２０ｎｍ程度の酸化膜４１と２００ｎｍ程度の窒化膜４２を順次堆積した後、パターニングしたレジスト４３をマスクとして分離領域をパターニングし、窒化膜４２、酸化膜４１、ＳＯＩ層の３多層膜を、ＳＯＩ層３の下層部が残存するようにエッチングして複数の部分トレンチ４４を形成する。複数の部分トレンチ４４は、所定の幅でシリコン基板１に対してほぼ垂直方向に延びて形成されるため、集積度を損ねることなく微細化を維持した素子分離を行うことができる。この状態で、図１２に示すように高濃度ウェル領域５２（ウェル領域１１、１２に相当）形成のため、イオン注入を行えば分離耐圧をより高めることができる。

次に、図１０に示すように、複数の部分トレンチ４４のうち、一部を覆うようにレジスト４５を形成して、レジスト４５で覆われなかった部分トレンチ４４をさらにエッチングすることにより、ＳＯＩ層３を貫通させた完全トレンチ４８を形成する。

次に、図１１に示すように、５００ｎｍ程度の酸化膜を堆積し、通常のトレンチ分離と同様の手法でＣＭＰ処理により窒化膜４２の途中まで研磨し、その後、窒化膜４２、酸化膜４１の除去を行うことにより、部分酸化膜３１及びその下のＳＯＩ層３（ウェル領域）と完全酸化膜３２とが選択的に形成された構造を得ることができる。このように、ＣＭＰ処理による酸化膜を研磨することにより、部分酸化膜３１及び完全酸化膜３２の上面を凹凸なく均一に形成することができる。なお、図９の構造を得た後、図１２で示すイオン注入を行った場合は、図１３に示すように、部分酸化膜３１下に高濃度ウェル領域５２が形成されることになる。高濃度ウェル領域５２により安定性良く基板電位固定することができる。

以下、既存の方法で、ＮＭＯＳトランジスタ形成領域にＮＭＯＳトランジスタを形成し、ＰＭＯＳトランジスタ形成領域にＰＭＯＳトランジスタを形成することにより、図５で示した第１の態様のＳＯＩ構造、あるいは図６で示した第２の態様のＳＯＩ構造を得ることができる。

また、図１０で示した工程を省略して他の工程を上述したように実施すれば、全てが部分トレンチ４４となるため、図１〜図３で示した実施の形態１の構造（全てが部分酸化膜３１によって素子分離された構造）を得ることができる。

＜製造方法（その２）（第１及び第２の態様）＞
図１４〜図１８は実施の形態２の第１及び第２の態様における製造方法の素子分離工程を示す断面図である。図１４〜図１８で示す方法は部分トレンチ分離と完全トレンチ分離を併用による方法である。

まず、図１４に示すように、シリコン基板１、埋め込み酸化膜２及びシリコン層５０からなる積層構造を出発材料とする。この際、シリコン層５０は最終的に得られるＳＯＩ層３の膜厚よりも薄くする。

そして、図１５に示すように、ＳＯＩ基板上に、酸化膜４１と窒化膜４２を順次堆積した後、パターニングしたレジスト４６をマスクとして分離領域のパターニング処理を行い、シリコン層５０の表面が露出するように窒化膜４２及び酸化膜４１をエッチングして複数の部分トレンチ４４を形成する。

次に、図１６に示すように、複数の部分トレンチ４４のうち、一部を覆うようにレジスト４９を形成して、レジスト４９で覆われなかった部分トレンチ４４をさらにエッチングすることにより、シリコン層５０を貫通させた完全トレンチ４８を形成する。

次に、図１７に示すように、酸化膜を堆積し、通常のトレンチ分離と同様の手法でＣＭＰ処理により窒化膜４２の途中まで研磨し、その後、窒化膜４２、酸化膜４１の除去を行うことにより、部分酸化膜３１及びその下のシリコン層５０（ウェル領域）と完全酸化膜３２とが選択的に形成された構造を得ることができる。

そして、図１８に示すように、シリコン層５０からエピタキシャル成長させてエピタキシャルシリコン層５１を形成することにより、シリコン層５０及びエピタキシャルシリコン層５１からなる結晶性の良いＳＯＩ層３を得る。

＜製造方法（その３）（第３の態様）＞
図１９〜図２２は実施の形態２の第３の態様の製造方法における素子分離工程を示す断面図である。図１９〜図２２で示す方法は形成幅の異なる部分トレンチ形成による方法である。

まず、図１９に示すように、比較的幅の広い部分トレンチ４４Ａと比較的幅の狭い部分トレンチ４４Ｂとを形成する。部分トレンチ４４Ａが完全分離用であり、部分トレンチ４４Ｂが部分分離用である。この際、ＳＯＩ層３の下層の一部が残るように部分トレンチ４４Ａ及び４４Ｂは形成される。

次に図２０に示すように、酸化膜４７で部分トレンチ４４Ａ及び４４Ｂの側面に、部分トレンチ４４Ｂの底面は塞ぐが部分トレンチ４４Ａの底面中心部が露出するようにサイドウォールを形成する。これは、部分トレンチ４４Ｂの形成幅が部分トレンチ４４Ａの形成幅より狭いことを利用している。

次に、図２１に示すように、酸化膜４７をマスクとして、ＳＯＩ層３に対するシリコンエッチングを行うことにより、部分トレンチ４４Ａの底面の中心部下のＳＯＩ層３を含む、上部に酸化膜４７が形成されていないＳＯＩ層３が除去され、埋め込み酸化膜２の表面が露出する。

次に、図２２に示すように、５００ｎｍ程度の酸化膜を堆積し、通常のトレンチ分離と同様の手法でＣＭＰ処理により窒化膜４２の途中まで研磨し、その後、窒化膜４２、酸化膜４１の除去を行うことにより、部分酸化膜３１（及びその下のＳＯＩ層３）と酸化膜３３（及びその一部下のＳＯＩ層３）とが選択的に形成された構造を得ることができる。

以下、既存の方法で、ＮＭＯＳトランジスタ形成領域にＮＭＯＳトランジスタを形成し、ＰＭＯＳトランジスタトランジスタ形成領域にＰＭＯＳトランジスタを形成することにより、図７で示した実施の形態２の第３の態様のＳＯＩ構造を得ることができる。

＜製造方法（その４）（第３の態様）＞
図２３〜図２７は実施の形態２の第３の態様の製造方法における素子分離工程を示す断面図である。図２３〜図２７で示す方法は形成幅の異なる部分トレンチ形成による方法である。

まず、図２３に示すように、シリコン基板１、埋め込み酸化膜２及びＳＯＩ層３からなるＳＯＩ基板を出発材料とする。

そして、図２４に示すように、比較的幅の広い部分トレンチ４４Ａと比較的幅の狭い部分トレンチ４４Ｂとを形成する。部分トレンチ４４Ａが完全分離用であり、部分トレンチ４４Ｂが部分分離用である。この際、ＳＯＩ層３の下層の一部が残るように部分トレンチ４４Ａ及び４４Ｂは形成される。

次に、図２５に示すように、部分トレンチ４４Ｂ内全体を充填し、部分トレンチ４４Ａの側壁を覆うように、レジスト４９をパターニングする。したがって、部分トレンチ４４Ａの底面中心部が確実に露出している。

その後、図２６に示すように、レジスト４９をマスクとして、ＳＯＩ層３に対するシリコンエッチングを行うことにより、部分トレンチ４４Ａの底面の中心部下のＳＯＩ層３を含む、レジスト４９が上部に形成されていないのＳＯＩ層３が除去され、埋め込み酸化膜２の表面が露出する。

次に、図２７に示すように、酸化膜を堆積し、通常のトレンチ分離と同様の手法でＣＭＰ処理により窒化膜４２の途中まで研磨し、その後、窒化膜４２、酸化膜４１の除去を行うことにより、部分酸化膜３１（及びその下のＳＯＩ層３）と酸化膜３３（及びその下のＳＯＩ層３）とが選択的に形成された構造を得ることができる。

＜製造方法（その５）（第３の態様）＞
図５８〜図６２は実施の形態２の第３の態様の製造方法における素子分離工程を示す断面図である。

まず、図５８に示すように、シリコン基板１、埋め込み酸化膜２及びＳＯＩ層３からなるＳＯＩ基板を出発材料とする。

そして、図５９に示すように、ＳＯＩ基板上に、酸化膜４１と窒化膜４２を順次堆積した後、パターニングしたレジスト２１３をマスクとして分離領域のパターニング処理を行い、埋め込み酸化膜２の表面が露出するように窒化膜４２、酸化膜４１及びＳＯＩ層３をエッチングにより貫通して複数のトレンチ２１４を形成する。

次に、図６０に示すように、残存した窒化膜４２上に選択的にレジスト２１５を形成する。この際、複数のトレンチ２１４それぞれを含みトレンチ２１４の形成幅より広い領域が開口部となるようにレジスト２１５を形成する。

そして、図６１に示すように、レジスト２１５をマスクとして窒化膜４２及び酸化膜４１とＳＯＩ層３の一部とをエッチングすることにより、下層にＳＯＩ層３が残存した部分トレンチ２１６と、中心部の下層がＳＯＩ層３を貫通した貫通部とそれ以外の下層にＳＯＩ層３が残存した非貫通部とからなる複合トレンチ２１７とを同時に形成する。

その後、図６２に示すように、ＨＤＰ（高密度プラズマ）ＣＶＤ方等によって酸化膜を堆積し、通常のトレンチ分離と同様の手法でＣＭＰ処理により窒化膜４２の途中まで研磨し、その後、窒化膜４２、酸化膜４１の除去を行うことにより、部分酸化膜３１（及びその下のＳＯＩ層３）と酸化膜３３（及びその一部下のＳＯＩ層３）とが選択的に形成された構造を得ることができる。

＜製造方法（その６）（第３の態様）＞
製造方法の極端な例として、部分分離により素子分離されたトランジスタのゲート電極形成後、あるいはコンタクトや配線工程などの後工程の実施段階で、部分分離領域をＳＯＩ層３を貫通するようにエッチング除去し、その後酸化膜を埋め込んで完全分離領域に変更することも可能である。

＜その他＞
上記実施の形態２の製造方法は、トレンチ分離法としてＳｉＮ／ＳｉＯ₂の積層をＳＯＩ層上に形成して、素子分離用の酸化膜の埋め込みを行ったが、他の方法、ＳｉＮ／ＳｉＯ₂の積層に代えて、例えばＳｉＮ／ｐｏｌｙ−Ｓｉ／ＳｉＯ₂による積層を用いて埋め込み後酸化を行い、トレンチの角丸めを行うなど、より多様な方法を行っても同様な効果を示すことは言うまでもない。

＜＜実施の形態３＞＞
＜第１の態様＞
図２８はこの発明の実施の形態３であるＳＯＩ構造の半導体装置の第１の態様の構造を示す断面図である。

図２８に示すように、集積性が要求される（部分酸化膜３１は下層にウェル領域を形成する関係で完全酸化膜３２より集積度が若干劣る）が基板浮遊効果の影響の少ない回路（第１の回路）の形成領域を完全酸化膜３２を用いた完全分離構造にし、基板浮遊効果の影響が問題となる回路（第２の回路）の形成領域には部分酸化膜３１及びその下層のウェル領域１１（１２）を用いた部分分離構造にし、第１，第２の回路の形成領域間の分離は完全酸化膜３２を用いた完全分離構造にしている。

また、それ以外に第１の回路例として、稠密構造が要求されるＳＲＡＭ，ＤＲＡＭ等のメモリセル部分の回路、第２の回路例としてメモリセル部分以外の回路がある。

図２８に示すように、第１の回路例としては、内部回路及びデジタル回路等があり、第２の回路回路の例としては、Ｉ／Ｏバッファー回路、アナログ回路（ＰＬＬ回路、センスアンプ回路）等がある。さらに、第２の回路例として、タイミング回路、ダイナミック回路等がある。

このように、実施の形態３の第１の態様は、設けられる回路の基板浮遊効果の影響度を考慮して、部分酸化膜３１による部分分離と完全酸化膜３２とによる完全分離とを使い分けることにより、基板浮遊効果の抑制と集積度の向上をバランス良く行った素子分離構造を得ることができる。

なお、図２８の構造は、実施の形態２の製造方法のその１〜その４等を用いて、部分酸化膜３１及び完全酸化膜３２（酸化膜３３）を選択的に形成して素子分離を行って第１の回路及び第２の回路を形成することにより得ることができる。

＜第２の態様＞
図２９はこの発明の実施の形態３であるＳＯＩ構造の半導体装置の第２の態様の構造を示す断面図である。同図に示すように、完全分離を行う第１の回路形成用の部分ＳＯＩ層３Ｂの膜厚を、部分分離を行う第２の回路形成用の部分ＳＯＩ層３Ａの膜厚よりも薄くしている。したがって、部分ＳＯＩ層３Ｂに形成される完全酸化膜３４，ドレイン領域５ｔ，ソース領域６ｔ及びチャネル形成領域７ｔの膜厚も薄くなる。

第２の態様では、第１の回路形成用の部分ＳＯＩ層３Ｂの膜厚を第２の回路形成用の部分ＳＯＩ層３Ａの膜厚よりも薄く形成したため、同じトレンチエッチング条件を用いても、部分ＳＯＩ層３Ａには部分トレンチを部分ＳＯＩ層３Ｂには完全トレンチを形成し分けることができる。したがって、製造方法その１の図１０で示した工程が省略できる等の製造方法の簡略化を図って、完全分離及び部分分離をそれぞれ部分ＳＯＩ層３Ｂ及び部分ＳＯＩ層３Ａ上で行うことができる。

また、完全分離、部分分離に関係なく、基板電位固定が要求される第２の回路である、Ｉ／Ｏバッファ回路、アナログ回路（ＰＬＬ、センスアンプ）、タイミング回路、ダイナミック回路などを形成するＳＯＩ層の膜厚は厚くすることが好ましく、その点からも第２の態様は理にかなっており、特に保護回路では膜厚により温度上昇を抑制でき効果的である。

＜第３の態様＞
また、実施の形態３の第３の態様として、ノイズ発生源となるＩ／Ｏ回路やＲＦ回路と他の回路との分離は少なくとも完全酸化膜３２を用いた完全分離を行い、他の部分の分離は部分酸化膜３１を用いた分離を行うことにより、内部回路やノイズに弱いアナログ回路へのノイズの影響を減らしながら、基板浮遊効果の影響を最小限に抑えたＳＯＩ構造の半導体装置を得ることができる。

＜＜実施の形態４＞＞
図３０及び図３１はこの発明の実施の形態４のＳＯＩ構造の半導体装置の構造を示す断面図である。なお、図３０及び図３１はそれぞれ実施の形態１の図３のＡ−Ａ断面及びＢ−Ｂ断面に相当する。

同図に示すように、シリコン基板１、埋め込み酸化膜２及びＳＯＩ層３からなるＳＯＩ構造の半導体装置におけるＳＯＩ層３の各トランジスタ形成領域は下層部にウェル領域が形成される部分酸化膜７１によって分離される。そして、ＮＭＯＳトランジスタ間を分離する部分酸化膜７１の下層にｐ型のポリシリコン領域６１が形成され、ＰＭＯＳトランジスタ間を分離する部分酸化膜７１の下層にｎ型のポリシリコン領域６２が形成され、ＮＭＯＳトランジスタ，ＰＭＯＳトランジスタ間を分離する部分酸化膜７１の下層にｐ型のポリシリコン領域６１（ＮＭＯＳトランジスタ側）及びｎ型のポリシリコン領域６２（ＰＭＯＳトランジスタ側）が隣接して形成される。

また、図３１に示すように、ＳＯＩ層３中のポリシリコン領域６１の間にボディー領域１０が形成され、ボディー領域１０は隣接するポリシリコン領域６１に接している。そして、層間絶縁膜４上に形成された配線層２５は、層間絶縁膜４中に設けられたボディーコンタクト２３を介してボディー領域１０と電気的に接続される。

このように、実施の形態４の半導体装置は部分酸化膜７１下に形成されるポリシリコン領域６１，６２をウェル領域として利用し、ボディー領域１０を介してその電位が固定される。したがって、チャネル形成領域７の電位が安定し基板浮遊効果を低減させることができる。

なお、図３２に示すように、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタそれぞれの内部のトランジスタ分離を部分酸化膜７１とその下層のポリシリコン領域６１（６２）によって行い、一方、ＰＭＯＳトランジスタ，ＮＭＯＳトランジスタ間の分離を完全酸化膜３２よって行っても良い。このような構成にすることにより、図３０及び図３１の構造に比べて、ＰＭＯＳ、ＮＭＯＳ間の分離幅を小さくできたり、ラッチアップを防いだりすることができる。

＜製造方法＞
図３３〜図３７は実施の形態４の半導体装置の製造方法における素子分離工程を示す断面図である。

まず、図３３に示すように、シリコン基板１、埋め込み酸化膜２及びＳＯＩ層３からなるＳＯＩ基板を出発材料とし、ＳＯＩ基板上に酸化膜４１と窒化膜４２を順次堆積した後、パターニングしたレジスト４３をマスクとして分離領域をパターニングし、窒化膜４２、酸化膜４１、ＳＯＩ層の３多層膜を貫通させてトレンチ５３を形成する。

そして、図３４に示すように、全面にポリシリコン層６５を膜厚制御性良く堆積した後、図３５に示すように、複数のトレンチ５３のうち、一部を覆うようにレジスト６６を形成して、レジスト６６で覆われなかったトレンチ５３内のポリシリコン層６５をエッチングして除去することにより、完全トレンチ４８を形成する。

次に、図３６に示すように、全面にトレンチ埋め込み用の酸化膜を堆積し、通常のトレンチ分離と同様の手法でＣＭＰ処理により窒化膜４２の途中まで研磨し、その後、窒化膜４２、酸化膜４１の除去を行うことにより、ポリシリコン領域６７及びその内部に残存する酸化膜６８と完全酸化膜３２とが選択的に形成された構造を得ることができる。

そして、図３７に示すように、ポリシリコン領域６７を酸化させることにより、酸化膜６８とポリシリコン領域６７が酸化された領域とからなる部分酸化膜７１と、酸化されずに残存したポリシリコン領域６１（６２）とによる部分分離構造が完成する。

ポリシリコン領域６７の酸化度合いの方がＳＯＩ層３上に形成される酸化膜７０より高いため、ＳＯＩ層３の表面とポリシリコン領域６１（６２）の最上部との間に十分に段差が生じ、ゲート酸化膜形成時に酸化膜不良によりゲート電極９とポリシリコン領域６１とがショートすることを防ぐことができる。

以下、既存の方法で、ＮＭＯＳトランジスタ形成領域にＮＭＯＳトランジスタを形成し、ＰＭＯＳトランジスタ形成領域にＰＭＯＳトランジスタを形成することにより、図３２で示したＳＯＩ構造を得ることができる。

＜＜実施の形態５＞＞
＜第１の態様＞
図３８はこの発明の実施の形態５のＳＯＩ構造の半導体装置の第１の態様の構造を示す断面図である。同図に示すように、シリコン基板１、埋め込み酸化膜２及びＳＯＩ層３からなるＳＯＩ構造の半導体装置におけるＳＯＩ層３の各トランジスタ形成領域は下層部にウェル領域が形成される低誘電率膜（埋め込み酸化膜２等の一般的な絶縁膜より誘電率が低い絶縁膜）７５によって分離される。そして、図１で示した実施の形態１のように、ＮＭＯＳトランジスタ間を分離する低誘電率膜７５の下層にｐ型のウェル領域１１が形成され、ＰＭＯＳトランジスタ間を分離する低誘電率膜７５の下層にｎ型のウェル領域１２が形成され、ＮＭＯＳトランジスタ，ＰＭＯＳトランジスタ間を分離する低誘電率膜７５の下層にｐ型のウェル領域及びｎ型のウェル領域（図３８では共に図示せず）が形成される。上記したウェル領域は実施の形態１と同様、電気的に接続関係にあるボディー領域を介して電位固定が可能である。

ＳＯＩ構造の場合、ＳＯＩ層３の膜厚が５０ｎｍ程度に薄くなる場合がある。このとき、素子分離用酸化膜（図１の部分酸化膜３１）下に形成されるウェル領域が空乏化あるいは反転し、本来素子分離すべきトランジスタ間にリーク電流が流れる恐れがある。

しかしながら、実施の形態４の第１の態様では、素子分離用に低誘電率膜７５を用いているため、膜厚が薄くともその容量を十分低く抑えることができ、上記したリーク電流発生を確実に回避することができる。

なお、低誘電率膜７５としては、埋め込み酸化膜２等に用いられるシリコン酸化膜（比誘電率が３．９〜４程度）にフッ素を混入されたり、有機膜を用いることにより、比誘電率が３程度のものを用いている。

＜第２の態様＞
図３９は実施の形態５の第２の態様を示す断面図である。同図に示すように、図３８の低誘電率膜７５に代えて、低誘電率膜７６と低誘電率膜７６の底面及び側面に形成されるシリコン酸化膜７８とにより素子分離を行っている。なお、他の構成は図３８で示した第１の態様と同様である。

このように、低誘電率膜７６の底面及び側面にシリコン酸化膜７８を形成するのは、シリコン（ドレイン領域５、ソース領域６、ウェル領域１１，１２等）との界面に生じる欠陥や界面電荷の発生を確実に抑制するためである。なお、シリコン酸化膜７８は熱酸化法やＣＶＤ法を用いて形成される。

＜第３の態様＞
図４０は実施の形態５の第３の態様を示す断面図である。同図に示すように、図３８の低誘電率膜７５に代えて、低誘電率膜７７と低誘電率膜７７の側面に形成されるシリコン酸化膜７９とにより素子分離を行っている。なお、他の構成は図３８で示した第１の態様と同様である。

このように、低誘電率膜７７の側面にシリコン酸化膜７９を形成するのは、チャネル形成領域７が存在する側面方向のシリコン（ドレイン領域５、ソース領域６）との界面に生じる欠陥や界面電荷の発生を確実に抑制することを主眼としたためである。

＜＜実施の形態６＞＞
＜第１の態様＞
図４１はこの発明の実施の形態６であるＳＯＩ構造の半導体装置における第１の態様の構造を示す断面図である。

同図に示すように、各素子間は層間絶縁膜４（説明の都合上、完全酸化膜３２相当する部分も層間絶縁膜４で示す）によって完全分離し、ボディー領域となる接続領域８０を埋め込み酸化膜２の上層部に形成し、その一部がＳＯＩ層３（図４１ではドレイン領域５，チャネル形成領域７）の端部裏面と接することにより、電気的接続関係を保っている。なお、接続領域８０の導電型はチャネル形成領域７と同じである。また、図１及び図２と同様の部分については同一の参照符号を付しその説明を適宜省略する。

このように、第１の態様の半導体装置はボディー領域となる接続領域８０をＳＯＩ層３ではなく、埋め込み酸化膜２の上層部に設けたため、ゲート電極９との間に少なくともＳＯＩ層３の膜厚以上の高低差を設けることができる。その結果、製造時にゲート電極９と接続領域８０とが短絡するという不具合を確実に回避することができる。

＜第２の態様＞
図４２はこの発明の実施の形態６であるＳＯＩ構造の半導体装置における第２の態様の構造を示す断面図である。

同図に示すように、ドレイン領域５ｓ及びソース領域６ｓはＳＯＩ層３の上層部に浅く形成される。なお、他の構成は図４１で示した第１の態様と同様である。

このように、第２の態様の半導体装置はドレイン領域５ｓ及びソース領域６ｓをＳＯＩ層３上層部に浅く形成したため、ドレイン領域５ｓあるいはソース領域６と接続領域８０とが接触関係を持ちリーク電流を引き起こすことを確実に回避することができる。

＜製造方法（概念）＞
図４３〜図４５は接続領域８０となるポリシリコン領域を形成する工程を概念的に示す断面図である。

まず、図４３に示すように、シリコン基板１、埋め込み酸化膜２及びＳＯＩ層３からなるＳＯＩ構造から、ＳＯＩ層３を表面から選択的に除去することにより、トレンチ分離が施された素子形成領域を形成する。

そして、図４４に示すように、ＳＯＩ層３をマスクとして埋め込み酸化膜２に対するウェットエッチングを施し、ＳＯＩ層３の端部下面の埋め込み酸化膜２が除去しながら、ＳＯＩ層３が上部に存在しない埋め込み酸化膜２の上層部を除去した穴部９４を形成する。

そして、図４５に示すように、穴部９４にポリシリコンを埋め込むことにより、接続領域８０用のポリシリコン領域８１を形成する。

＜製造方法（その１）＞
図４６〜図４８は接続領域８０となるポリシリコン領域を形成するその１の工程をより具体的に示す断面図である。

まず、図４６に示すように、ＳＯＩ基板のＳＯＩ層３上にシリコン酸化膜９１及びシリコン窒化膜９２を堆積し、ＳＯＩ層３、シリコン酸化膜９１及びシリコン窒化膜９２をパターニングしてトレンチ分離を行った後、パターニング後のＳＯＩ層３、シリコン酸化膜９１及びシリコン窒化膜９２の側面に側壁シリコン窒化膜９３を形成する。

そして、図４７に示すように、シリコン窒化膜９２及び側壁シリコン窒化膜９３をマスクとして、埋め込み酸化膜２に対するウェットエッチングを行い、ＳＯＩ層３の端部裏面の埋め込み酸化膜２を除去しながら、ＳＯＩ層３が上部に存在せずに露出した埋め込み酸化膜２の上層部を除去することにより、穴部９４を形成する。

その後、図４８に示すように、全面にポリシリコン層を堆積した後、ポリシリコン層をドライエッチングによりエッチバックすることにより、穴部９４にポリシリコンを埋め込んで接続領域８０用のポリシリコン領域８１を形成する。

以下、図１１で示した工程のように、トレンチに酸化膜を埋め込む等の方法により複数の素子形成領域を絶縁分離し、接続領域８０を外部から電位固定可能にし、さらに、複数の素子形成領域それぞれに所定の素子を形成することにより、図４１あるいは図４２で示した構造が完成する。

＜製造方法（その２）＞
図４９〜図５１は接続領域８０となるポリシリコン領域を形成するその２の工程を具体的に示す断面図である。

まず、既に取り上げた図４６に示すように、ＳＯＩ層３、シリコン酸化膜９１及びシリコン窒化膜９２をパターニングしてトレンチ分離を行った後、パターニング後のＳＯＩ層３、シリコン酸化膜９１及びシリコン窒化膜９２の側面に側壁シリコン窒化膜９３を形成する。

そして、図４９に示すように、シリコン窒化膜９２及び側壁シリコン窒化膜９３をマスクとして、埋め込み酸化膜２に対するウェットエッチングを行い、ＳＯＩ層３の端部裏面の埋め込み酸化膜２を除去しながら、ＳＯＩ層３が上部に存在しない埋め込み酸化膜２の上層部を除去することにより、穴部９４を形成する。

次に、図５０に示すように、ＳＯＩ層３の露出した裏面からのエピタキシャル成長により側壁シリコン窒化膜９３下にエピタキシャル成長層８２を形成する。

その後、図５１に示すように、全面にポリシリコン層を堆積した後、ポリシリコン層をエッチバックすることにより、穴部９４にポリシリコンを埋め込んで接続領域８０用のポリシリコン領域８３を形成する。その結果、エピタキシャル成長層８２とポリシリコン領域８３とからなる接続領域８０を形成することができる。

以下、トレンチに酸化膜を埋め込む等の方法により複数の素子形成領域を絶縁分離し、接続領域８０を外部から電位固定可能にし、さらに、複数の素子形成領域それぞれに所定の素子を形成することにより、図４１あるいは図４２で示した構造が完成する。

第２の態様の構造は、エピタキシャル成長層８２を介している分、ドレイン領域５あるいはソース領域６とチャネル形成領域７とによるＰＮ接合部分とポリシリコン領域８３との距離を十分とることができ、良好な電気的特性を得ることができる。

＜第３の態様＞
図５２は実施の形態６の第３の態様を示す断面図である。同図の構造は図４１で示した構造（接続領域８０，ボディーコンタクト２３、ゲートコンタクト２４及び配線層２２，２５を除く）から、シリコン基板１及び埋め込み酸化膜２を研摩により除去した後、表裏面を反対にした後、新たな裏面にシリコン基板９０を張り合わせ、接続領域８６を表面に形成した構造である。したがって、シリコン基板９０、層間絶縁膜４及び素子形成領域（ドレイン領域５、ソース領域６、チャネル形成領域７等）からなるＳＯＩ構造となる。

第３の態様は結果的に接続領域８６を表面に形成することになるため、製造工程が容易になる。

＜第４の態様＞
図５３は実施の形態６の第４の態様を示す断面図である。同図に示すように、埋め込み酸化膜２を貫通して接続領域８７を形成している。他の構成は図４１で示した第１の態様と同様である。

このように、第４の態様は、埋め込み酸化膜２を貫通して接続領域８７を形成したため、支持基板であるシリコン基板１から電位を固定することができる。この際、図５４に示すように、接続領域８７形成をウェットエッチングにより埋め込み酸化膜２の上層部に形成された穴部８９と、ドライエッチングにより横方向に広がりなく埋め込み酸化膜２を貫通して形成された貫通部８８とにより貫通口を設けた後、ポリシリコン等を埋め込んで接続領域８７を形成すれば、貫通口形成時の横方向の広がりを抑えながら、埋め込み酸化膜２を貫通した接続領域８７を得ることができる。

＜＜実施の形態７＞＞
図６３はこの発明の実施の形態７であるＳＯＩ構造の半導体装置の完全分離領域の設計方法説明用の平面図である。同図に示すように、ＣＭＯＳトランジスタを形成する場合、仮想ｎウェル領域１０４内にＰＭＯＳ活性領域１０１及びＰＭＯＳボディーコンタクト領域１０２が選択的に設けられ、仮想ｎウェル領域１０４外のＰ領域（図示せず）にＮＭＯＳ活性領域１１１及びＮＭＯＳボディーコンタクト領域１１２を選択的に設けられる形状が一般的である。

一方、実施の形態２の第３の態様（図７）等で示した複合分離領域によってＮＭＯＳ，ＰＭＯＳ間を分離する場合、仮想ｎウェル領域１０４と部分分離領域とがほぼ一致し、部分分離領域に連続して完全分離領域が形成される。

このような複合分離領域を用いた半導体装置のレイアウト構成は蓄積された過去のレイアウトデータを利用できる可能性は高い。

したがって、完全分離領域は以下の(1)〜(3)で示す設計方法を実行することにより自動生成することができる。

(1)ウェル領域内形成されるＰＭＯＳトランジスタとウェル領域外に形成されるＮＭＯＳトランジスタとからなるＣＭＯＳデバイスの過去データを得る。

(2)過去データに基づき第１及び第２のＭＯＳトランジスタの形成領域（ＰＭＯＳ活性領域１０１，ＰＭＯＳボディーコンタクト領域１０２，ＮＭＯＳ活性領域１１１，ＮＭＯＳボディーコンタクト領域１１２）を設定する。

(3)上記過去データにおけるウェル領域を仮想ｎウェル領域１０４として、ｎウェル領域１０４の外周近傍領域に、完全分離領域１０５設定する。

仮想ｎウェル領域１０４は通常、ＮＭＯＳ領域とＰＭＯＳ領域とを区別する領域であるため、仮想ｎウェル領域１０４を基準にして完全分離領域を設定することによりＮＭＯＳトランジスタ，ＰＭＯＳトランジスタ間を効果的に分離することができる。

図６３の例では、仮想ｎウェル領域１０４の外縁を完全分離幅Ｗの半分の幅Ｗ／２で外側にオーバーサイズ設定するとともに、同外縁を幅Ｗ／２で内側にアンダーサイズ設定することにより完全分離領域１０５を設定している。

このように、通常のＣＭＯＳトランジスタを製造する過去データのウェル領域の外周近傍に完全分離幅Ｗに基づき完全分離領域を自動設定することができる。

さらに、部分分離領域１１３をＰＭＯＳ活性領域１０１、ＰＭＯＳボディーコンタクト領域１０２、ｎウェル領域１０４、ＮＭＯＳ活性領域１１１及びＮＭＯＳボディーコンタクト領域１１２以外の領域にｎウェル領域１０４に連続して形成されるように設定することにより、完全分離領域１０５及び部分分離領域１１３からなる複合分離領域を設計することができる。

＜＜実施の形態８＞＞
＜ラッチアップ現象＞
図６４はラッチアップ現象説明用の説明図である。同図に示すように、ＰＭＯＳ領域１３１にＮＭＯＳ領域１４１が隣接するＣＭＯＳ構造では、ＰＭＯＳ領域１３１内のＰＭＯＳ活性領域１３３及びｎウェル領域１３２とＮＭＯＳ領域１４１内のｐウェル領域１４２とにより形成される寄生バイポーラトランジスタＴ１と、ＮＭＯＳ領域１４１内のＮＭＯＳ活性領域１４３及びｐウェル領域１４２とＰＭＯＳ領域１３１内のｎウェル領域１３２とにより形成される寄生バイポーラトランジスタＴ２とが形成される。

ｎ⁺ボディーコンタクト領域１３５はｎウェル領域１３２の抵抗成分Ｒ１１と介して寄生バイポーラトランジスタＴ１のベースに接続されることになる。同様に、ｐ⁺ボディーコンタクト領域１４５はｐウェル領域１４２の抵抗成分Ｒ１２を介して寄生バイポーラトランジスタＴ２のベースに接続されることになる。ｎ⁺ボディーコンタクト領域１３５は電源電圧Ｖccに設定され、ｐ⁺ボディーコンタクト領域１４５は接地レベルＶssに設定される。なお、ＰＭＯＳ活性領域１３３及びＮＭＯＳ活性領域１４３の中心部にはゲート電極１３４及び１４４がそれぞれ形成されている。

これら寄生バイポーラトランジスタＴ１及びＴ２による寄生サイリスタ構造が形成されることにより、ノイズによって寄生サイリスタがオン状態になると電源電圧Ｖccから接地レベルＶssにかけて電流が流れっぱなしになるというラッチアップ現象が起こる。

＜第１の態様＞
一般にラッチアップ現象を引き起こすノイズは入出力端子から入ってくることが多い。そこで、図６５に示すように、入出力ＮＭＯＳ（トランジスタ形成）領域１０６，入出力ＰＭＯＳ（トランジスタ形成）領域１１６間の境界近傍領域を完全分離領域１１４で完全分離する構造が望ましい。なお、入出力ＮＭＯＳ領域１０６及び入出力ＰＭＯＳ領域１１６はそれぞれ部分分離領域１０７及び部分分離領域１１７で周辺領域と部分分離されている。

入出力領域とは入出力バッファや保護回路を主に形成する領域を意味する。図６６は入力回路の一例を示す回路図である。同図に示すように、入力信号ＩＮを受ける外部入力端子Ｐ１は抵抗Ｒ１及びＲ２を介して入力バッファ１２２の入力部に接続され、入力バッファ１２２の出力部が内部入力端子Ｐ２に接続され、内部入力端子Ｐ２より内部信号Ｓ０が出力される。

入力保護回路１２１はＰＭＯＳトランジスタＱ１及びＮＭＯＳトランジスタＱ２から構成され、ＰＭＯＳトランジスタＱ１はソース及びゲートが電源電圧Ｖccに接続され、ドレインが抵抗Ｒ１，Ｒ２間のノードＮ１に接続される。ＮＭＯＳトランジスタＱ２はソース及びゲートが接地され、ドレインがノードＮ１に接続される。

入力バッファ１２２はＰＭＯＳトランジスタＱ１１，ＮＭＯＳトランジスタＱ１２によりＣＭＯＳインバータを構成し、ＰＭＯＳトランジスタＱ１１，ＮＭＯＳトランジスタＱ１２のゲートが入力部、ドレインが出力部となる。

この回路例では、ＰＭＯＳトランジスタＱ１及びＱ１１が入力ＰＭＯＳ領域１１８に形成され、ＮＭＯＳトランジスタＱ２及びＱ１２が入力ＮＭＯＳ領域１０８に形成される。

図６７は出力回路の一例を示す回路図である。同図に示すように、内部信号Ｓ１を受ける内部入力端子Ｐ３は出力バッファ１２３の入力部に接続され、出力バッファ１２３の出力部より得られる信号が外部出力端子Ｐ４を介して出力信号ＯＵＴとして出力される。

出力バッファ１２３はＰＭＯＳトランジスタＱ１３，ＮＭＯＳトランジスタＱ１４によりＣＭＯＳインバータを構成し、ＰＭＯＳトランジスタＱ１３，ＮＭＯＳトランジスタＱ１４のゲートが入力部、ドレインが出力部となる。

出力保護回路１２４はＰＭＯＳトランジスタＱ３及びＮＭＯＳトランジスタＱ４から構成され、ＰＭＯＳトランジスタＱ３のソース及びゲートが電源電圧Ｖccに接続され、ドレインが外部出力端子Ｐ４に接続される。ＮＭＯＳトランジスタＱ４のソース及びゲートが接地され、ドレインが外部出力端子Ｐ４に接続される。

この回路例では、ＰＭＯＳトランジスタＱ３及びＱ１３が出力ＰＭＯＳ領域１１９に形成され、ＮＭＯＳトランジスタＱ４及びＱ１４が出力ＮＭＯＳ領域１０９に形成される。

このように、実施の形態８の第１の態様は、ラッチアップ現象が生じやすい入出力ＮＭＯＳ領域１０６，入出力ＰＭＯＳ領域１１６間の少なくとも境界近傍領域に完全分離領域１１４を形成して完全分離することにより、ラッチアップ現象が生じない構造にしている。

また、実施の形態８の第１の態様はＮＭＯＳ領域，ＰＭＯＳ領域間の全領域に完全分離領域を設けるのではなく、入出力ＮＭＯＳ領域，入出力ＰＭＯＳ領域の境界近傍領域のみに完全分離領域１１４を設けることにより、ラッチアップ現象を効果的に抑制しながら、回路形成面積の増大を最小限に抑えることができる。

＜第２の態様＞
なお、入出力ＮＭＯＳ領域１０６，入出力ＰＭＯＳ領域１１６間の完全分離は、図６５のように、入出力ＮＭＯＳ領域１０６，入出力ＰＭＯＳ領域１１６間の境界近傍領域のみに設けてる以外に、図６８に示す第２の態様のように、入出力ＮＭＯＳ領域１０６及び入出力ＰＭＯＳ領域１１６を完全に囲うように完全分離領域１１５を形成してもよい。

さらに、入出力ＮＭＯＳ領域，入出力ＰＭＯＳ領域間に加え、アナログ回路，ディジタル回路間のように特定の回路間に完全分離領域を設けることも考えられる。

＜第３の態様＞
図６９は実施の形態８の第３の態様を示す説明図である。同図に示すように、ＮＭＯＳ領域（入出力ＮＭＯＳ領域１０６，内部ＮＭＯＳ領域１８０），ＰＭＯＳ領域（入出力ＰＭＯＳ領域１１６，内部ＰＭＯＳ領域１９０）間に加え、入出力領域（入出力ＰＭＯＳ領域１１６），内部回路領域（内部ＮＭＯＳ領域１８０）間をも完全分離領域１１０で完全分離している。

第３の態様により、第１及び第２の態様の効果に加え、ノイズ影響を受けやすい入出力領域の影響を内部回路領域から完全に遮断することができる。

＜＜実施の形態９＞＞
＜第１の態様＞
図７０はこの発明の実施の形態９であるＳＯＩ構造の半導体装置の第１の態様の平面構造を示す平面図であり、図７１は図７０のＡ−Ａ断面構造を示す断面図である。これらの図に示すように、ＮＭＯＳ（トランジスタ形成）領域１２６とＰＭＯＳ（トランジスタ形成）領域１３６とが隣接して設けられている。ＮＭＯＳ領域１２６内に複数のゲート電極１２９を有するＮＭＯＳ活性領域１２８とｐ⁺ボディー領域１３０とが形成され、ＮＭＯＳ活性領域１２８の周囲を部分分離領域１２７で囲っている。

一方、ＰＭＯＳ領域１３６内に複数のゲート電極１３９を有するＰＭＯＳ活性領域１３８とｎ⁺ボディー領域１４０とが形成され、ＰＭＯＳ活性領域１３８の周囲を部分分離領域１３７及び完全分離領域１２０によって囲っている。完全分離領域１２０は、ＮＭＯＳ領域１２６とＰＭＯＳ領域１３６との境界近傍のＰＭＯＳ領域１３６内におけるゲート電極１３９のＰＭＯＳ活性領域１３８からのはみだし部分に設けられる。

したがって、ＮＭＯＳ領域１２６とＰＭＯＳ領域１３６との境界近傍領域は、図７１に示すように、ＮＭＯＳ領域１２６は酸化膜５４とウェル領域１６９とによる部分分離領域１２７で周囲と分離されるのに対し、ＰＭＯＳ領域１３６は酸化膜５４のみによる完全分離領域１２０で周囲と分離される。

このように、ＮＭＯＳ領域１２６には完全分離領域を全く形成せず、部分分離領域１２７を設けることにより、酸化膜５４下のウェル領域１６９を介してＮＭＯＳトランジスタの基板電位の固定が不足なく行えるため、基板浮遊効果の激しいＮＭＯＳトランジスタの基板浮遊効果を効果的に抑えることができる。

また、基板浮遊効果がＮＭＯＳトランジスタに比べて穏やかなＰＭＯＳトランジスタは、周辺の一部に完全分離領域を形成しても大きな悪影響はなく、ＮＭＯＳ領域１２６，ＰＭＯＳ領域１３６間を完全分離領域１２０によって絶縁分離しながら面積効率を高めた配置となり、レイアウトに余裕がない場合等に有効となる。

＜第２の態様＞
図７２はこの発明の実施の形態９であるＳＯＩ構造の半導体装置の第２の態様の平面構造を示す平面図であり、図７３は図７２のＢ−Ｂ断面構造を示す断面図である。これらの図に示すように、ｐ^-型のウェル領域１６９内に形成されるＮＭＯＳ領域１２６と、ｎ^-型のウェル領域１７９内に形成されるＰＭＯＳ領域１３６とが隣接して設けられる。

ＮＭＯＳ領域１２６内に複数のゲート電極１２９を有するＮＭＯＳ活性領域１２８が形成され、ＮＭＯＳ活性領域１２８の周囲の大部分を完全分離領域１２５で囲っている。そして、ゲート電極１２９の一方側（ＰＭＯＳ領域１３６と反対側）のゲート電極１２９の端部のみ部分分離領域１２７で周囲と分離している。

図７３に示すように、酸化膜５４と酸化膜５４の下方に形成されたウェル領域１６９とにより部分分離領域１２７を構成している。なお、部分分離領域１２７の形成幅は、ゲート電極１２９の形成幅よりも大きくても（図７３の左側）、小さくても（図７３の右側）良い。また、ウェル領域１６９内の上記ゲート電極１２９の一方側付近にｐ⁺ボディー領域１３０が設けられる。

一方、ＰＭＯＳ領域１３６内に複数のゲート電極１３９を有するＰＭＯＳ活性領域１３８が形成され、ＰＭＯＳ活性領域１３８の周囲の大部分を完全分離領域１２５で囲っている。そして、ＮＭＯＳ領域１２６と同様、ゲート電極１３９の一方側（ＮＭＯＳ領域１２６と反対側）のゲート電極１３９の端部のみ部分分離領域１３７で周囲と分離している。また、ウェル領域１７９内の上記ゲート電極１３９の一方側付近にｎ⁺ボディー領域１４０が設けられる。

このように、実施の形態９の第２の態様は、ゲート電極の端部を部分分離領域によって分離して、ゲート電極下に存在するチャネル形成領域と部分分離領域のウェル領域とが接するように形成することにより、各トランジスタ形成領域の基板電位を固定することができる。

なお、ＮＭＯＳ領域１２６及びＰＭＯＳ領域１３６の周囲の大部分を完全分離領域１２５で囲っているのは、ＰＮ接合面積を減らすためとラッチアップ現象が生じる経路を遮断するためである。

＜＜実施の形態１０＞＞
＜第１の態様＞
図７４はこの発明の実施の形態１０であるＳＯＩ構造の半導体装置の第１の態様の構成を示す平面図である。同図に示すように、ＮＭＯＳ活性領域１２８内に複数のゲート電極１２９が形成され、ＮＭＯＳ活性領域１２８の周囲を囲って部分分離領域１２７を設けている。さらに、部分分離領域１２７の周囲を囲ってｐ⁺ボディ領域１４６を設けている。なお、図１０１は図７４のＥ−Ｅ断面構造を示す断面図である。

部分分離領域１２７は図１０１に示すように、酸化膜５４とウェル領域１６９とから構成されており、このウェル領域１６９はＮＭＯＳ活性領域１２８に形成されるチャネル形成領域と接して形成されるため、ノイズやラッチアップの影響を受けやすい構造になっている。

しかしながら、実施の形態１０の第１の態様は、部分分離領域１２７を囲ってｐ⁺ボディ領域１４６が形成されているため、ｐ⁺ボディ領域１４６を接地レベルに固定する等の基板固定を行うことにより、他の回路部分からの影響を抑制し、基板電位を安定にでき、ノイズやラッチアップに対する耐性を大きく向上させることができる。

このような構成の第１の態様は、ノイズ源の回路ブロック、外部からノイズを遮断したい回路ブロック等に適している。なお、ＰＭＯＳ活性領域の場合は部分分離領域の周囲をｎ⁺のボディー領域で囲って形成すれば、同様な効果が得られる。

＜第２の態様＞
図７５はこの発明の実施の形態１０であるＳＯＩ構造の半導体装置の第２の態様の構成を示す平面図である。同図に示すように、入出力ＮＭＯＳ領域１５１と入出力ＰＭＯＳ領域１５２とが隣接して形成される。

入出力ＮＭＯＳ領域１５１において、ＮＭＯＳ活性領域１２８内に複数のゲート電極１２９が形成され、ＮＭＯＳ活性領域１２８の周囲を囲って部分分離領域１２７Ａを設けている。さらに、部分分離領域１２７Ａの周囲を囲ってｐ⁺ボディ領域１４６を設けている。そして、ｐ⁺ボディ領域１４６を囲って部分分離領域１２７Ｂを設けている。

入出力ＰＭＯＳ領域１５２において、ＰＭＯＳ活性領域１３８内に複数のゲート電極１３９が形成され、ＰＭＯＳ活性領域１３８の周囲を囲って部が分分離領域１３７Ａを設けている。さらに、部分分離領域１３７Ａの周囲を囲ってｎ⁺ボディ領域１４７を設けている。そして、ｎ⁺ボディ領域１４７を囲って部分分離領域１３７Ｂを設けている。

一般に入出力回路はサージやノイズの影響をチップ外から受ける場合が多いため、ラッチアップ現象やノイズ耐性を高めることが特に重要となる。

実施の形態１０の第２の態様では、入出力ＮＭＯＳ領域１５１及び入出力ＰＭＯＳ領域１５２それぞれの部分分離領域１２７Ａ及び１３７Ａをｐ⁺ボディ領域１４６及びｎ⁺ボディ領域１４７で囲うことにより、サージの影響でウェル領域の電位が上昇して生じるラッチアップ現象を抑制することができる。

第２の態様では、ＮＭＯＳ，ＰＭＯＳ活性領域全体をボディー領域で覆った構造と示したが、入出力ＮＭＯＳ領域１５１と入出力ＰＭＯＳ領域１５２との境界近傍領域に、少なくともボディー領域を設ければ、ラッチアップ現象やノイズ耐性をある程度高めることができる。

＜＜実施の形態１１＞＞
＜第１の態様＞
図７６はこの発明の実施の形態１１であるＳＯＩ構造の半導体装置の第１の態様の構成を示した平面図である。

同図に示すように、ＮＭＯＳ活性領域１２８内に複数のゲート電極１２９が設けられ、ＮＭＯＳ活性領域１２８の周囲を囲ってフローティング部分分離領域１４９を形成し、フローティング部分分離領域１４９の周囲を囲って完全分離領域１４８を形成している。

フローティング部分分離領域１４９は、例えば図５５の部分酸化膜３１とウェル領域１１との関係のように酸化膜とウェル領域との２層構造で形成されるが、ウェル領域は電位固定されることなく、常にフローティング状態とされている。フローティング部分分離領域１４９のウェル領域をフローティング状態にしても、衝突電離によって発生したキャリアはフローティング部分分離領域１４９のウェル領域に流れ込むため、ポテンシャル上昇を最低限に抑えることができる。加えて、宇宙線によって発生する電荷をフローティング部分分離領域１４９のウェル領域に分散できるためソフトエラー耐性を向上させることもできる。

このようにフローティング部分分離領域１４９を設ける実施の形態１１の第１の態様の構成は、ＳＲＡＭ等、高密度回路でボディー領域へのコンタクトが困難な場合等に有効である。

なお、完全分離領域１４８を設ける方がラッチアップ耐性向上等の観点から望ましいが、必ずしも必要でない。

＜第２の態様＞
図７７はこの発明の実施の形態１１であるＳＯＩ構造の半導体装置の第２の態様の構成を示した平面図である。

同図に示すように、フローティング部分分離領域１４９内にフローティングｐ⁺ボディー領域１５０を設けている。他の構成は図７６で示した第１の態様と同様である。

フローティングｐ⁺ボディー領域１５０は電位固定されることなく、常にフローティング状態とされている。したがって、フローティング部分分離領域１４９のウェル領域もフローティング状態となる。

第２の態様のように、フローティング部分分離領域１４９のウェル領域をフローティング状態にしても、第１の態様と同様、ポテンシャル上昇を最低限に抑えることができ、ソフトエラー耐性を向上させることができる。

さらに、第２の態様は、フローティングｐ⁺ボディー領域１５０の存在により、キャリアの再結合が促進されるため、第１の態様に比べ基板浮遊効果の抑制効果が大きくなる効果を奏する。

＜＜実施の形態１２＞＞
＜第１の態様＞
図７８はこの発明の実施の形態１２であるＳＯＩ構造の半導体装置の第１の態様の構成を示した平面図であり、図７９はそのＣ−Ｃ断面図である。

これらの図に示すように、ドレイン領域１５３、ソース領域１５４及びゲート電極１５５で構成されるＮＭＯＳトランジスタのソース領域１５４に隣接してｐ⁺型のボディー領域１５６を設け、ソース領域１５４及びボディー領域１５６が共にアルミ配線層１６０とコンタクト１５８によって電気的に接続されている。

なお、ドレイン領域１５３はアルミ配線層１５９とコンタクト１５７によって電気的に接続され、ドレイン領域１５３、ソース領域１５４及びボディー領域１５６の周辺を囲って部分分離領域１６１が形成されている。

図７９に示すように、部分分離領域１６１は、酸化膜１６２とｐ^-型のウェル領域１７７とから構成されている。また、ソース領域１５４及びボディー領域１５６の共通接続を容易にすべくソース領域１５４及びボディー領域１５６の上面にまたがってシリサイド層１６３を形成し、シリサイド層１６３上にコンタクト１５８を形成している。なお、ゲート電極１５５のゲート酸化膜１７８下方のＳＯＩ層３の領域がチャネル形成領域１７０となる。

このような構成において、アルミ配線層１６０によって、ソース領域１５４及びボディー領域１５６を接地レベルに固定することによって、ソース領域１５４と同電位にウェル領域１７７の電位を固定し、ウェル領域１７７を介してチャネル形成領域１７０の電位を固定することができる。

そして、第１の態様は、図７８及び図７９のように、ソース領域１５４及びボディー領域１５６を隣接して形成できる分、集積度の向上を図ることができる。

なお、ＰＭＯＳトランジスタも同様に構成することができる。ただし、ソース領域及びボディー領域の電位固定は電源レベルで行う必要がある。

＜第２の態様＞
図８０はこの発明の実施の形態１２であるＳＯＩ構造の半導体装置の第２の態様の構成を示した平面図であり、図８１はそのＤ−Ｄ断面図である。

これらの図に示すように、ソース領域１５４と隣接してｐ⁺型のボディー領域１６４を設け、ソース領域１５４及びボディー領域１６４が共にアルミ配線層１６６とコンタクト１６５によって電気的に接続されている。この際、コンタクト１６５がソース領域１５４とボディー領域１６４とにかかるように形成される。そして、ドレイン領域１５３、ソース領域１５４及びボディー領域１６４の周辺を囲って部分分離領域１６１が形成されている。

図８１に示すように、ソース領域１５４上にシリサイド層１６７が形成され、シリサイド層１６７の一部及び上ボディー領域１６４上にコンタクト１６５を形成している。なお、他の構成は図７８及び図７９で示した第１の態様と同様である。

このような構成において、アルミ配線層１６６によって、ソース領域１５４及びボディー領域１６４を接地レベルに固定することによって、ソース領域１５４と同電位にウェル領域１７７の電位を固定し、ウェル領域１７７を介してチャネル形成領域１７０の電位を固定することができる。

そして、第２の態様は、図８０及び図８１のように、ソース領域１５４及びボディー領域１６４を隣接して形成できる分、集積度の向上を図ることができる。

＜第３の態様＞
図８２に示すように、部分分離領域１６１と隣接し、通常ソース領域１５４となる部分の一部にボディー領域１６４を設け、ソース領域１５４上にコンタクト１６５を設けても、第２の態様と同等の効果を奏する。

さらに、第３の態様は、図８２のように、ソース領域１５４となる領域内にボディー領域１６４を完全重複して形成できる分、第１及び第２の態様以上に集積度の向上を図ることができる。

＜＜実施の形態１３＞＞
図８３はこの発明の実施の形態１３であるＳＯＩ構造の半導体装置の断面構造を示す断面図である。同図に示すように、ｎ⁺活性領域１７１，１７２間を分離する部分分離領域を酸化膜１７３と酸化膜１７３下のウェル領域（ｐ領域１７４，１７５及びｐ^-領域１７６）とから構成している。なお、ｎ⁺活性領域１７１，１７２として例えば、トランジスタのソース，ドレイン領域が考えられ、ｐ領域１７４，１７５がｎ⁺活性領域１７１，１７２に隣接するウェル領域の周辺領域となり、ｐ^-領域１７６がウェル領域の中心領域となる。

このように、実施の形態１３は、ｎ⁺活性領域１７１、１７２と隣接するｐ領域１７４及び１７５の不純物濃度をｐ^-領域１７６より高く設定することにより、部分分離におけるパンチスルー耐性の向上を図っている。

なお、製造方法としては、酸化膜１７３下にｐ^-のウェル領域形成後、斜め回転注入でボロンやＢＦ₂をウェル領域に達すように注入すれば、図８３で示すように、ｐ領域１７４，１７５を形成することができる。

例えば、ボロン（Ｂ）を注入エネルギー２０ｋｅＶ、注入角度４５度で、ドーズ量４×１０¹³／ｃｍ²注入すれば良い。また、ＢやＢＦ₂の注入エネルギーが低い場合（例えば、ＢＦ₂の注入エネルギー２０ｋｅＶ）でも、ｎ⁺の不純物注入時に発生する格子欠陥による増速拡散によってｎ⁺活性領域１７１，１７２の周辺にｐ型の領域を形成することによりｐ領域１７４，１７５を設けることも可能である。

＜＜実施の形態１４＞＞
＜第１の態様＞
図８４はこの発明の実施の形態１４であるＳＯＩ構造の半導体装置の第１の態様の断面構造を示す断面図である。同図に示すように、シリコン基板１及び埋め込み酸化膜２上のＳＯＩ層３に形成され、ドレイン領域１８３、ソース領域１８４、ゲート酸化膜１８５、ゲート電極１８６及びチャネル形成領域１８７で構成されるＮＭＯＳトランジスタが酸化膜１８１及びウェル領域１８２よりなる部分分離領域によって部分分離される。

このとき、図８４の右側に示すように、ドレイン領域１８３及びソース領域１８４の不純物濃度プロファイルと、ウェル領域１８２の不純物濃度プロファイルとの比較した場合、ウェル領域１８２の不純物濃度ピークがドレイン領域１８３及びソース領域１８４の不純物濃度ピークよりＳＯＩ層３の表面からの深さが深くなるように設定する。

このような構成の第１の態様の半導体装置は、ドレイン領域１８３及びソース領域１８４とウェル領域１８２とのＰＮ接合部分を薄い不純物プロファイル同士で形成することができるため、ドレイン領域１８３及びソース領域１８４とウェル領域１８２とのＰＮ接合耐圧を高めることができる。

＜第２の態様＞
図８５はこの発明の実施の形態１４であるＳＯＩ構造の半導体装置の第２の態様の断面構造を示す断面図である。同図に示すように、第１の態様と同様な構造を呈している。

このとき、図８５の右側に示すように、ウェル領域１８２の不純物プロファイルとチャネル形成領域１８７の不純物プロファイルとの比較した場合、ウェル領域１８２の不純物ピークがチャネル形成領域１８７の不純物ピークよりＳＯＩ層３の表面からの深さが浅くなるように設定する。例えば、部分分離用の酸化膜１８１の上面がＳＯＩ層３の表面より上部にある状態で不純物注入することによりウェル領域１８２及びチャネル形成領域１８７を同時に形成すれば、チャネル形成領域１８７は自動的にウェル領域１８２より深い位置にピークとなる不純物プロファイルとなる。

このような構成の第２の態様の半導体装置は、チャネル形成領域１８７の表面の不純物濃度を十分に下げ、閾値電圧が所望の値より大きくならないようにすることができる。

＜＜実施の形態１５＞＞
＜第１の態様＞
図８６はこの発明の実施の形態１５であるＳＯＩ構造の半導体装置の第１の態様の構造を示す断面図である。同図に示すように、シリコン基板１及び埋め込み酸化膜２上のＳＯＩ層３にｎ⁺活性領域１９１〜１９３が選択的に形成され、ｎ⁺活性領域１９１，１９２間が完全分離領域２０９で分離され、ｎ⁺活性領域１９２，１９３間が部分分離領域２１９で分離されている。

完全分離領域２０９は酸化膜１８８と酸化膜１８８下に形成されるウェル領域（ｐ^-ウェル領域１９４，１９５及びｐウェル領域１９６，１９７）とから構成される。酸化膜１８８は中心部の完全絶縁部分２２９がＳＯＩ層３を貫通して形成されることにより、ｎ⁺活性領域１９１，１９２間を完全分離することができる。一方、部分分離領域２１９は酸化膜１８９と酸化膜１８９下のｐ^-ウェル領域１９８とにより構成される。

酸化膜１８８下のウェル領域において、完全絶縁部分２２９に隣接して形成されるｐウェル領域１９６，１９７の不純物濃度を他の領域１９４，１９５より高く設定している。

完全絶縁部分２２９の近傍領域ではＳＯＩ層３にかかるストレスにより電荷が発生したり不純物の酸化膜への偏析によりパンチスルーしやすい状態になるという不具合が生じる可能性が高い。

しかしながら、実施の形態１５の第１の態様は、完全絶縁部分２２９の近傍に比較的不純物濃度の高いｐウェル領域１９６，１９７を設けているため、上記不具合の発生の可能性を抑制することができる。

＜第２の態様＞
図８７はこの発明の実施の形態１５であるＳＯＩ構造の半導体装置の第２の態様の構成を示す平面図である。同図に示すように、ドレイン領域２０１，ソース領域２０２及びゲート電極２０３からなるＮＭＯＳトランジスタの周囲を部分分離領域２０４〜２０７で囲い、さらに部分分離領域２０４〜２０７の周囲を完全分離領域２０８で囲っている。

部分分離領域２０４〜２０７において、ゲート電極２０３の近傍領域は不純物濃度が比較的高いｐウェル領域２０６及び２０７を形成し、それ以外のドレイン領域２０１及びソース領域２０２に接した領域は不純物濃度が低いｐ^--ウェル領域２０４及び２０５を形成している。

このような構成の実施の形態１５の第２の態様は、ｐ^--ウェル領域２０４及び２０５によってＰＮ接合容量の低下を図り、ｐウェル領域２０６及び２０７によってパンチスルーを防止することができる。

＜＜実施の形態１６＞＞
＜第１の態様＞
図８８はこの発明の実施の形態１６であるＳＯＩ構造の半導体装置の第１の態様の構造を示す断面図である。同図に示すように、シリコン基板１及び埋め込み酸化膜２上のＳＯＩ層３内に部分分離領域用の酸化膜２１１を形成している。

分離形状の最適化において、分離幅の縮小とＳＯＩ層にかかるストレス緩和の両面のバランスをとる必要がある。部分分離領域用の酸化膜の形状において、分離幅の縮小のためにはできるだけ角部の曲率をきつく（曲率半径を小さく）し、また深さ方向の面を垂直に近づけるのが良い。逆にストレス緩和のためには角部の曲率を緩く（曲率半径を大きく）する方が良い。また、バーズビーク部は有効な活性領域幅を確保するためにできるだけ小さくするのが好ましい。

このような観点から、第１の態様の酸化膜２１１の断面形状は、分離幅を縮小するために、表面の角部であるバーズビーク部の形状ＦＡ（凸部分）の曲率をきつくし、ストレスを緩和するために底面の角部の形状ＦＣの曲率を緩く設定している。また、分離幅を縮小するために、深さ方向の面の形状ＦＢの少なくとも一部は垂直に近づけることが望ましい。

＜第２の態様＞
図８９はこの発明の実施の形態１６であるＳＯＩ構造の半導体装置の第２の態様の構造を示す断面図である。同図に示すように、シリコン基板１及び埋め込み酸化膜２上のＳＯＩ層３内に完全分離領域用の酸化膜２１２を形成している。

第２の態様も第１の態様と同様の観点から、酸化膜２１２の断面形状は、第１の態様と同様な形状ＦＡ，ＦＢ，ＦＣに設定し、さらに、底部の完全絶縁部分と部分分離部分との段差部の形状ＦＤの曲率を形状ＦＣよりもきつく設定して分離幅の縮小を図っている。

＜＜実施の形態１７＞＞
＜第１の態様＞
図９０はこの発明の実施の形態１７であるＳＯＩ構造の半導体装置の第１の態様の構造を示す断面図である。なお、第１の態様は図９１で示す回路を実現している。図９１に示すように、アナログ回路用トランジスタＱ２１のゲート電極とアナログ回路用トランジスタＱ２２の一方電極との間がスパイラルインダクタ１９９を介して接続される回路構成が第１の態様の回路構成である。

図９０に示すように、高抵抗シリコン基板２００上に埋め込み酸化膜２が形成され、埋め込み酸化膜２上のＳＯＩ層３にアナログ回路用トランジスタＱ２１及びＱ２２が作り込まれている。

アナログ回路用トランジスタＱ２１及びＱ２２は共にドレイン領域５、ソース領域６、チャネル形成領域７、ゲート酸化膜８及びゲート電極９から構成され、アナログ回路用トランジスタＱ２１，Ｑ２２間は比較的形成面積が大きい酸化膜２１０により完全分離され、アナログ回路用トランジスタＱ２１，２２と他の周辺部とは比較的形成面積が小さい酸化膜３３で完全分離されている。なお、酸化膜２１０及び３３の下方の一部にはウェル領域２９が形成されている。

アナログ回路用トランジスタＱ２１，Ｑ２２を含むＳＯＩ層３全面に層間絶縁膜４が形成され、層間絶縁膜４上に選択的に第１配線層２２１が形成される。第１配線層２２１の一部はコンタクトホール２４４を介してアナログ回路用トランジスタＱ２１，Ｑ２２それぞれのドレイン領域５及びソース領域６と電気的に接続される。

第１配線層２２１を含む層間絶縁膜４上の全面に層間絶縁膜２２０が形成され、層間絶縁膜２２０上に選択的に第２配線２２２が形成され、第２配線２２２の一部によってスパイラルインダクタ１９９を形成している。第２配線２２２の一部はコンタクトホール２５４を介して対応する第１配線層２２１（２２１Ａ）と電気的に接続される。なお、アナログ回路用トランジスタＱ２１のゲート電極９は図示しない領域で層間絶縁膜４に形成されるコンタクトホールを介して第１配線層２２１Ａと接続される。

このような構成の第１の態様は、スパイラルインダクタ１９９の下方に酸化膜２１０及びウェル領域２９からなる完全絶縁領域を設けることにより、スパイラルインダクタ１９９に付随する寄生容量の低減を図っている。すなわち、スパイラルインダクタ１９９下の分離領域を酸化膜とウェル領域との部分分離領域で形成した場合に、ウェル領域とスパイラルインダクタ１９９との間で寄生容量が発生し、性能指数Ｑ（エネルギーロスとストアの比）が低下しエネルギーロスが発生する等によって所望のインダクタンス性能が得られないという不具合を解消している。

また、第１の態様はＳＯＩ基板の下地基板として高抵抗シリコン基板２００を用いることにより、渦電流や容量を介した電力ロスの低減化、寄生容量の低減化を図り、性能指数Ｑの向上させることができる。

また、アナログ回路は外来ノイズを嫌うため、アナログ回路用トランジスタＱ２１，Ｑ２２の周辺を酸化膜２１０あるいは酸化膜３３によって完全分離して、外部との電気的遮断し、性能の向上を図っている。

また、図９０では図示していないが、パッド部の下方に部分分離領域を形成するとスパイラルインダクタと同様に大きな寄生容量が発生しやすく電量ロスを生じ易いため、パッド部下方にもスパイラルインダクタ１９９の下方と同様に完全分離領域を設けるのが望ましい。

＜第２の態様＞
図９２はこの発明の実施の形態１７であるＳＯＩ構造の半導体装置の第２の態様の構造を示す断面図である。なお、第２の態様は第１の態様と同様に図９１で示す回路を実現している。

図９２に示すように、アナログ回路用トランジスタＱ２１，Ｑ２２間は比較的形成面積が大きい酸化膜２１８並びにその下方の高抵抗領域２２３及びウェル領域２２４によりにより部分分離され、アナログ回路用トランジスタＱ２１，２２と他の周辺部とは比較的形成面積が小さい酸化膜３１及びその下方のウェル領域１１（１２）で部分分離されている。

酸化膜２１８下の大部分の領域は高抵抗領域２２３で形成され、周辺部の一部のみウェル領域２２４が形成されている。なお、他の構成は図９０で示した第１の態様と同様である。

第２の態様のように、部分分離を行いながら、スパイラルインダクタ１９９下の部分分離領域の大部分は酸化膜２１８と高抵抗領域２２３とにより構成することにより、スパイラルインダクタ１９９に付随する寄生容量を十分抑えることができる。

高抵抗領域２２３の形成方法としては、高抵抗領域２２３には不純物を導入しないように製造する等が考えられる。また、例えば１×１０²⁰／ｃｍ²程度の高濃度のシリコン注入を行って酸化膜の下方領域をアモルファス化し、その後、熱処理でポリシリコン化して高抵抗領域２２３を形成することもできる。

＜＜実施の形態１８＞＞
図９３はこの発明の実施の形態１８であるＳＯＩ構造の半導体装置の構成を示す平面図である。同図に示すように、ＤＴ−ＭＯＳ領域２２５，２２６間を完全分離領域２４０で完全分離している。なお、ＤＴ−ＭＯＳとは、ゲート電極とボディー領域（チャネル形成領域）とを同一電位に設定するＭＯＳトランジスタである。

ＤＴ−ＭＯＳ領域２２５，２２６はそれぞれｐ型のウェル領域２３１（部分分離領域２３０）内にｎ⁺のＮＭＯＳ活性領域２３２とｐ⁺のボディー領域２３４とを設け、ＮＭＯＳ活性領域２３２はコンタクト２３８を介して配線層２３９に接続するとともに、ＮＭＯＳ活性領域２３２の中心部に設けられるゲート電極２３３はコンタクト２３５（ゲートコンタクト）を介して配線層２３７に電気的に接続され、ボディー領域２３４はコンタクト２３６（ボディーコンタクト）を介して配線層２３７に電気的に接続される。

配線層２３７によってゲート電極２３３とボディー領域２３４とを同一電位に設定して、オン状態の閾値電圧を低下させて動作速度の向上を図っている。

このように、実施の形態１８は、ボディー領域２３４及びウェル領域２３１を介してチャネル形成領域の電位を固定することができるとともに、完全分離領域２４０によってＤＴ−ＭＯＳ領域２２５，２２６間を完全分離することができるため、性能の良いＤＴ−ＭＯＳを比較的容易に形成することができる。なお、ボディーコンタクトとゲートコンタクトはシェアードコンタクトによって同時に接続してもよい。

＜＜実施の形態１９＞＞
図９４はこの発明の実施の形態１９であるＳＯＩ構造の半導体装置の構造を示す断面図である。

同図に示すように、ゲート幅Ｗが比較的狭いトランジスタを形成するトランジスタ形成領域２２７には、ドレイン領域２４５、ソース領域２４６、チャネル形成領域２４７、ゲート酸化膜２４８及びゲート電極２４９からなるＭＯＳトランジスタを構成し、各ＭＯＳトランジスタ間を部分酸化膜３１及びウェル領域１１（１２）によって部分分離し、周囲とは完全酸化膜３２によって完全分離している。

ＭＯＳトランジスタを含むＳＯＩ層３上の全面に層間絶縁膜４が形成され、層間絶縁膜４上に選択的に配線層２４２が形成される。配線層２４２はコンタクトホール２４１を介してドレイン領域２４５及びソース領域２４６に電気的に接続される。

一方、ゲート幅Ｗが比較的広いトランジスタを形成するトランジスタ形成領域２２８には、ドレイン領域２５５、ソース領域２５６、チャネル形成領域２５７、ゲート酸化膜２５８及びゲート電極２５９からなるＭＯＳトランジスタを構成し、各ＭＯＳトランジスタ間を部分酸化膜３１及びウェル領域１１（１２）によって部分分離し、周囲とは完全酸化膜３２によって完全分離している。

ＭＯＳトランジスタを含むＳＯＩ層３上の全面に層間絶縁膜４が形成され、層間絶縁膜４上に選択的に配線層２５２が形成される。配線層２５２はコンタクトホール２５１を介してドレイン領域２５５及びソース領域２５６に電気的に接続される。

ゲート幅Ｗが狭いトランジスタ形成領域２２７に形成されるドレイン領域２４５及びソース領域２４６の形成深さを、ビルドイン状態時にドレイン／ソースからの空乏層２４３の少なくとも一部が埋め込み酸化膜２に到達する深さに設定して、接合容量の低減化を図っている。なお、ドレイン領域２４５及びソース領域２４６の形成深さを埋め込み酸化膜２に到達する深さに設定しても良い。

一方、ゲート幅Ｗが広いトランジスタ形成領域２２８に形成されるドレイン領域２５５及びソース領域２５６の形成深さを、ビルドイン状態時のドレイン／ソースからの空乏層２５３が埋め込み酸化膜２に到達しないように設定して、確実にチャネル形成領域２５７の電位固定が行えるようにしている。

なお、トランジスタ形成領域２２７及び２２８に形成される２種類のドレイン／ソース領域は、ソース／ドレイン形成時の不純物の注入エネルギーを変化させたり、ＮＵＤＣ（Ｎon Ｕniformly Ｄoped Ｃhannel）の注入量を変化させることで実現できる。

また、ビルドイン状態時に空乏層が埋め込み酸化膜２に到達しない程度の深さのソース／ドレイン領域を仮に形成した後、トランジスタ形成領域２２７側のソース／ドレイン領域に対してのみ形成深さが深くなるように、再度不純物の追加注入を行うことによっても実現できる。

＜＜実施の形態２０＞＞
＜第１の態様＞
図９５はこの発明の実施の形態２０であるＳＯＩ構造の半導体装置の第１の態様の構造を示す断面図である。同図に示すように、シリコン基板１及び埋め込み酸化膜２上のＳＯＩ層３にｎ⁺領域２６１，２６２を選択的に設け、ｎ⁺領域２６１，２６２間にｐ^-領域２６３及び酸化膜２６４からなる部分分離領域を設けている。そして、ｎ⁺領域２６１，２６２、ｐ^-領域２６３及び酸化膜２６４からなるフィールドトランジスタを構成している。なお、フィールドトランジスタは、ＭＯＳトランジスタのゲート部（ゲート酸化膜、ゲート電極）に置き換えて酸化膜を設けた構造を呈している。

このように第１の態様は、ｐ^-領域２６３及び酸化膜２６４からなる部分分離領域構造を用いてフィールドトランジスタを構成している。フィールドトランジスタは保護回路用素子等に応用できる。

実施の形態２０のフィールドトランジスタのゲート部の構成は部分分離領域と基本的に同じ構成であるため、部分分離領域と同時にゲート部を構成することにより、比較的容易にフィールドトランジスタを形成することができる。

図９６は回路の入力部におけるフィールドトランジスタ利用例を示す回路図である。同図に示すように、フィールドトランジスタＱ３１の一方電極が外部入力端子Ｐ１に接続され他方電極が接地される。また、電源，接地間にフィールドトランジスタＱ３３を設けている。なお、他の構成は図６６で示し回路構成と同様であるため、説明は省略する。

このように、フィールドトランジスタＱ３１によって外部入力端子Ｐ１，接地レベル間に保護回路を設け、フィールドトランジスタＱ３３によって電源，接地レベル間の寄生ダイオードパスを設けている。

図９７は回路の出力部におけるフィールドトランジスタ利用例を示す回路図である。同図に示すように、フィールドトランジスタＱ３２の一方電極が外部出力端子Ｐ４に接続され他方電極が接地される。また、電源，接地間にフィールドトランジスタＱ３４を設けている。なお、他の構成は図６７で示し回路構成と同様であるため、説明は省略する。

このように、フィールドトランジスタＱ３２によって外部出力端子Ｐ４，接地レベル間の保護，フィールドトランジスタＱ３４によって電源，接地レベル間の寄生ダイオードパスを設けている。

なお、フィールドトランジスタは図９５に示すようにＮＭＯＳ類似構造が放電能力が高いため望ましいが、ＰＭＯＳ類似構造を用いても良い。この場合、フィールドトランジスタＱ３１，Ｑ３２の代わりに、電源と外部入力端子Ｐ１との間にフィールドトランジスタを設ける必要がある。

＜第２の態様＞
図９８はこの発明の実施の形態２０であるＳＯＩ構造の半導体装置の第２の態様の構造を示す断面図である。同図に示すように、ｎ⁺領域２６１，２６２の周囲を完全酸化膜２６５によって完全分離している。他の構成は図９５で示した第１の態様と同様であるため、説明を省略する。

第２の態様は、フィールドトランジスタ全体を完全酸化膜２６５で囲っているため、雑音遮断などにおいて大きな効果が期待できる。また、フィールドトランジスタを保護回路として用いる際、他の構成素子への電流の寄生パスを確実に防ぐことができる。

＜第３の態様＞
図９９はこの発明の実施の形態２０であるＳＯＩ構造の半導体装置の第３の態様の構成を示す平面図である。複数のｎ⁺領域２６１，２６２を交互に配置し、各ｎ⁺領域２６１，２６２間を酸化膜２６４及びｐ^-領域２６３によって部分分離し、周囲全体を完全酸化膜２６５によって完全分離している。

複数のｎ⁺領域２６１は共通に接続端子Ｐ１１に接続され、複数のｎ⁺領域２６２は共通に接続端子Ｐ１２に接続される。このように、櫛形構造で配置された複数のｎ⁺領域２６１及び２６２を電気的に並列に接続することにより、放電能力を高めることができる。

＜その他＞
なお、フィールドトランジスタのソース／ドレイン領域（ｎ⁺領域２６１，２６２）を埋め込み酸化膜２に到達させることなく、空乏層が埋め込み酸化膜２に到達するレベルの深さに形成しても良い。

＜＜補足＞＞
ソース／ドレイン領域を埋め込み酸化膜に到達させるために、通常の手法として不純物の注入深さを十分深くしてソース／ドレイン領域を形成したり、不純物ピークが浅い不純物注入の後に不純物ピークが深い不純物注入を行うようにしても良い。

しかしながら、上記した方法では、図８５に示す実施の形態１４の第１の態様のようにソース／ドレイン領域の浅い部分に不純物濃度のピークをもたせ、かつＳＯＩ層３を貫通する深さで不純物分布をもたせることができない。

そこで、注入角度を０度近傍に注入エネルギーを十分小さくして不純物のイオン注入を行う等の方法を適用することにより、不純物ピークは図１００のＬ１で示すようにＳＯＩ層３の比較的浅い位置に設定するとともに、チャネリング現象によるテールプロファイルによって、図１００のＬ２で示す不純物分布のように、不純物がＳＯＩ層３を貫通して埋め込み酸化膜２に到達するように分布させることができる。

この発明の実施の形態１であるＳＯＩ構造の半導体装置の第１の態様を示す断面図である。実施の形態１の第１の態様を示す断面図である。実施の形態１の第１の態様の平面図である。実施の形態１の第２の態様の構造を示す断面図である。実施の形態２の第１の態様を示す断面図である。実施の形態２の第２の態様を示す断面図である。実施の形態２の第３の態様を示す断面図である。実施の形態２における素子分離工程（その１）を示す断面図である。実施の形態２における素子分離工程（その１）を示す断面図である。実施の形態２における素子分離工程（その１）を示す断面図である。実施の形態２における素子分離工程（その１）を示す断面図である。高濃度ウェル領域形成工程を示す断面図である。高濃度ウェル領域形成工程を示す断面図である。実施の形態２における素子分離工程（その２）を示す断面図である。実施の形態２における素子分離工程（その２）を示す断面図である。実施の形態２における素子分離工程（その２）を示す断面図である。実施の形態２における素子分離工程（その２）を示す断面図である。実施の形態２における素子分離工程（その２）を示す断面図である。実施の形態２における素子分離工程（その３）を示す断面図である。実施の形態２における素子分離工程（その３）を示す断面図である。実施の形態２における素子分離工程（その３）を示す断面図である。実施の形態２における素子分離工程（その３）を示す断面図である。実施の形態２における素子分離工程（その４）を示す断面図である。実施の形態２における素子分離工程（その４）を示す断面図である。実施の形態２における素子分離工程（その４）を示す断面図である。実施の形態２における素子分離工程（その４）を示す断面図である。実施の形態２における素子分離工程（その４）を示す断面図である。実施の形態３の第１の態様を示す断面図である。実施の形態３の第２の態様を示す断面図である。実施の形態４のＳＯＩ構造を示す断面図である。実施の形態４のＳＯＩ構造を示す断面図である。実施の形態４の他のＳＯＩ構造を示す断面図である。実施の形態４における素子分離工程を示す断面図である。実施の形態４における素子分離工程を示す断面図である。実施の形態４における素子分離工程を示す断面図である。実施の形態４における素子分離工程を示す断面図である。実施の形態４における素子分離工程を示す断面図である。実施の形態５の第１の態様を示す断面図である。実施の形態５の第２の態様を示す断面図である。実施の形態５の第３の態様を示す断面図である。実施の形態６の第１の態様を示す断面図である。実施の形態６の第２の態様を示す断面図である。実施の形態６における接続領域形成工程（その１）を示す断面図である。実施の形態６における接続領域形成工程（その１）を示す断面図である。実施の形態６における接続領域形成工程（その１）を示す断面図である。実施の形態６における接続領域形成工程（その２）を示す断面図である。実施の形態６における接続領域形成工程（その２）を示す断面図である。実施の形態６における接続領域形成工程（その２）を示す断面図である。実施の形態６における接続領域形成工程（その３）を示す断面図である。実施の形態６における接続領域形成工程（その３）を示す断面図である。実施の形態６における接続領域形成工程（その３）を示す断面図である。実施の形態６の第３の態様を示す断面図である。実施の形態６の第４の態様を示す断面図である。実施の形態６の第５の態様を示す断面図である。実施の形態２の第４の態様を示す断面図である。実施の形態２の第５の態様を示す断面図である。実施の形態２の第６の態様を示す断面図である。実施の形態２における素子分離工程（その５）を示す断面図である。実施の形態２における素子分離工程（その５）を示す断面図である。実施の形態２における素子分離工程（その５）を示す断面図である。実施の形態２における素子分離工程（その５）を示す断面図である。実施の形態２における素子分離工程（その５）を示す断面図である。実施の形態７による完全分離領域の設定方法を示す説明図である。ラッチアップ現象説明用の説明図である。実施の形態８の第１の態様を示す断面図である。入力回路の一例を示す回路図である。出力回路の一例を示す回路図である。実施の形態８の第２の態様を示す断面図である。実施の形態８の第３の態様を示す平面図である。実施の形態９の第１の態様を示す平面図である。図７０のＡ−Ａ断面を示す断面図である。実施の形態９の第２の態様を示す平面図である。図７２のＢ−Ｂ断面を示す断面図である。実施の形態１０の第１の態様を示す平面図である。実施の形態１０の第２の態様を示す平面図である。実施の形態１１の第１の態様を示す平面図である。実施の形態１１の第２の態様を示す平面図である。実施の形態１２の第１の態様を示す平面図である。図７８のＣ−Ｃ断面を示す断面図である。実施の形態１２の第２の態様を示す平面図である。図８０のＤ−Ｄ断面を示す断面図である。実施の形態１２の第３の態様を示す平面図である。実施の形態１３を示す断面図である。実施の形態１４の第１の態様の特徴を示す説明図である。実施の形態１４の第２の態様の特徴を示す説明図である。実施の形態１５の第１の態様を示す断面図である。実施の形態１５の第２の態様を示す平面図である。実施の形態１６の第１の態様を示す断面図である。実施の形態１６の第２の態様を示す断面図である。実施の形態１７の第１の態様を示す断面図である。実施の形態１７の回路構成を示す回路図である。実施の形態１７の第２の態様を示す断面図である。実施の形態１８のＤＴ−ＭＯＳを示す平面図である。実施の形態１９を示す断面図である。実施の形態２０の第１の態様を示す断面図である。実施の形態２０のフィールドトランジスタの入力回路への利用例を示す回路図である。実施の形態２０のフィールドトランジスタの出力回路への利用例を示す回路図である。実施の形態２０の第２の態様を示す断面図である。実施の形態２０の第３の態様を示す平面図である。ドレイン／ソース領域の不純物分布を示す説明図である。図７４のＥ−Ｅ断面を示す断面図である。従来のＳＯＩ構造の半導体装置を示す断面図である。

符号の説明

１シリコン基板、２埋め込み酸化膜、３ＳＯＩ層、３Ａ，３Ｂ部分ＳＯＩ層、４層間絶縁膜、５，５ｓ，５ｔ，２４５，２５５ドレイン領域、６，６ｓ，６ｔ，２４６，２５６ソース領域、７チャネル形成領域、８ゲート酸化膜、９ゲート電極、１０，２０，１４６，１４７，１５６，１６４ボディー領域、１１ウェル領域（ｐ型）、１２，２８ウェル領域（ｎ型）、３１部分酸化膜、３２完全酸化膜、３３，２１０〜２１２，２１８酸化膜、４４，４４Ａ，４４Ｂ部分トレンチ、４８完全トレンチ、６１，６２ポリシリコン領域、７５〜７７低誘電率膜、７８，７９シリコン酸化膜、８０，８６〜８９接続領域１０４ｎウェル領域、１０５，１１０，１１４，１１５，１２０完全分離領域、１０７，１１７，１２７，１３７，１４８部分分離領域、１４９フローティング部分分離領域、１５０フローティングｐ⁺ボディー領域、１８２，２２４ウェル領域、１９９スパイラルインダクタ、２００高抵抗シリコン基板、２２３高抵抗領域、Ｑ２１，Ｑ２２アナログ回路用トランジスタ。

Claims

半導体基板、埋め込み絶縁層及びＳＯＩ層からなるＳＯＩ構造の半導体装置であって、
前記ＳＯＩ層に設けられ、各々に所定の素子が形成される複数の素子形成領域と、
前記ＳＯＩ層に設けられ、前記複数の素子形成領域間を絶縁素子分離する素子分離領域と、
前記素子形成領域の前記ＳＯＩ層の表面上のゲート電極、前記ＳＯＩ層内において前記ゲート電極両側に形成されるソース領域及びドレイン領域、並びに前記ソース領域及びドレイン領域間の領域に形成されるチャネル形成領域を有するＭＯＳトランジスタと、
前記ＳＯＩ層内に形成されるボディー領域と、
前記素子分離領域のうち少なくとも一部の領域は、上層部に設けられた部分絶縁領域と下層部に存在する前記ＳＯＩ層の一部である半導体領域とから構成される部分分離領域を含み、前記半導体領域は、前記複数の前記素子形成領域のうちの少なくとも１つの前記ＭＯＳトランジスタの前記チャネル形成領域及び前記ボディー領域と接して形成され、
前記素子分離領域のうち少なくとも一部の領域は、前記ＳＯＩ層を貫通した完全絶縁領域と前記部分分離領域とが連続して形成される複合分離領域を含む、
半導体装置。
前記部分分離領域と前記複合分離領域の上面は凹凸なく均一に形成される、請求項１記載の半導体装置。
前記複合分離領域の前記半導体領域の膜厚は、前記ＳＯＩ層の膜厚の１／２以下に設定される、
請求項１記載の半導体装置。
前記複合分離領域において前記完全絶縁領域の形成幅は前記複合分離領域全体の形成幅の１／２以下に設定される、
請求項１記載の半導体装置。
前記複合分離領域における半導体領域は、前記完全絶縁領域に隣接して形成される第１の部分半導体領域とそれ以外の前記半導体領域である第２の部分半導体領域とを含み、
前記第１の部分半導体領域の不純物濃度を前記第２の部分半導体領域の不純物濃度よりも高く設定したことを特徴とする、
請求項１記載の半導体装置。