JPH11260910A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ＣＭＯＳ構造において、集積度の高い素子分
離法を提供する。 【解決手段】 Ｐ領域１０１及びＮ領域１０２に形成さ
れた複数のＭＯＳトランジスタ１０３、１０４をトレン
チ型素子分離構造１０５，１０６により電気的に分離す
るとともに、Ｐ領域１０１とＮ領域１０２との間をフィ
ールド酸化膜１１４で電気的に分離し、ゲート電極１１
０、１１１を直接接続する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特にＤＲＡＭやＥＥＰＲＯＭ等の半
導体装置の素子分離を行うために用いて好適である。

【０００２】

【従来の技術】半導体装置においては、素子の微細化に
伴って、素子分離方法が製造技術上の重要課題の一つに
なっている。従来の素子分離法としては、一般に選択酸
化法（ＬＯＣＯＳ法）として知られている方法が広く用
いられてきた。しかし、ＬＯＣＯＳ法により素子分離を
行うとバーズビークが発生してトランジスタ等の素子を
形成するための面積が制限されるため、近年の半導体装
置の高集積化の要求に対応することが困難である。

【０００３】そこで、バーズビークが発生しない素子分
離方法として、半導体基板の素子分離領域に所定深さの
溝を形成し、この溝内に絶縁物を埋め込むことで素子分
離構造を形成する、所謂トレンチ素子分離法が提案され
ている。この手法によれば、素子分離領域の溝をドライ
エッチングにより形成するため、バーズビークの発生す
る余地はなく、微細且つ複雑な形状の素子分離構造を形
成することが可能となる。

【０００４】

【発明が解決しようとする課題】上述のＬＯＣＯＳ法と
トレンチ素子分離法とを同一の半導体基板上の素子分離
を行う際に併用した具体例が、特開平７−１１１２８８
号公報や特開平９−１７２００７号公報に開示されてい
る。これらの技術によれば、ＬＯＣＯＳ法とトレンチ素
子分離法とを、形成する半導体素子に応じて適宜適用し
て、製造工程の削減や素子分離特性の向上を図ることが
できる。

【０００５】しかしながらこの場合、ＬＯＣＯＳ法とト
レンチ素子分離法の利点を適所に適用させることはでき
るものの、例えば１Ｇビット以降の高集積ＤＲＡＭ実現
のためのような近時の要請である半導体素子の更なる微
細化や半導体素子の重要な特性である動作速度の更なる
向上を十分に達成できるとは言い難い。

【０００６】そこで、本発明の目的は、ＬＯＣＯＳ法に
よるフィールド酸化膜とトレンチ素子分離法によるトレ
ンチ型素子分離構造を半導体素子の素子分離に併用する
とともに、半導体素子或いは回路素子の高集積化や動作
速度の十分な向上を図り、更なる信頼性の向上を実現す
る半導体装置及びその製造方法を提供することである。

【０００７】

【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置は、半導体基体上に絶縁層を介
して半導体層が設けられてなるＳＯＩ構造半導体基板に
構成され、互いに異なる電位に固定された第１導電型の
第１の素子領域と第２導電型の第２の素子領域とが前記
半導体層の表面部に隣接して形成され、前記第１の素子
領域及び前記第２の素子領域の少なくともいずれか一方
に前記第１及び第２の素子領域とは逆導電型のソース／
ドレインを有する複数のトランジスタが形成された半導
体装置であって、前記複数のトランジスタが第１の素子
分離構造により互いに電気的に分離されているととも
に、前記第１の素子領域と前記第２の素子領域とが第２
の素子分離構造により電気的に分離されており、少なく
とも前記第１の素子分離構造が前記絶縁層に達する素子
分離用絶縁膜を有して構成されている。

【０００８】本発明の半導体装置の一態様においては、
前記第１の素子領域に形成されたトランジスタのゲート
電極と前記第２の素子領域に形成されたトランジスタの
ゲート電極とが、前記第２の素子分離構造上において直
接接続されている。

【０００９】本発明の半導体装置の一態様においては、
第１導電型の第３の素子領域と、この第３の素子領域に
包含され且つ電源電位とは逆電位に固定された第２導電
型の第４の素子領域とが前記半導体層の表面部に更に形
成されており、前記第３の素子領域と前記第４の素子領
域とが第３の素子分離構造により電気的に分離されてい
る。

【００１０】本発明の半導体装置の一態様においては、
前記第３の素子領域に形成されたトランジスタのゲート
電極と前記第４の素子領域に形成されたトランジスタの
ゲート電極とが、前記第３の素子分離構造上において直
接接続されている。

【００１１】本発明の半導体装置の一態様においては、
前記第１及び第２の素子分離構造がそれぞれ前記半導体
層の素子分離領域に形成された溝内に素子分離用絶縁膜
が充填されてなるトレンチ型素子分離構造或いは前記半
導体層の素子分離領域にＬＯＣＯＳ法により素子分離用
絶縁膜が形成されてなるフィールド酸化膜である。

【００１２】本発明の半導体装置は、半導体基体上に絶
縁層を介して半導体層が設けられ、当該半導体層の表面
に複数の素子領域が形成されてなる半導体装置であっ
て、前記素子領域同士及び前記素子領域と前記半導体基
板との境界部分のみがそれぞれ前記絶縁層に達する素子
分離用絶縁膜を有する第１の素子分離構造により電気的
に分離されており、それ以外の素子分離が第２の素子分
離構造によりなされており、前記第１及び第２の素子分
離構造がそれぞれ前記半導体層の素子分離領域に形成さ
れた溝内に素子分離用絶縁膜が充填されてなるトレンチ
型素子分離構造或いは前記半導体層の素子分離領域にＬ
ＯＣＯＳ法により素子分離用絶縁膜が形成されてなるフ
ィールド酸化膜である。

【００１３】本発明の半導体装置は、半導体基体上に絶
縁層を介して半導体層が設けられ、第１導電型チャネル
のトランジスタが形成された第１の領域と、第１及び第
２導電型チャネルのトランジスタが共に形成された第２
の領域とを有する半導体装置であって、前記第１の領域
が前記絶縁層に達する素子分離用絶縁膜を有する第１の
素子分離構造で、前記第２の領域が第２の素子分離構造
でそれぞれ素子分離されており、前記第１及び第２の素
子分離構造がそれぞれ前記半導体層の素子分離領域に形
成された溝内に素子分離用絶縁膜が充填されてなるトレ
ンチ型素子分離構造或いは前記半導体層の素子分離領域
にＬＯＣＯＳ法により素子分離用絶縁膜が形成されてな
るフィールド酸化膜である。

【００１４】本発明の半導体装置の一態様においては、
前記第１の領域がメモリセル領域であり、前記第２の領
域が周辺回路領域である。

【００１５】本発明の半導体装置は、半導体基体上に絶
縁層を介して半導体層が設けられてなるＳＯＩ構造半導
体基板と、前記半導体層の主表面内で前記絶縁層に達す
る素子分離用絶縁膜を有する第１の素子分離構造と、前
記半導体層に画定された第１の導電型の第１の半導体領
域と、前記半導体層に画定された第２の導電型の第２の
半導体領域とを備え、前記第１及び第２の半導体領域の
間に、前記半導体層の素子分離領域に形成された溝内に
素子分離用絶縁膜が充填されてなるトレンチ型素子分離
構造或いは前記半導体層の素子分離領域にＬＯＣＯＳ法
により素子分離用絶縁膜が形成されてなるフィールド酸
化膜である前記第１の素子分離構造が形成され、それに
より前記第１及び第２の半導体領域が相互に分離されて
いる。

【００１６】本発明の半導体装置の一態様においては、
前記第１の半導体領域内の第１の回路素子と前記第２の
半導体領域内の第２の回路素子とを電気的に接続するた
め前記半導体層の主表面の上方に形成された接続導体を
有し、この接続導体が前記第１及び第２の半導体領域間
を横断するようにして前記第１の素子分離構造上を延び
て存在している。

【００１７】本発明の半導体装置の一態様においては、
前記第１の半導体領域内には複数個の第１の回路素子が
形成され、これら複数個の第１の回路素子を相互に分離
するため前記第１の半導体領域内の前記半導体層の主表
面に第２の素子分離構造が形成されるとともに、前記第
２の半導体領域内には複数個の第２の回路素子が形成さ
れ、これら複数個の第２の回路素子を相互に分離するた
め前記第２の半導体領域内の前記半導体層の主表面に第
３の素子分離構造が形成されており、前記第２及び第３
の素子分離構造がそれぞれ前記半導体層の素子分離領域
に形成された溝内に素子分離用絶縁膜が充填されてなる
トレンチ型素子分離構造或いは前記半導体層の素子分離
領域にＬＯＣＯＳ法により素子分離用絶縁膜が形成され
てなるフィールド酸化膜である。

【００１８】本発明の半導体装置の一態様においては、
前記第１及び第２の半導体領域が前記半導体層の異なる
部分に形成されたＰ導電型領域及びＮ導電型領域であ
り、前記第１の回路素子がＮＭＯＳトランジスタを含
み、前記第２の回路素子がＰＭＯＳトランジスタを含
み、前記ＮＭＯＳトランジスタ及びＰＭＯＳトランジス
タのゲートが、前記Ｐ導電型領域及びＮ導電型領域間を
横断するようにして前記第１の素子分離構造上を延びて
存在し、接続導体により相互に電気的に接続されてい
る。

【００１９】本発明の半導体装置の一態様においては、
前記第１及び第２の半導体領域が前記半導体層の異なる
部分に形成されたＰ導電型領域及びＮ導電型領域であ
り、前記第１の回路素子がメモリセルのアレイ及びＮＭ
ＯＳトランジスタを含み、前記第２の回路素子がＰＭＯ
Ｓトランジスタを含み、前記ＮＭＯＳトランジスタ及び
ＰＭＯＳトランジスタのゲートが、前記Ｐ導電型領域及
びＮ導電型領域間を横断するようにして前記第１の素子
分離構造上を延びて存在し、接続導体により相互に電気
的に接続されてメモリセルアレイのための周辺回路を構
成している。

【００２０】本発明の半導体装置は、半導体基体上に絶
縁層を介して半導体層が設けられてなるＳＯＩ構造半導
体基板と、前記半導体層の主表面内で前記絶縁層に達す
る素子分離用絶縁膜を有する第１、第２及び第３の素子
分離構造と、前記半導体層に画定された第１の導電型の
第１の半導体領域と、前記半導体層に画定された第２の
導電型の第２の半導体領域と、前記半導体層に画定され
た第２の導電型の第３の半導体領域と、前記半導体層に
画定された第１の導電型の第４の半導体領域とを備え、
前記第１及び第２の半導体領域の間、前記第２及び第３
の半導体領域の間及び前記第３及び第４の半導体領域の
間に、前記半導体層の素子分離領域に形成された溝内に
素子分離用絶縁膜が充填されてなるトレンチ型素子分離
構造或いは前記半導体層の素子分離領域にＬＯＣＯＳ法
により素子分離用絶縁膜が形成されてなるフィールド酸
化膜である前記第１の素子分離構造、前記第２の素子分
離構造及び前記第３の素子分離構造がそれぞれ形成さ
れ、それにより前記第１及び第２の半導体領域、前記第
２及び第３の半導体領域及び前記第３及び第４の半導体
領域がそれぞれ相互に分離されている。

【００２１】本発明の半導体装置の一態様においては、
前記第１の半導体領域内には複数個の第１の回路素子が
形成され、これら複数個の第１の回路素子を相互に分離
するため前記第１の半導体領域内の前記半導体層の主表
面に第４の素子分離構造が形成されており、前記第２の
半導体領域内には複数個の第２の回路素子が形成され、
これら複数個の第２の回路素子を相互に分離するため前
記第２の半導体領域内の前記半導体層の主表面に第５の
素子分離構造が形成されており、前記第３の半導体領域
内には複数個の第３の回路素子が形成され、これら複数
個の第３の回路素子を相互に分離するため前記第３の半
導体領域内の前記半導体層の主表面に第６の素子分離構
造が形成されており、前記第４、第５及び第６の素子分
離構造がそれぞれ前記半導体層の素子分離領域に形成さ
れた溝内に素子分離用絶縁膜が充填されてなるトレンチ
型素子分離構造或いは前記半導体層の素子分離領域にＬ
ＯＣＯＳ法により素子分離用絶縁膜が形成されてなるフ
ィールド酸化膜である。

【００２２】本発明の半導体装置の一態様においては、
前記第１の半導体領域内の前記第１の回路素子と前記第
２の半導体領域内の前記第２の回路素子とを電気的に接
続するため前記半導体層の主表面の上方に形成された第
１の接続導体と、前記第３の半導体領域内の前記第３の
回路素子と前記第４の半導体領域内の前記第４の回路素
子とを電気的に接続するため前記半導体層の主表面の上
方に形成された第２の接続導体とを有し、前記第１の接
続導体は、前記第１及び第２の半導体領域間の接合を横
断するようにして前記第１の素子分離構造の上を延びて
存在し、前記第２の接続導体は、前記第３及び第４の半
導体領域間の接合を横断するようにして前記第３の素子
分離構造膜の上を延びて存在している。

【００２３】本発明の半導体装置の一態様においては、
前記第１の半導体領域内には不揮発性メモリセルのアレ
イ及び第１のＮＭＯＳトランジスタが形成され、前記第
２の半導体領域内には第１のＰＭＯＳトランジスタが形
成され、前記第３の半導体領域内には第２のＰＭＯＳト
ランジスタが形成され、前記第４の半導体領域内には第
２のＮＭＯＳトランジスタが形成され、前記第１のＮＭ
ＯＳトランジスタ及び前記第１のＰＭＯＳトランジスタ
のゲートは、前記第１及び第２の半導体領域間の接合を
横断するようにして前記第１のフィールド酸化膜の上を
延びて存在している第１の接続導体により相互に電気的
に分離され、前記第２のＮＭＯＳトランジスタ及び前記
第２のＰＭＯＳトランジスタのゲートは、前記第３及び
第４の半導体領域間の接合を横断するようにして前記第
３のフィールド酸化膜の上を延びて存在している第２の
接続導体により相互に電気的に分離されている。

【００２４】本発明の半導体装置は、半導体基体上に絶
縁層を介して半導体層が設けられてなるＳＯＩ構造半導
体基板と、それぞれ前記半導体層の主表面内で前記絶縁
層に達する素子分離用絶縁膜を有する第１の素子分離構
造及び複数個の第２の素子分離構造と、前記半導体層に
画定されメモリセルアレイ部を形成し第１の導電型をも
つ第１の半導体領域と、前記半導体層に画定され周辺回
路部を形成する複数個の第２の半導体領域とを有し、前
記第１の半導体領域上において相互間に設けられた第３
の素子分離構造により相互に分離されてメモリセルアレ
イ部内にメモリセルが形成され、前記複数個の第２の半
導体領域のうちの１つは、第２の導電型をもち前記第１
の半導体領域に前記第１の素子分離構造を介して隣接す
るように配置されて、それにより前記第１の半導体領域
及び前記１つの第２の半導体領域が相互に分離され、前
記複数個の第２の半導体領域は、前記第１及び第２の導
電型の１つをもち、隣接する前記第２の半導体領域に前
記第２の素子分離構造を介して隣接するように配置され
て、それにより前記第２の半導体領域が相互に分離され
ており、前記第１及び第２の素子分離構造が、それぞれ
前記半導体層の素子分離領域に形成された溝内に素子分
離用絶縁膜が充填されてなるトレンチ型素子分離構造或
いは前記半導体層の素子分離領域にＬＯＣＯＳ法により
素子分離用絶縁膜が形成されてなるフィールド酸化膜で
ある。

【００２５】本発明の半導体装置の一態様においては、
前記第１の半導体領域内の前記メモリセルアレイ部がＤ
ＲＡＭのメモリセルを含む。

【００２６】本発明の半導体装置の一態様においては、
前記第１の半導体領域内の前記メモリセルアレイ部が不
揮発性メモリのメモリセルを含む。

【００２７】本発明の半導体装置は、半導体基体上に絶
縁層を介して半導体層が設けられてなるＳＯＩ構造半導
体基板と、前記半導体層の主表面内で前記絶縁層に達す
る素子分離用絶縁膜を有する第１の素子分離構造と、前
記半導体層に画定されメモリセルアレイ部を形成し第１
の導電型をもつ第１の半導体領域と、前記半導体層に画
定され周辺回路部を形成する第２の半導体領域と、前記
半導体基板の前記第２の半導体領域内に形成された複数
個の第２の素子分離構造とを有し、前記第１の半導体領
域上において相互間に設けられた第３の素子分離構造に
より相互に分離されてメモリセルアレイ部にメモリセル
が形成され、前記第２の半導体領域は、前記第１の半導
体領域に前記第１の素子分離構造を介して隣接するよう
に配置されて、それにより前記第１の半導体領域及び前
記第２の半導体領域が相互に分離されており、前記第
１、第２及び第３の素子分離構造が、それぞれ前記半導
体層の素子分離領域に形成された溝内に素子分離用絶縁
膜が充填されてなるトレンチ型素子分離構造或いは前記
半導体層の素子分離領域にＬＯＣＯＳ法により素子分離
用絶縁膜が形成されてなるフィールド酸化膜である。

【００２８】本発明の半導体装置の一態様においては、
前記第１の半導体領域内の前記メモリセルアレイ部がＤ
ＲＡＭのメモリセルを含む。

【００２９】本発明の半導体装置の製造方法は、半導体
基体上に絶縁層を介して半導体層が設けられてなるＳＯ
Ｉ構造半導体基板を用いた半導体装置の製造方法であっ
て、第１の導電型の第１の半導体領域と複数個の第２の
半導体領域とを前記半導体層に画定し、前記第２の半導
体領域の１つを第２の導電型とするとともに前記第１の
半導体領域に対して前記半導体層の主表面に終端する第
１の接合を形成するように配置し、前記第２の半導体領
域を前記第１及び第２の導電型のうちの１つとするとと
もに隣接する前記第２の半導体領域に対して前記半導体
層の主表面に終端する第２の接合を形成するように配置
する工程と、前記半導体層の上にマスクパターンを形成
し、このマスクパターンを用いて前記半導体層の前記第
１の半導体領域の少なくとも１つの素子分離領域に溝を
形成した後、前記溝内に素子分離用絶縁膜を充填してト
レンチ型素子分離構造を形成する工程と、前記マスクパ
ターンを今度は酸化防止膜として再び用い、前記半導体
層の主表面において前記第１の接合を分断するように第
１のフィールド酸化膜を、また前記半導体層の主表面に
おいて前記第２の接合を分断するように複数個の第２の
フィールド酸化膜を形成する工程と、前記第１の半導体
領域に第１の回路素子を、また前記第２の半導体領域に
第２の回路素子を形成する工程とを有する。

【００３０】本発明の半導体装置の製造方法は、半導体
基体上に絶縁層を介して半導体層が設けられてなるＳＯ
Ｉ構造半導体基板を用いた半導体装置の製造方法であっ
て、第１の導電型の第１の半導体領域と第２の導電型の
第２の半導体領域とをこれら第１及び第２の半導体領域
の間に前記半導体層の主表面に終端する接合を形成する
ように前記半導体層内に画定する工程と、前記半導体層
の主表面において前記接合を分断するように第１の素子
分離構造を、続いて前記半導体層の前記第２の半導体領
域内に複数個の第２の素子分離構造を形成する工程と、
前記半導体層の前記第１の半導体領域に第１の回路素子
を、また前記第２の半導体領域に第２の回路素子を形成
する工程とを有し、前記第１及び第２の素子分離構造
を、それぞれ前記半導体層の素子分離領域に形成された
溝内に素子分離用絶縁膜が充填されてなるトレンチ型素
子分離構造或いは前記半導体層の素子分離領域にＬＯＣ
ＯＳ法により素子分離用絶縁膜が形成されてなるフィー
ルド酸化膜として形成する。

【００３１】

【作用】本発明においては、半導体基板としてＳＯＩ構
造半導体基板を用い、異なる導電領域同士をフィールド
酸化膜で素子分離し、他の領域をトレンチ型素子分離構
造で素子分離したので、素子分離をそれぞれの領域に適
した短い幅で行うことができ、半導体装置をより高集積
化且つ高速動作化することができる。

【００３２】また、本発明においては、異なる導電領域
同士を素子分離するフィールド酸化膜上において例えば
ＣＭＯＳ回路を構成するゲート電極同士を直接接続した
ので、製造工程数が減少するとともに配線接続の信頼性
が向上する。

【００３３】本発明においては、例えばＤＲＡＭメモリ
セル領域のように比較的広い領域に同一導電型のＭＯＳ
トランジスタだけが存在する領域をトレンチ型素子分離
構造で素子分離し、ＤＲＡＭの周辺回路領域のようにＣ
ＭＯＳ回路が形成された領域をフィールド絶縁膜で素子
分離するのが効果的である。

【００３４】本発明においては、選択酸化によるフィー
ルド酸化膜を用いた素子分離構造を有する領域と、素子
分離用溝を用いた素子分離構造を有する領域とを形成し
ているので、夫々の素子分離構造が適している領域にこ
れらの素子分離構造を適用することができる。

【００３５】

【発明の実施の形態】以下、本発明をいくつかの好まし
い実施形態につき図面を参照して詳細に説明する。

【００３６】最初に、本発明の第１の実施形態による、
ＣＭＯＳ回路を含む半導体装置を、その模式的な平面図
である図１及び当該図１中の破線Ａ−Ａ’に沿った断面
図である図２に基づいて説明する。第１の実施形態の半
導体装置は、単結晶シリコン半導体基板部２１の上に埋
め込み酸化膜２２を介して単結晶シリコン半導体層２３
が設けられたＳＯＩ構造基板１００上に形成されてい
る。このＳＯＩ構造基板１００は、いわゆる貼り合わせ
基板で良く、単結晶シリコン半導体基板部２１の表面に
熱酸化処理を施して埋め込み酸化膜２２を３０ｎｍ程度
の膜厚に形成し、この埋め込み酸化膜２２の上に単結晶
シリコン半導体基板を貼り合わせ、この単結晶半導体基
板の全面を研磨又はエッチングして膜厚を例えば５０ｎ
ｍ程度に調整して単結晶シリコン半導体層２３を形成す
る。なお、いわゆるＳＩＭＯＸにより、単結晶シリコン
半導体基板内に埋め込み酸化膜が形成されてなるＳＯＩ
構造基板を用いても良い。

【００３７】主表面をもつＳＯＩ構造基板１００の単結
晶シリコン半導体層２３内には、共通電位または接地電
位Ｖ_eeに固定されたＰ型領域１０１と、電源電位Ｖ_ccに
固定したＮ型領域１０２とが形成されている。Ｐ型領域
１０１にはＮ型ＭＯＳトランジスタ１０３が形成されて
おり、Ｎ型領域１０２にはＰ型ＭＯＳトランジスタ１０
４が形成されている。

【００３８】Ｎ型ＭＯＳトランジスタ１０３は、Ｐ型領
域１０１上にゲート酸化膜１３２を介して形成されたリ
ンドープ多結晶シリコン膜からなる膜厚１００〜３００
ｎｍ程度のゲート電極１１０と、ゲート電極１１０の両
側のＰ型領域１０１表面内に形成されたソース・ドレイ
ンとなる一対のＮ型不純物拡散層１２０（図１には、そ
の一方だけが示されている）とを有している。なお、図
１に各一対のＮ型不純物拡散層１２０の一方を示してい
るのは、図２はゲート電極１１０に平行した断面図であ
るので、他の１つのＮ型不純物拡散層１２０は図２に現
れないからである。後述するＰ型不純物拡散層１２２に
ついても同様である。

【００３９】また、Ｎ型ＭＯＳトランジスタ１０３は、
単結晶シリコン半導体層２３に埋め込み酸化膜２２に達
するように形成された溝２４内にシリコン酸化膜２５が
埋め込まれてなるトレンチ型素子分離構造１０５により
分離されている。このトレンチ型素子分離構造１０５に
より、隣接するＮ型ＭＯＳトランジスタ１０３間を互い
に電気的に分離することができる。

【００４０】Ｐ型ＭＯＳトランジスタ１０４は、Ｎ型領
域１０２上にゲート酸化膜１３２を介して形成されたリ
ンドープ多結晶シリコン膜からなる膜厚１００〜３００
ｎｍ程度のゲート電極１１１と、ゲート電極１１１の両
側のＮ型領域１０２表面部に形成されたソース・ドレイ
ンとなる一対のＰ型不純物拡散層１２２（図２には、そ
の一方だけが表されている）とを有している。

【００４１】また、Ｐ型ＭＯＳトランジスタ１０４は、
ゲート電極１１１と直交するパターンをもち、単結晶シ
リコン半導体層２３に埋め込み酸化膜２２に達するよう
に形成された溝２６内にシリコン酸化膜２７が埋め込ま
れてなるトレンチ型素子分離構造１０６により分離され
ている。このトレンチ型素子分離構造１０６により、隣
接するＰ型ＭＯＳトランジスタ１０４間を互いに電気的
に分離することができる。

【００４２】このように、本実施形態の半導体装置は、
ＳＯＩ構造半導体基板１００の単結晶シリコン半導体層
２３にＰ型領域１０１及びＮ型領域１０２が設けられ、
Ｐ型領域１０１に形成された複数のＮ型ＭＯＳトランジ
スタ１０３及びＮ型領域１０２に形成された複数のＰ型
ＭＯＳトランジスタ１０４が、ＬＯＣＯＳ法のようにバ
ーズビークが発生しないトレンチ型素子分離構造により
互いに電気的に分離されている。従って、各領域１０
１、１０２の活性領域をＬＯＣＯＳ法で素子分離したと
きに比べて大きくとることができて、より高密度にＭＯ
Ｓトランジスタ１０３、１０４を形成できるようにな
る。つまり、ＣＭＯＳ構造を有する半導体装置を高集積
化できるようになる。また、ＳＯＩ構造シリコン基板１
００を用いることに加えて、素子分離にトレンチ型素子
分離構造を用いた箇所ではＬＯＣＯＳ法のように大きな
段差が形成されず平坦化が容易となって更なる高集積化
が可能となるとともに、ＭＯＳトランジスタ１０３、１
０４を高速動作させることができるようになる。

【００４３】また、本実施形態の半導体装置では、Ｐ型
領域１０１とＮ型領域１０２とに跨がってフィールド酸
化膜１１４を形成している。そして、フィールド酸化膜
１１４は単結晶シリコン半導体層２３下の埋め込み酸化
膜２２に達するように形成されており、十分な膜厚のフ
ィールド酸化膜１１４を形成することにより、Ｐ型領域
１０１とＮ型領域１０２とを電気的に分離している。つ
まり、フィールド酸化膜１１４により十分な絶縁がなさ
れているため、このフィールド酸化膜１１４上に形成さ
れた配線（例えばゲート電極１１０、１１１）の電位が
変わってもフィールド酸化膜１１４下にチャネルが形成
されて寄生トランジスタが動作することがない。従っ
て、従来のようにＰ型領域に比較的高濃度のＰ型不純物
拡散層を形成しなくとも、Ｐ型領域１０１とＮ型領域１
０２との間を電気的に分離できるようになって、素子分
離のために必要な幅を従来に比べて大幅に低下させるこ
とができる。よって、ＣＭＯＳ構造を有する半導体装置
をより高集積化できるようになる。

【００４４】また、本実施形態の半導体装置では、隣接
しているＰ型領域１０１内にもＮ型領域１０２内にも各
領域の電位を固定するための電圧が加えられるアクティ
ブ領域が形成されないため、Ｎ型ＭＯＳトランジスタ１
０３のゲート電極１１０と、Ｐ型ＭＯＳトランジスタ１
０４のゲート電極１１１とを、フィールド酸化膜１１４
上を延在する導体により直接接続（つまり、２つのゲー
ト電極１１０、１１１を一体に形成）してＣＭＯＳ回路
を構成することができる。従って、２つのゲート電極１
１０、１１１を引出し電極等を介して間接的に接続する
というような煩雑な工程が不要となる。また、多層配線
となる個所が減少するため配線接続の信頼性が向上す
る。なお、図２においては、図示しない電源手段により
接地電位Ｖ _ee及び電源電位Ｖ_ccを供給している。

【００４５】以上説明したように、本実施形態の半導体
装置は、半導体基板としてＳＯＩ構造基板１００を用
い、Ｐ型領域１０１及びＮ型領域１０２に夫々形成され
た複数のＭＯＳトランジスタ１０３、１０４を互いに電
気的に分離するためにトレンチ型素子分離構造を用いる
とともに、２つの領域１０１、１０２を互いに電気的に
分離するためにフィールド酸化膜１１４を用いたことに
より、領域１０１、１０２内及び各領域境界部位の夫々
において最も素子分離のために必要な面積を削減するこ
とができる。従って、ＭＯＳトランジスタ１０３、１０
４をより高い密度で形成することができるようになっ
て、更なる半導体装置の高集積化に寄与することができ
るようになる。

【００４６】なお、図１及び図２に示したような半導体
装置を製造するには、先ず、２つの領域１０１、１０２
をイオン注入法により夫々形成した後、シリコン窒化膜
を形成し、このシリコン窒化膜にフォトリソグラフィー
及びそれに続くドライエッチングを施して、マスクを形
成する。このマスクをエッチングマスクとして、溝２４
を形成し、ＣＶＤ法により溝２４を充填するようにシリ
コン酸化膜２５を形成し、このシリコン酸化膜に化学機
械研磨（ＣＭＰ）を施してトレンチ型素子分離構造１０
５，１０６を形成する。続いて、シリコン窒化膜からな
る前記マスクを利用して、ＬＯＣＯＳ法によりフィール
ド酸化膜１１４を形成する。そして、ＣＶＤ法等により
ゲート電極１１０、１１１を一体的にパターン形成す
る。

【００４７】また、本実施形態では、Ｐ型領域１０１と
Ｎ型領域１０２との素子分離に、フィールド酸化膜１１
４を用いたが、その代わりに、埋め込み酸化膜２２に達
するように単結晶シリコン半導体層２３に形成された溝
がシリコン酸化膜で充填されてなるトレンチ型素子分離
構造を形成してもよい。

【００４８】次に、本発明の第２の実施形態による半導
体装置を、その模式的な平面図である図３及び当該図３
中の破線Ｂ−Ｂ’に沿った断面図である図４に基づいて
説明する。本実施形態は、周辺回路領域にＣＭＯＳ回路
を有するＤＲＡＭに本発明を適用したものである。

【００４９】第２の実施形態の半導体装置は、第１の実
施形態の場合と同様に、単結晶シリコン半導体基板部３
１の上に埋め込み酸化膜３２を介して単結晶シリコン半
導体層２３が設けられたＳＯＩ構造基板２００上に形成
されている。このＳＯＩ構造基板２００は、いわゆる貼
り合わせ基板で良く、単結晶シリコン半導体基板部３１
の表面に熱酸化処理を施して埋め込み酸化膜３２を３０
ｎｍ程度の膜厚に形成し、この埋め込み酸化膜３２の上
に単結晶シリコン半導体基板を貼り合わせ、この単結晶
半導体基板の全面を研磨又はエッチングして膜厚を例え
ば５０ｎｍ程度に調整して単結晶シリコン半導体層３３
を形成する。なお、いわゆるＳＩＭＯＸにより、単結晶
シリコン半導体基板内に埋め込み酸化膜が形成されてな
るＳＯＩ構造基板を用いても良い。

【００５０】主表面をもつＳＯＩ構造基板２００の単結
晶シリコン半導体層３３内には、共通電位または接地電
位Ｖ_eeに固定されたＰ型領域２０１と、電源電位Ｖ_ccに
固定されたＮ型領域２０２とが形成されている。Ｎ型領
域２０２には周辺回路を構成するＰ型ＭＯＳトランジス
タ２０４が形成されている。Ｐ型領域２０１には、周辺
回路領域を構成するＮ型ＭＯＳトランジスタ２０３が形
成されているとともに、メモリセルアレイを構成するＤ
ＲＡＭメモリセル２４１が形成されている。ＤＲＡＭメ
モリセル２４１は、層間絶縁膜２４８上に形成され且つ
多結晶シリコン膜からなる下部電極２４２と、下部電極
２４２を被覆するＯＮＯ膜からなる容量誘電体膜２４３
と、多結晶シリコン膜からなる上部電極２４４とからな
るキャパシタ２４５、及び、下部電極２４２と接触する
不純物拡散層２４６をソース・ドレインの一方とするＮ
型ＭＯＳトランジスタ２４７とから構成されている。な
お、図４のメモリセルアレイ領域は不純物拡散層２４６
部分での断面図であるため、メモリセル２４１を構成す
るＭＯＳトランジスタ２４７のゲート電極は図示されて
いない。

【００５１】Ｎ型ＭＯＳトランジスタ２０３は、Ｐ型領
域２０１上にゲート酸化膜２３２を介して形成されたリ
ンドープ多結晶シリコン膜からなる膜厚１００〜３００
ｎｍ程度のゲート電極２１０と、ゲート電極２１０の両
側のＰ型領域２０１表面内に形成されたソース・ドレイ
ンとなる一対のＮ型不純物拡散層２２０（図２には、そ
の一方だけが表されている）とを有している。なお、図
４には説明の都合上、一対のＮ型不純物拡散層２２０の
一方を示したが、図２の周辺回路領域はゲート電極２１
０に平行した断面図であるので、他の１つのＮ型不純物
拡散層２２０は図４に表れない。後述するＰ型不純物拡
散層２２２についても同様である。なお、図４では、ゲ
ート電極２１０を明示するためにその周囲の層間絶縁膜
２４８を除去された様子が示されている。

【００５２】また、Ｎ型ＭＯＳトランジスタ２０３、２
４７は、ゲート電極２１０と直交するパターンをもつ溝
３４内にシリコン酸化膜３５が充填されてなるトレンチ
型素子分離構造２０５により分離されている。これによ
り、隣接するＮ型ＭＯＳトランジスタ２０３、２４７間
を互いに電気的に分離することができる。

【００５３】Ｐ型ＭＯＳトランジスタ２０４は、Ｎ型領
域２０２上にゲート酸化膜２３２を介して形成されたリ
ンドープ多結晶シリコン膜からなる膜厚１００〜３００
ｎｍ程度のゲート電極２１１と、ゲート電極２１１の両
側のＮ型領域２０２表面部に形成されたソース・ドレイ
ンとなる一対のＰ型不純物拡散層２２２（図４には、そ
の一方だけが表されている）とを有している。

【００５４】また、Ｐ型ＭＯＳトランジスタ２０４は、
ゲート電極２１１と直交するパターンをもつ溝３６内に
シリコン酸化膜３７が充填されてなるトレンチ型素子分
離構造２０６により素子分離されている。これにより、
隣接するＰ型ＭＯＳトランジスタ２０４間を互いに電気
的に分離することができる。

【００５５】このように、本実施形態のＤＲＡＭは、Ｓ
ＯＩ構造半導体基板２００の単結晶シリコン半導体層３
３にＰ型領域２０１及びＮ型領域２０２が設けられ、Ｐ
型領域２０１に形成された複数のＮ型ＭＯＳトランジス
タ２０３、２４７及びＮ型領域２０２に形成された複数
のＰ型ＭＯＳトランジスタ２０４が、ＬＯＣＯＳ法のよ
うにバーズビークが発生しないトレンチ型素子分離構造
により互いに電気的に分離されている。従って、各領域
２０１、２０２の活性領域をＬＯＣＯＳ法で素子分離し
たときに比べて大きくとることができて、より高密度に
ＭＯＳトランジスタ２０３、２０４、２４７を形成でき
るようになる。つまり、ＣＭＯＳ構造を有するＤＲＡＭ
を高集積化できるようになる。また、ＳＯＩ構造シリコ
ン基板２００を用いることに加えて、素子分離にトレン
チ型素子分離構造を用いた箇所ではＬＯＣＯＳ法のよう
に大きな段差が形成されず平坦化が容易となって更なる
高集積化が可能となるとともに、ＭＯＳトランジスタ２
０３、２０４、２４７を高速動作させることができ且つ
キャパシタ２４１の容量が小さくても動作可能となる。

【００５６】また、本実施形態のＤＲＡＭでは、Ｐ型領
域２０１とＮ型領域２０２とに跨がってフィールド酸化
膜２１４を形成している。そして、フィールド酸化膜２
１４は単結晶シリコン半導体層３３下の埋め込み酸化膜
３２に達するように形成されており、十分な膜厚のフィ
ールド酸化膜２１４を形成することにより、Ｐ型領域２
０１とＮ型領域２０２とを電気的に分離している。つま
り、フィールド酸化膜２１４の膜厚により十分な絶縁が
なされているため、このフィールド酸化膜２１４上に形
成された配線（例えばゲート電極２１０、２１１）の電
位が変わってもフィールド酸化膜２１４下にチャネルが
形成されて寄生トランジスタが動作することがない。従
って、従来のようにＰ型領域に比較的高濃度のＰ型不純
物拡散層を形成しなくとも、Ｐ型領域２０１とＮ型領域
２０２との間を電気的に分離できるようになって、素子
分離のために必要な幅を従来に比べて大幅に低下させる
ことができる。よって、ＣＭＯＳ構造を有するＤＲＡＭ
をより高集積化できるようになる。

【００５７】また、本実施形態のＤＲＡＭでは、隣接し
ているＰ型領域２０１内にもＮ型領域層２０２内にも各
領域の電位を固定するための電圧が加えられるアクティ
ブ領域が形成されないため、Ｎ型ＭＯＳトランジスタ２
０３のゲート電極２１０と、Ｐ型ＭＯＳトランジスタ２
０４のゲート電極２１１とを、フィールド酸化膜２１４
上を延在する導体により直接接続（つまり、２つのゲー
ト電極２１０、２１１を一体に形成）してＣＭＯＳ回路
を構成することができる。従って、２つのゲート電極２
１０、２１１を引出し電極等を介して間接的に接続する
というような煩雑な工程が不要となる。また、多層配線
となる個所が減少するため配線接続の信頼性が向上す
る。なお、図４においては、図示しない電源手段により
接地電位Ｖ _ee及び電源電位Ｖ_ccを供給している。

【００５８】以上説明したように、本実施形態のＤＲＡ
Ｍは、半導体基板としてＳＯＩ構造基板２００を用い、
Ｐ型領域２０１及びＮ型領域２０２に夫々形成された複
数のＭＯＳトランジスタ２０３、２０４、２４７を互い
に電気的に分離するためにトレンチ型素子分離構造を用
いるとともに、２つの領域２０１、２０２を互いに電気
的に分離するためにフィールド酸化膜２１４を用いたこ
とにより、領域２０１、２０２内及び境界領域の夫々に
おいて最も素子分離のために必要な面積を削減すること
ができる。従って、ＭＯＳトランジスタ２０３、２０
４、２４７をより高い密度で形成することができるよう
になって、ＤＲＡＭの高集積化に寄与することができる
ようになる。

【００５９】なお、本実施形態では、Ｐ型領域２０１と
Ｎ型領域２０２との素子分離に、フィールド酸化膜２１
４を用いたが、その代わりに、埋め込み酸化膜３２に達
するように単結晶シリコン半導体層３３に形成された溝
がシリコン酸化膜で充填されてなるトレンチ型素子分離
構造を形成してもよい。

【００６０】次に、本発明の第３の実施形態による一括
消去型ＥＥＰＲＯＭ（フラッシュメモリ）を、その模式
的な断面図である図５に基づいて説明する。本実施形態
は、周辺回路領域にＣＭＯＳ回路を有するフラッシュメ
モリに本発明を適用したものである。

【００６１】第３の実施形態の半導体装置は、第１の実
施形態の場合と同様に、単結晶シリコン半導体基板部４
１の上に埋め込み酸化膜４２を介して単結晶シリコン半
導体層４３が設けられたＳＯＩ構造基板３００上に形成
されている。このＳＯＩ構造基板３００は、いわゆる貼
り合わせ基板で良く、単結晶シリコン半導体基板部４１
の表面に熱酸化処理を施して埋め込み酸化膜４２を３０
ｎｍ程度の膜厚に形成し、この埋め込み酸化膜３２の上
に単結晶シリコン半導体基板を貼り合わせ、この単結晶
半導体基板の全面を研磨又はエッチングして膜厚を例え
ば５０ｎｍ程度に調整して単結晶シリコン半導体層３３
を形成する。なお、いわゆるＳＩＭＯＸにより、単結晶
シリコン半導体基板内に埋め込み酸化膜が形成されてな
るＳＯＩ構造基板を用いても良い。

【００６２】主表面をもつＳＯＩ構造基板３００の単結
晶シリコン半導体層４３内には共通電位または接地電位
Ｖ_eeに固定されたＰ型領域３０１と、電源電位Ｖ_ccに固
定されたＮ型領域３０２とが形成されている。Ｎ型領域
３０２には周辺回路を構成するＰ型ＭＯＳトランジスタ
３０４が形成されている。Ｐ型領域３０１には、周辺回
路を構成するＮ型ＭＯＳトランジスタ３０３が形成され
ているとともに、メモリセルアレイを構成するフラッシ
ュメモリのスタックゲート型メモリセル３４１が形成さ
れている。

【００６３】メモリセル３４１は、Ｐ型領域３０１上に
トンネル酸化膜３４９を介して形成された多結晶シリコ
ン膜からなる浮遊ゲート３４２と、浮遊ゲート３４２を
被覆するＯＮＯ膜からなる誘電体膜３４３と、多結晶シ
リコン膜からなる制御ゲート３４４とからなる複合ゲー
ト構造３４５を有し、浮遊ゲート３４２の両側のＰ型領
域３０１表面内に形成された一対のＮ型不純物拡散層３
４６（図５にはその一方のみが示されている）をソース
・ドレインとするＮ型ＭＯＳトランジスタである。な
お、図５において、一対のＮ型不純物拡散層３４６の一
方のみが示されているのは、図５は複合ゲート構造３４
５に沿った断面図であるので、実際にはＮ型不純物拡散
層３４６は図５に現れないからである。後述するＮ型不
純物拡散層３２０及びＰ型不純物拡散層３２２について
も同様である。

【００６４】Ｎ型ＭＯＳトランジスタ３０３は、Ｐ型領
域３０１上にゲート酸化膜３３２を介して形成されたリ
ンドープ多結晶シリコン膜からなる膜厚１００〜３００
ｎｍ程度のゲート電極３１０と、ゲート電極３１０の両
側のＰ型領域３０１表面内に形成されたソース・ドレイ
ンとなる一対のＮ型不純物拡散層３２０（図５には、そ
の一方だけが示されている）とを有している。

【００６５】また、Ｎ型ＭＯＳトランジスタ３０３及び
メモリセル３４１は、ゲート電極３１０と直交するパタ
ーンをもつ溝４４内にシリコン酸化膜４５が充填されて
なるトレンチ型素子分離構造３０５により素子分離され
ている。これにより、隣接するＮ型ＭＯＳトランジスタ
３０３間及びメモリセル３４１間を互いに電気的に分離
することができる。

【００６６】Ｐ型ＭＯＳトランジスタ３０４は、Ｎ型領
域３０２上にゲート酸化膜３３２を介して形成されたリ
ンドープ多結晶シリコン膜からなる膜厚１００〜３００
ｎｍ程度のゲート電極３１１と、ゲート電極３１１の両
側のＮ型領域３０２表面部に形成されたソース・ドレイ
ンとなる一対のＰ型不純物拡散層３２２（図５には、そ
の一方だけが示されている）とを有している。

【００６７】また、Ｐ型ＭＯＳトランジスタ３０４は、
ゲート電極３１１と直交するパターンをもつ溝４６内に
シリコン酸化膜４７が充填されてなるトレンチ型素子分
離構造３０６により分離されている。これにより、隣接
するＰ型ＭＯＳトランジスタ３０４間を互いに電気的に
分離することができる。

【００６８】このように、本実施形態のフラッシュメモ
リは、ＳＯＩ構造半導体基板３００の単結晶シリコン半
導体層４３にＰ型領域３０１及びＮ型領域３０２が設け
られ、Ｐ型領域３０１に形成された複数のＮ型ＭＯＳト
ランジスタ３０３及びメモリセル３４１並びにＮ型領域
３０２に形成された複数のＰ型ＭＯＳトランジスタ３０
４が、ＬＯＣＯＳ法のようにバーズビークが発生しない
トレンチ型素子分離構造により互いに電気的に分離され
ている。従って、各領域３０１、３０２の活性領域をＬ
ＯＣＯＳ法で素子分離したときに比べて大きくとること
ができて、より高密度にＭＯＳトランジスタ３０３、３
０４及びメモリセル３４１を形成できるようになる。つ
まり、ＣＭＯＳ構造を有するフラッシュメモリを高集積
化できるようになる。また、ＳＯＩ構造シリコン基板３
００を用いることに加えて、素子分離にトレンチ型素子
分離構造を用いた箇所ではＬＯＣＯＳ法のように大きな
段差が形成されず平坦化が容易となって更なる高集積化
が可能となるとともに、ＭＯＳトランジスタ３０３、３
０４及びメモリセル３４１を高速動作させることが可能
となる。

【００６９】さらに、本実施形態のフラッシュメモリで
は、メモリセル３４１がトレンチ型素子分離構造により
完全に互いに電気的に分離されているため、制御ゲート
３４４に高電圧を印加しても寄生トランジスタが発生す
る心配がない。従って、制御ゲート３４４に高電圧を印
加して、高い効率でメモリセル３４１の書き換えを行う
ことができる。

【００７０】また、本実施形態のフラッシュメモリで
は、Ｐ型領域３０１とＮ型領域３０２とに跨がってフィ
ールド酸化膜３１４を形成している。そして、フィール
ド酸化膜３１４は単結晶シリコン半導体層４３下の埋め
込み酸化膜４２に達するように形成されており、十分な
膜厚のフィールド酸化膜３１４を形成することにより、
Ｐ型領域３０１とＮ型領域３０２とを電気的に分離して
いる。つまり、フィールド酸化膜３１４の膜厚が十分に
大きく形成されているため、このフィールド酸化膜３１
４上に形成された配線（例えばゲート電極３１０、３１
１）の電位が変わってもフィールド酸化膜３１４下にチ
ャネルが形成されて寄生トランジスタが動作することが
ない。従って、従来のようにＰ型領域に比較的高濃度の
Ｐ型不純物拡散層を形成しなくとも、Ｐ型領域３０１と
Ｎ型領域３０２との間を電気的に分離できるようになっ
て、素子分離のために必要な幅を従来に比べて大幅に低
下させることができる。よって、ＣＭＯＳ構造を有する
フラッシュメモリをより高集積化できるようになる。

【００７１】また、本実施形態のフラッシュメモリで
は、隣接しているＰ型領域３０１内にもＮ型領域３０２
内にも型領域の電位を固定するための電圧が加えられる
アクティブ領域が形成されないため、Ｎ型ＭＯＳトラン
ジスタ３０３のゲート電極３１０と、Ｐ型ＭＯＳトラン
ジスタ３０４のゲート電極３１１とを、フィールド酸化
膜３１４上を延在する導体により直接接続（つまり、２
つのゲート電極３１０、３１１を一体に形成）してＣＭ
ＯＳ回路を構成することができる。従って、２つのゲー
ト電極３１０、３１１を引出し電極等を介して間接的に
接続するというような煩雑な工程が不要となる。また、
多層配線となる個所が減少するため配線接続の信頼性が
向上する。なお、図５においては、図示しない電源手段
により接地電位Ｖ_ee及び電源電位Ｖ_ccを供給している。

【００７２】以上説明したように、本実施形態のフラッ
シュメモリは、半導体基板としてＳＯＩ構造基板３００
を用い、Ｐ型領域３０１及びＮ型領域３０２に夫々形成
された複数のＭＯＳトランジスタ３０３、３０４及びメ
モリセル３４１を互いに電気的に分離するためにトレン
チ型素子分離構造を用いるとともに、２つの領域３０
１、３０２を互いに電気的に分離するためにフィールド
酸化膜３１４を用いたことにより、領域３０１、３０２
内及び領域境界において最も素子分離のために必要な面
積を削減することができる。従って、ＭＯＳトランジス
タ３０３、３０４及びメモリセル３４１をより高い密度
で形成することができるようになって、フラッシュメモ
リの高集積化に寄与することができるようになる。

【００７３】なお、本実施形態では、Ｐ型領域３０１と
Ｎ型領域３０２との素子分離に、フィールド酸化膜３１
４を用いたが、その代わりに、埋め込み酸化膜４２に達
するように単結晶シリコン半導体層４３に形成された溝
がシリコン酸化膜で充填されてなるトレンチ型素子分離
構造を形成してもよい。

【００７４】次に、本発明の第４の実施形態による一括
消去型ＥＥＰＲＯＭ（フラッシュメモリ）を、その模式
的な断面図である図６に基づいて説明する。本実施形態
は、周辺回路領域及び負電圧制御回路領域にＣＭＯＳ回
路を有するフラッシュメモリに本発明を適用したもので
ある。

【００７５】第４の実施形態の半導体装置は、単結晶シ
リコン半導体基板部５１の上に埋め込み酸化膜５２を介
して単結晶シリコン半導体層５３が設けられたＳＯＩ構
造基板４００上に形成されている。このＳＯＩ構造基板
４００は、いわゆる貼り合わせ基板で良く、単結晶シリ
コン半導体基板部５１の表面に熱酸化処理を施して埋め
込み酸化膜５２を３０ｎｍ程度の膜厚に形成し、この埋
め込み酸化膜５２の上に単結晶シリコン半導体基板を貼
り合わせ、この単結晶半導体基板の全面を研磨又はエッ
チングして膜厚を例えば５０ｎｍ程度に調整して単結晶
シリコン半導体層５３を形成する。なお、いわゆるＳＩ
ＭＯＸにより、単結晶シリコン半導体基板内に埋め込み
酸化膜が形成されてなるＳＯＩ構造基板を用いても良
い。

【００７６】本実施形態において負電圧制御回路は、デ
ータの書き込み時等にフラッシュメモリのメモリセルト
ランジスタの制御ゲート又はソース・ドレインに負電圧
を選択的に印加する。負電圧制御回路により、トンネル
酸化膜等の耐圧を増加させ、メモリセルの信頼性を向上
させることができる。メモリセルトランジスタの制御ゲ
ート又はソース・ドレインに負電圧を印加するために
は、負電位のＰ型領域４５２を形成する必要があり、こ
の負電位のＰ型領域４５２をシリコン基板４００から分
離するためには負電位のＰ型領域４５２を包含する例え
ば接地電位Ｖ_eeに固定されたＮ型領域４５１を形成する
必要がある。

【００７７】主表面をもつＳＯＩ構造基板４００の単結
晶シリコン半導体層５３内には、共通電位または接地電
位Ｖ_eeに固定されたＰ型領域４０１と、電源電位Ｖ_ccに
固定されたＮ型領域４０２と、接地電位Ｖ_eeに固定され
たＮ型領域４５１とが形成され、Ｎ型領域４５１の中に
負電位−Ｖ_ppに固定されたＰ型領域４５２が形成されて
いる。Ｎ型領域４０２には周辺回路を構成するＰ型ＭＯ
Ｓトランジスタ４０４が形成されている。Ｐ型領域４０
１には、周辺回路を構成するＮ型ＭＯＳトランジスタ４
０３が形成されているとともに、メモリセルアレイを構
成するフラッシュメモリのスタックゲート型メモリセル
４４１が形成されている。

【００７８】メモリセル４４１は、Ｐ型領域４０１上に
トンネル酸化膜４４９を介して形成された多結晶シリコ
ン膜からなる浮遊ゲート４４２と、浮遊ゲート４４２を
被覆するＯＮＯ膜からなる誘電体膜４４３と、多結晶シ
リコン膜からなる制御ゲート４４４とからなる複合ゲー
ト構造４４５を有し、浮遊ゲート４４２の両側のＰ型領
域４０１表面部に形成された一対のＮ型不純物拡散層４
４６（図６にはその一方のみが示されている）をソース
・ドレインとするＮ型ＭＯＳトランジスタである。な
お、図６には説明の都合上、一対のＮ型不純物拡散層４
４６の一方を示しているのは、図４は複合ゲート構造４
４５に平行した断面図であるので、他のＮ型不純物拡散
層４４６は図６に現れないためである。後述するＮ型不
純物拡散層４２０、４６４及びＰ型不純物拡散層４２
２、４５８についても同様である。

【００７９】Ｎ型ＭＯＳトランジスタ４０３は、Ｐ型領
域４０１上にゲート酸化膜４３２を介して形成されたリ
ンドープ多結晶シリコン膜からなる膜厚１００〜３００
ｎｍ程度のゲート電極４１０と、ゲート電極４１０の両
側のＰ型領域４０１表面部に形成されたソース・ドレイ
ンとなる一対のＮ型不純物拡散層４２０（図６には、そ
の一方だけが示されている）とを有している。

【００８０】また、Ｎ型ＭＯＳトランジスタ４０３及び
メモリセル４４１は、ゲート電極４１０と直交するパタ
ーンをもつ溝５４内にシリコン酸化膜５５が充填されて
なるトレンチ型素子分離構造４０５により分離されてい
る。これにより、隣接するＮ型ＭＯＳトランジスタ４０
３間及びメモリセル４４１間を互いに電気的に分離する
ことができる。

【００８１】Ｐ型ＭＯＳトランジスタ４０４は、Ｎ型領
域４０２上にゲート酸化膜４３２を介して形成されたリ
ンドープ多結晶シリコン膜からなる膜厚１００〜３００
ｎｍ程度のゲート電極４１１と、ゲート電極４１１の両
側のＮ型領域４０２表面内に形成されたソース・ドレイ
ンとなる一対のＰ型不純物拡散層４２２（図６には、そ
の一方だけが示されている）とを有している。

【００８２】また、Ｐ型ＭＯＳトランジスタ４０４は、
ゲート電極４１１と直交するパターンをもつ溝５６内に
シリコン酸化膜５７が充填されてなるトレンチ型素子分
離構造４０６により分離されている。これにより、隣接
するＰ型ＭＯＳトランジスタ４０４間を互いに電気的に
分離することができる。

【００８３】このように、本実施形態のフラッシュメモ
リは、ＳＯＩ構造半導体基板４００の単結晶シリコン半
導体層５３にＰ型領域４０１及びＮ型領域４０２が設け
られ、Ｐ型領域４０１に形成された複数のＮ型ＭＯＳト
ランジスタ４０３及びメモリセル４４１並びにＮ型領域
４０２に形成された複数のＰ型ＭＯＳトランジスタ４０
４が、ＬＯＣＯＳ法のようにバーズビークが発生しない
トレンチ型素子分離構造により互いに電気的に分離され
ている。従って、各型領域４０１、４０２の活性領域を
ＬＯＣＯＳ法で素子分離したときに比べて大きくとるこ
とができて、より高密度にＭＯＳトランジスタ４０３、
４０４及びメモリセル４４１を形成できるようになる。
つまり、ＣＭＯＳ構造を有するフラッシュメモリを高集
積化できるようになる。また、ＳＯＩ構造基板４００を
用いることに加えて、素子分離にトレンチ型素子分離構
造を用いた箇所ではＬＯＣＯＳ法のように大きな段差が
形成されず平坦化が容易となって更なる高集積化が可能
となるとともに、ＭＯＳトランジスタ４０３、４０４及
びメモリセル４４１の狭チャネル効果を小さくできると
ともに、各領域４０１、４０２の濃度を低くできて接合
容量が小さくなりＭＯＳトランジスタ４０３、４０４及
びメモリセル４４１を高速動作させることが可能とな
る。

【００８４】さらに、本実施形態のフラッシュメモリ
は、メモリセル４４１がトレンチ型素子分離構造により
互いに電気的に分離されているため、制御ゲート４４４
に高電圧を印加しても寄生トランジスタが発生する心配
がない。従って、制御ゲート４４４に高電圧を印加し
て、高い効率でメモリセル４４１の書き換えを行うこと
ができる。

【００８５】また、本実施形態のフラッシュメモリで
は、Ｐ型領域４０１とＮ型領域４０２とに跨がってフィ
ールド酸化膜４１４を形成している。そして、フィール
ド酸化膜４１４は単結晶シリコン半導体層５３下の埋め
込み酸化膜５２に達するように形成されており、十分な
膜厚のフィールド酸化膜４１４を形成することにより、
Ｐ型領域４０１とＮ型領域４０２とを電気的に分離して
いる。フィールド酸化膜４１４の膜厚が十分に大きく形
成されているため、このフィールド酸化膜４１４上に形
成された配線（例えばゲート電極４１０、４１１）の電
位が変わってもフィールド酸化膜４１４下にチャネルが
形成されて寄生トランジスタが動作することがない。従
って、従来のようにＰ型領域に比較的高濃度のＰ型不純
物拡散層を形成しなくとも、Ｐ型領域４０１とＮ型領域
４０２との間を電気的に分離できるようになって、素子
分離のために必要な幅を従来に比べて大幅に低下させる
ことができる。よって、ＣＭＯＳ構造を有するフラッシ
ュメモリをより高集積化できるようになる。

【００８６】また、本実施形態のフラッシュメモリで
は、隣接して形成されているＰ型領域４０１内にもＮ型
領域４０２にも型領域の電位を固定するための電圧が加
えられるアクティブ領域が形成されないため、Ｎ型ＭＯ
Ｓトランジスタ４０３のゲート電極４１０と、Ｐ型ＭＯ
Ｓトランジスタ４０４のゲート電極４１１とを、フィー
ルド酸化膜４１４上を延在する導体により直接接続（つ
まり、２つのゲート電極４１０、４１１を一体に形成）
してＣＭＯＳ回路を構成することができる。従って、２
つのゲート電極４１０、４１１を引出し電極等を介して
間接的に接続するというような煩雑な工程が不要とな
る。また、多層配線となる個所が減少するため配線接続
の信頼性が向上する。

【００８７】一方、負電圧制御回路を構成するＮ型領域
４５１にはＰ型ＭＯＳトランジスタ４５３が形成されて
おり、Ｐ型領域４５２にはＮ型ＭＯＳトランジスタ４５
４が形成されている。

【００８８】Ｐ型ＭＯＳトランジスタ４５３は、Ｎ型領
域４５１上にゲート酸化膜４３２を介して形成されたリ
ンドープ多結晶シリコン膜からなる膜厚１００〜３００
ｎｍ程度のゲート電極４５６と、ゲート電極４５６の両
側のＮ型領域４５１表面部に形成されたソース・ドレイ
ンとなる一対のＰ型不純物拡散層４５８（図６には、そ
の一方だけが示されている）とを有している。

【００８９】Ｎ型ＭＯＳトランジスタ４５４は、Ｐ型領
域４５２上にゲート酸化膜４３２を介して形成されたリ
ンドープ多結晶シリコン膜からなる膜厚１００〜３００
ｎｍ程度のゲート電極４６２と、ゲート電極４６２の両
側のＰ型領域４５２表面部に形成されたソース・ドレイ
ンとなる一対のＮ型不純物拡散層４６４（図６には、そ
の一方だけが示されている）とを有している。

【００９０】また、Ｎ型ＭＯＳトランジスタ４５４は、
ゲート電極４６２と直交するパターンをもつ溝５８内に
シリコン酸化膜５９が充填されてなるトレンチ型素子分
離構造４７１により素子分離されている。これにより、
隣接するＮ型ＭＯＳトランジスタ４５４間を互いに電気
的に分離することができる。

【００９１】このように、本実施形態のフラッシュメモ
リは、負電圧制御回路を構成するＰ型領域４５２に形成
された複数のＮ型ＭＯＳトランジスタ４５４が、ＬＯＣ
ＯＳ法のようにバーズビークが発生しないトレンチ型素
子分離構造により互いに電気的に分離されている。従っ
て、Ｐ型領域４５２の活性領域をＬＯＣＯＳ法で素子分
離したときに比べて大きくとることができて、より高密
度にＭＯＳトランジスタ４５４を形成できるようにな
る。

【００９２】さらに、本実施形態のフラッシュメモリ
は、負電圧制御回路領域のＰ型領域４５２とＮ型領域４
５１とに跨がってフィールド酸化膜４８２を形成してい
る。そして、フィールド酸化膜４８２は、フィールド酸
化膜４１４と同様に、単結晶シリコン半導体層４３下の
埋め込み酸化膜４２に達するように形成されており、十
分な膜厚のフィールド酸化膜４１４を形成することによ
り、Ｐ型領域４５２とＮ型領域４５１とを電気的に分離
している。つまり、フィールド酸化膜４８２の膜厚が十
分に大きく形成されているため、このフィールド酸化膜
４８２上に形成された配線（例えばゲート電極４５６、
４６２）の電位が変わってもフィールド酸化膜４８２下
にチャネルが形成されて寄生トランジスタが動作するこ
とがない。従って、従来のようにＰ型領域に比較的高濃
度のＰ型不純物拡散層を形成しなくとも、Ｐ型領域４５
２とＮ型領域４５１との間を電気的に分離できるように
なって、素子分離のために必要な幅を従来に比べて大幅
に低下させることができる。よって、ＣＭＯＳ構造を有
するフラッシュメモリをより高集積化できるようにな
る。なお、本実施形態では、電源電位Ｖ_ccに固定された
Ｎ型領域４０２と接地電位Ｖ_eeに固定されたＮ型領域４
５１とを電気的に分離するためにもフィールド酸化膜４
８４を用いているため、これらを分離するために必要な
幅を少なくすることができる。

【００９３】また、本実施形態のフラッシュメモリで
は、Ｐ型領域４５２内に型領域の電位を固定するための
電圧が加えられるアクティブ領域が形成されないため、
Ｎ型ＭＯＳトランジスタ４５４のゲート電極４６２と、
Ｐ型ＭＯＳトランジスタ４５３のゲート電極４５６と
を、フィールド酸化膜４８２上を延在する導体により直
接接続（つまり、２つのゲート電極４６２、４５６を一
体に形成）してＣＭＯＳ回路を構成することができる。
従って、煩雑な工程が不要となるとともに、多層配線と
なる個所が減少するため配線接続の信頼性が向上する。
なお、図６においては、図示しない電源手段により接地
電位Ｖ_ee、電源電位Ｖ_cc及び負電位−Ｖ_ppを供給してい
る。

【００９４】以上説明したように、本実施形態のフラッ
シュメモリは、半導体基板としてＳＯＩ構造基板４００
を用い、Ｐ型領域４０１、４５２及びＮ型領域４０２に
夫々形成された複数のＭＯＳトランジスタ４０３、４０
４、４５４及びメモリセル４４１を互いに電気的に分離
するためにトレンチ型素子分離構造を用いるとともに、
２つの型領域４０１、４０２及び型領域４５１、４５２
を互いに電気的に分離するためにフィールド酸化膜４１
４、４８２を用いたことにより、領域４０１、４０２、
４５１、４５２内及び領域の境界部位の夫々において最
も素子分離のために必要な面積を削減することができ
る。従って、ＭＯＳトランジスタ４０３、４０４、４５
３、４５４及びメモリセル４４１をより高い密度で形成
することができるようになって、フラッシュメモリの高
集積化に寄与することができるようになる。

【００９５】なお、本実施形態では、Ｐ型領域４０１と
Ｎ型領域４０２との素子分離及びＰ型領域４５２とＮ型
領域４５１との素子分離に、フィールド酸化膜４１４，
４４４及び４８２を用いたが、その代わりに、埋め込み
酸化膜５２に達するように単結晶シリコン半導体層５３
に形成された溝がシリコン酸化膜で充填されてなるトレ
ンチ型素子分離構造を形成してもよい。

【００９６】上述した第１〜第４の実施形態の半導体装
置においては、半導体基板内に複数のＰ型、Ｎ型領域が
形成され、各領域相互間の境界がそれぞれフィールド酸
化膜により電気的に分離されており、各領域内における
素子分離がトレンチ素子分離構造によりなされている。
このような構造により、各領域相互間の境界において小
さい寸法で一領域と他の領域との分離を行うことができ
るとともに、各領域内においても小さい寸法で素子間の
分離を行うことができるようになる。つまり、場所ごと
に最適な分離がなされているため、半導体装置をより高
集積化することが可能となる。

【００９７】以下、本発明の第５の実施形態につき図７
を参照して説明する。

【００９８】図７は、本実施形態によるＤＲＡＭの断面
図である。本実施形態のＤＲＡＭにおいては、メモリセ
ルアレイ部においてはフィールドシールド法で素子間が
分離され、周辺回路部においてはＬＯＣＯＳ法で素子間
が分離されている。

【００９９】第５の実施形態の半導体装置は、第１の実
施形態の場合と同様に、単結晶シリコン半導体基板部６
１の上に埋め込み酸化膜６２を介して単結晶シリコン半
導体層６３が設けられたＳＯＩ構造基板５０１上に形成
されている。このＳＯＩ構造基板５０１は、いわゆる貼
り合わせ基板で良く、単結晶シリコン半導体基板部６１
の表面に熱酸化処理を施して埋め込み酸化膜６２を３０
ｎｍ程度の膜厚に形成し、この埋め込み酸化膜６２の上
に単結晶シリコン半導体基板を貼り合わせ、この単結晶
半導体基板の全面を研磨又はエッチングして膜厚を例え
ば５０ｎｍ程度に調整して単結晶シリコン半導体層６３
を形成する。なお、いわゆるＳＩＭＯＸにより、単結晶
シリコン半導体基板内に埋め込み酸化膜が形成されてな
るＳＯＩ構造基板を用いても良い。

【０１００】周辺回路部は、主表面をもつＳＯＩ構造基
板５０１内に形成されたＰ⁺ 層（Ｐ型領域）５０４を用
いて構成されたＮ型ＭＯＳトランジスタ５０６、及びシ
リコン基板５０１内に形成されたＮ⁺ 層（Ｎ型領域）５
０３を用いて構成されたＰ型ＭＯＳトランジスタ５０５
によりＣＭＯＳ回路が構成されている。各トランジスタ
のソース・ドレイン領域（図示せず）にはソース・ドレ
インコンタクト配線単体５１８が接続されている。各ト
ランジスタ５０６，５０５は、ゲート酸化膜５０７の上
に形成されたゲート電極５０８を有している。

【０１０１】このようなＣＭＯＳ回路が多数存在する周
辺回路部においては、ＬＯＣＯＳ法によりシリコン基板
５０１の表面を熱酸化することによって、ＳｉＯ₂ 膜
（フィールド酸化膜）５１５ａ，５１５ｂが形成されて
いる。周辺回路部に形成されたトランジスタ５０５、５
０６の間、即ち２つの領域５０３、５０４の間は、この
ＳｉＯ₂ 膜５１５ｂによって電気的に分離されている。

【０１０２】フィールド酸化膜５１５ａ，５１５ｂは、
単結晶シリコン半導体層６３下の埋め込み酸化膜６２に
達するように形成されており、この構造により、領域５
０２、５０３間及び型領域５０３、５０４間は電気的に
分離される。

【０１０３】メモリセルアレイ部には、シリコン基板５
０１内に形成されたＰ⁺ 層（Ｐ型領域）５０２に形成さ
れた、１つのＭＯＳトランジスタ５２５と１つのキャパ
シタ５３０とからなるＤＲＡＭメモリセル５４０が多数
含まれている。

【０１０４】ＭＯＳトランジスタ５２５は、ゲート酸化
膜として機能するＳｉＯ₂ 膜５０７と、ＳｉＯ₂ 膜５０
７上に形成された多結晶シリコンからなるゲート電極５
０８とを有している。

【０１０５】キャパシタ５３０は、セルノードコンタク
ト５１６においてＭＯＳトランジスタ５２５の一方のソ
ース・ドレイン領域（図示せず）に接続されたセルノー
ド（下部電極）５１０と、このセルノード５１０に対向
するセルプレート（上部電極）５１１と、セルノード５
１０およびセルプレート５１１の間に介在する誘電体膜
５２９とからなる。ＭＯＳトランジスタ５２５の他方の
ソース・ドレイン領域（図示せず）は、ビットコンタク
ト５１７においてメタル配線５１２に接続されている。

【０１０６】このようなＤＲＡＭメモリセルが多数存在
するメモリセル部においては、溝６４内にシリコン酸化
膜６５が充填されてなるトレンチ型素子分離構造５１９
により素子分離されている。メモリセル領域に形成され
た複数個のＭＯＳトランジスタ５２５の間は、このトレ
ンチ型素子分離構造５１９によってそれぞれ電気的に分
離されている。

【０１０７】本実施形態によれば、メモリセルアレイ部
のように比較的広い領域に同一導電型のＭＯＳトランジ
スタだけが存在する領域をトレンチ型素子分離構造で素
子分離し、周辺回路部のようにＣＭＯＳ回路が形成され
た領域をフィールド絶縁膜で素子分離するというよう
に、トレンチ型素子分離構造による分離と、ＬＯＣＯＳ
法で形成したＳｉＯ₂ 膜（フィールド酸化膜）５１５に
よる素子分離とをＤＲＡＭの各領域に適するように組み
合わせることにより、チップ全体でのチップ面積を大幅
に縮小することが可能になる。

【０１０８】以下、本発明の第６の実施形態について図
８〜図１０を参照して説明する。本実施形態は、ＥＥＰ
ＲＯＭなどの浮遊ゲート型の不揮発性半導体記憶装置の
製造方法に係る好適な実施形態であるが、上述した第１
〜第５の実施形態で説明した半導体装置の製造にも適用
することが可能である。

【０１０９】本実施形態では、まず、図８（ａ）に示す
ように、単結晶シリコン半導体基板部７１の上に埋め込
み酸化膜７２を介して単結晶シリコン半導体層７３が設
けられたＳＯＩ構造基板６１１を用意する。このＳＯＩ
構造基板６１１は、いわゆる貼り合わせ基板で良く、単
結晶シリコン半導体基板部７１の表面に熱酸化処理を施
して埋め込み酸化膜７２を３０ｎｍ程度の膜厚に形成
し、この埋め込み酸化膜７２の上に単結晶シリコン半導
体基板を貼り合わせ、この単結晶半導体基板の全面を研
磨又はエッチングして膜厚を例えば５０ｎｍ程度に調整
して単結晶シリコン半導体層７３を形成する。なお、い
わゆるＳＩＭＯＸにより、単結晶シリコン半導体基板内
に埋め込み酸化膜が形成されてなるＳＯＩ構造基板を用
いても良い。

【０１１０】続いて、ＳＯＩ構造基板６１１の単結晶シ
リコン半導体層７３の周辺回路形成部６１２に不純物を
イオン注入してＰ型領域６１４及びＮ型領域６１５を形
成するとともに、メモリセルアレイ形成部６１３にＰ型
領域６１６を形成する。

【０１１１】次に、図８（ｂ）に示すように、膜厚２０
〜４０ｎｍ程度のパッドシリコン酸化膜６１７を熱酸化
でシリコン基板６１１上の全面に形成する。そして、パ
ッドシリコン酸化膜６１７上の全面にＣＶＤ法でシリコ
ン窒化膜６２２を堆積形成する。

【０１１２】その後、図９（ａ）に示すように、フォト
リソグラフィ及びそれに続くドライエッチングによっ
て、周辺回路形成部６１２の全面及びメモリセルアレイ
形成部６１３の活性領域にすべき領域から、メモリセル
アレイ形成部６１３の素子分離領域にすべき領域のみの
シリコン窒化膜６２２及びパッドシリコン酸化膜６１７
を除去する。

【０１１３】続いて、このようにパターニングされたシ
リコン窒化膜６２２をマスクとして、単結晶シリコン半
導体層７３にその下層の埋め込み酸化膜７２に達する溝
７４を形成する。その後、溝７４を埋め込むようにシリ
コン窒化膜６２２上にシリコン酸化膜７５をＣＶＤ法に
より堆積させ、シリコン窒化膜６２２をストッパーとし
てシリコン酸化膜７５に化学機械研磨（ＣＭＰ）を施
し、溝７４内のみにシリコン酸化膜７５が充填されてな
るトレンチ型素子分離構造６２１を形成する。

【０１１４】続いて、図９（ｂ）に示すように、メモリ
セルアレイ部６１３をフォトレジスト７６で覆い、周辺
回路形成部６１２の素子分離領域にすべき部分（Ｐ型領
域６１４及びＮ型領域６１５の境界近傍を含む）、及
び、周辺回路形成部６１２とメモリセルアレイ部６１３
との境界（すなわち、Ｎ型領域６１５及びＰ型領域６１
６の境界）近傍部分から、例えば０．８μｍ程度の幅で
シリコン窒化膜６２２を除去する。これにより、トレン
チ型素子分離構造６２１上以外で、周辺回路形成部６１
２の活性領域にすべき領域とメモリセルアレイ形成部６
１３の全面とにシリコン窒化膜６２２が残存する。

【０１１５】次に、図１０（ａ）に示すように、フォト
レジスト７６を除去した後、今度はシリコン窒化膜６２
２を酸化防止膜として用い、シリコン窒化膜６２２をマ
スクにして、単結晶シリコン半導体層７３を選択的に酸
化し、周辺回路形成部６１２の素子分離領域にすべき部
分にフィールド酸化膜としてのシリコン酸化膜６２３ｂ
を、周辺回路形成部６１２とメモリセルアレイ形成部６
１３との境界を含むシリコン基板６１１の部分にフィー
ルド酸化膜としてのシリコン酸化膜６２３ａを形成す
る。

【０１１６】フィールド酸化膜６２３ａは領域６１５，
６１６間を、フィールド酸化膜６２３ｂは領域６１４，
６１５間を、単結晶シリコン半導体層７３の主表面にお
いて下層の埋め込み酸化膜７２に達するようにそれぞれ
分離する。

【０１１７】なお、図１０（ａ）は、Ｎ型領域６１５及
びＰ型領域６１６の境界近傍に形成したシリコン酸化膜
６２３が、トレンチ型素子分離構造６２１と接するよう
に描かれているが、このように形成することは必ずしも
必要ではなく、シリコン酸化膜６２３ａとトレンチ型素
子分離構造６２１とを離隔して形成してもよい。

【０１１８】次に、図１０（ｂ）に示すように、シリコ
ン窒化膜６２２及びその下層のパッドシリコン酸化膜６
１７を除去した後、露出している単結晶シリコン半導体
層７３の表面を熱酸化して、この表面にゲート酸化膜ま
たはトンネル酸化膜としてのシリコン酸化膜６２６を形
成する。その後、Ｎ型多結晶シリコン膜６２７でメモリ
セルアレイ形成部６１３における浮遊ゲートを形成し、
ＯＮＯ膜（シリコン酸化膜／シリコン窒化膜／シリコン
酸化膜）６３１で浮遊ゲートと制御ゲートとの容量誘電
体膜を形成する。なお、周辺回路形成部６１２に形成す
るシリコン酸化膜６２６とメモリセルアレイ形成部６１
３に形成するシリコン酸化膜６２６とは、膜厚が異なる
ものを別工程で形成してもよい。

【０１１９】そして、Ｎ型多結晶シリコン膜６３２で周
辺回路形成部６１２におけるゲート電極とメモリセルア
レイ形成部６１３における制御ゲートとを形成する。な
お、多結晶シリコン膜６２７、６３２の両方で周辺回路
形成部６１２におけるゲート電極を形成してもよい。ま
た、多結晶シリコン膜６２７だけで周辺回路形成部６１
２におけるゲート電極を形成してもよい。

【０１２０】次に、図１１（ａ）に示すように、周辺回
路形成部６１２のＰ型領域６１４とメモリセルアレイ形
成部６１３とにＮ形不純物をイオン注入することによ
り、多結晶シリコン膜６３２の両側に一対のＮ型不純物
拡散層６３３を形成する。さらに、周辺回路形成部６１
２のＮ型領域６１５にＰ形不純物をイオン注入すること
により、多結晶シリコン膜６３２の両側にＰ型不純物拡
散層６３４を形成する。これにより、周辺回路形成部６
１２にＣＭＯＳ回路を構成するＮ型ＭＯＳトランジスタ
６３５及びＰ型ＭＯＳトランジスタ６３６が、メモリセ
ルアレイ形成部６１３にメモリセルトランジスタ６３７
がそれぞれ完成する。しかる後、層間絶縁膜６４１を全
面に形成する。

【０１２１】次に、図１１（ｂ）に示すように、Ｎ型不
純物拡散層６３３及びＰ型不純物拡散層６３４に達する
コンタクト孔６４２を層間絶縁膜６４１に開孔する。そ
して、コンタクト孔６４２においてＮ型不純物拡散層６
３３及びＰ型不純物拡散層６３４とそれぞれ接続される
ように、Ａｌ配線６４３をパターン形成する。さらに、
表面保護膜（図示せず）等を形成して、周辺回路形成部
６１２にＣＭＯＳ回路を有し且つメモリセルアレイ形成
部６１３に浮遊ゲート型のメモリセルトランジスタ６３
７を有する不揮発性半導体記憶装置を完成させる。

【０１２２】このように、本実施形態では、先ず単結晶
シリコン半導体層７３の所定箇所にトレンチ型素子分離
構造６２１を形成した後、このとき使用したシリコン窒
化膜６２２のエッチングマスクを今度は酸化防止膜とし
て利用し、ＬＯＣＯＳ法によりフィールド酸化膜６２３
ａ，６２３ｂを形成するので、フィールド酸化膜を形成
するために新たに酸化防止膜となるシリコン窒化膜など
のマスクを形成する必要がなく、製造工程数を少なくす
ることができる。

【０１２３】なお、本実施形態は、浮遊ゲート型のメモ
リセルトランジスタを有する不揮発性半導体記憶装置の
製造に本発明を適用したものであるが、本発明は、浮遊
ゲート型以外のメモリセルトランジスタを有する不揮発
性半導体記憶装置や不揮発性半導体記憶装置以外のＤＲ
ＡＭなどの半導体装置の製造にも適用することができ
る。

【０１２４】以下、本発明の第７の実施形態について図
１２〜図１３を参照して説明する。本実施形態は、１ト
ランジスタ・１キャパシタ型のＤＲＡＭの製造方法に係
る好適な実施形態であるが、上述した第１〜第５の実施
形態で説明した半導体装置の製造にも適用することが可
能である。

【０１２５】本実施形態により製造するＤＲＡＭでは、
素子の微細化に伴う電界強度の上昇を抑制するために２
種類の内部電源を用いる。すなわち、周辺回路形成部を
構成するＭＯＳトランジスタのゲート電極に比較的高い
方の電圧を印加し、メモリセルアレイ部を構成するＭＯ
Ｓトランジスタのゲート電極に比較的低い方の電圧を印
加する。従って、それぞれのＭＯＳトランジスタのゲー
ト酸化膜を印加電圧に適した膜厚にしなければならな
い。例えば、印加電圧２０Ｖでは３０ｎｍ程度、５Ｖで
は１７ｎｍ程度、３．３Ｖでは１１ｎｍ程度とすること
が好ましい。

【０１２６】そこで、本実施形態による製造方法では、
周辺回路部とメモリセルアレイ部とを第１〜第５の実施
形態のようにＬＯＣＯＳ法及びトレンチ素子分離法でそ
れぞれ素子分離するとともに、両部のゲート酸化膜をそ
れぞれの活性素子に関して最適な膜厚に形成するＤＲＡ
Ｍを、ショートなどの不良を防止しつつできるだけ少な
い工程数で製造するようにした。

【０１２７】本実施形態のＤＲＡＭを製造するには、ま
ず、図１２（ａ）に示すように、単結晶シリコン半導体
基板部８１の上に埋め込み酸化膜８２を介して単結晶シ
リコン半導体層８３が設けられたＳＯＩ構造基板７０１
を用意する。このＳＯＩ構造基板７０１は、いわゆる貼
り合わせ基板で良く、単結晶シリコン半導体基板部８１
の表面に熱酸化処理を施して埋め込み酸化膜８２を３０
ｎｍ程度の膜厚に形成し、この埋め込み酸化膜８２の上
に単結晶シリコン半導体基板を貼り合わせ、この単結晶
半導体基板の全面を研磨又はエッチングして膜厚を例え
ば５０ｎｍ程度に調整して単結晶シリコン半導体層８３
を形成する。なお、いわゆるＳＩＭＯＸにより、単結晶
シリコン半導体基板内に埋め込み酸化膜が形成されてな
るＳＯＩ構造基板を用いても良い。

【０１２８】続いて、ＳＯＩ構造基板７０１の単結晶シ
リコン半導体層８３の周辺回路形成部７５１にリンなど
のＮ型不純物をイオン注入してＮ型領域７３１を形成す
るとともに、メモリセルアレイ形成部７５２にホウ素な
どのＰ型不純物をイオン注入してＰ型領域７３２を形成
する。

【０１２９】次に、膜厚２０〜４０ｎｍ程度のパッドシ
リコン酸化膜８８を熱酸化でシリコン基板７０１上の全
面に形成する。そして、パッドシリコン酸化膜８８上の
全面にＣＶＤ法でシリコン窒化膜８６を堆積形成する。

【０１３０】その後、図１２（ｂ）に示すように、フォ
トリソグラフィ及びそれに続くドライエッチングによっ
て、メモリセルアレイ形成部７５２の活性領域にすべき
領域から、素子分離領域にすべき領域のみのシリコン窒
化膜８６及びパッドシリコン酸化膜８８を除去する。

【０１３１】続いて、このようにパターニングされたシ
リコン窒化膜８６をマスクとして、単結晶シリコン半導
体層８３にその下層の埋め込み酸化膜８２に達する溝８
４を形成する。その後、溝８４を埋め込むようにシリコ
ン窒化膜８６上にシリコン酸化膜８５をＣＶＤ法により
堆積させ、シリコン窒化膜８６をストッパーとしてシリ
コン酸化膜８５に化学機械研磨（ＣＭＰ）を施し、溝８
４内のみにシリコン酸化膜８５が充填されてなるトレン
チ型素子分離構造７０５を形成する。

【０１３２】続いて、図１２（ｃ）に示すように、メモ
リセルアレイ部７５２をフォトレジスト８７で覆い、周
辺回路形成部７５１の素子分離領域にすべき部分（Ｐ型
領域７３２及びＮ型領域７３１の境界近傍を含む）か
ら、シリコン窒化膜８６を除去する。これにより、トレ
ンチ型素子分離構造７０５上以外で、周辺回路形成部７
５１の活性領域にすべき領域とメモリセルアレイ形成部
７５２の全面とにシリコン窒化膜８６が残存する。

【０１３３】次に、フォトレジスト８７を除去した後、
今度はシリコン窒化膜８６を酸化防止膜として用い、シ
リコン窒化膜８６をマスクにして、単結晶シリコン半導
体層８３を選択的に酸化し、周辺回路形成部７５１の素
子分離領域及び型領域７３１，７３２の境界を含むシリ
コン基板７０１の部分に膜厚５００〜８００ｎｍ程度の
フィールド酸化膜７０２ｂ，７０２ａを形成する。これ
らフィールド酸化膜７０２ａは、領域７３１，７３２間
を単結晶シリコン半導体層８３の主表面において被覆す
る。

【０１３４】次に、図１２（ｄ）に示すように、シリコ
ン窒化膜８６及びその下層のパッドシリコン酸化膜８８
を除去した後、露出している単結晶シリコン半導体層８
３の表面に熱酸化を施すことにより、フィールド酸化膜
７０２ａ，７０２ｂが形成されていないＮ型領域７３１
及びＰ型領域７３２の表面上に、膜厚２０〜３０ｎｍ程
度のゲート酸化膜７０３を形成する。

【０１３５】次に、図１３（ａ）に示すように、膜厚２
００〜４００ｎｍ程度のＮ型多結晶シリコン膜（７０
４，７１２）及び膜厚１００〜１５０ｎｍ程度のシリコ
ン酸化膜７０７をＣＶＤ法で全面に堆積させる。そし
て、これらのシリコン酸化膜７０７及び多結晶シリコン
膜を、周辺回路形成部７５１においてＭＯＳトランジス
タのゲート電極７０４のパターンに加工し、メモリセル
アレイ形成部７５２においてゲート電極７１２のパター
ンに加工する。しかる後、メモリセルアレイ形成部７５
２を覆うようにパターンに形成したフォトレジスト（図
示せず）とフィールド酸化膜７０２ａ，７０２ｂとゲー
ト電極７０４とをマスクとして、Ｎ型領域７３１にＰ型
不純物をイオン注入する。これにより、ゲート電極７０
４の両側のＮ型領域７３１表面内にＰ型低濃度不純物拡
散層（ＬＤＤ層）７０６を形成する。更に、前記フォト
レジストを除去し、今度は周辺回路形成部７５１を覆う
パターンにフォトレジスト（図示せず）を形成し、フィ
ールド酸化膜７０２ａとトレンチ型素子分離構造７０５
及びゲート電極７１２とをマスクとして、Ｐ型領域７３
２にＮ型不純物をイオン注入する。これにより、ゲート
電極７１２の両側のＰ型領域７３２表面内にＮ型低濃度
不純物拡散層（ＬＤＤ層）７１６を形成する。

【０１３６】次に、図１３（ｂ）に示すように、膜厚１
００〜２００ｎｍ程度のシリコン酸化膜７０８をＣＶＤ
法で全面に堆積し、単結晶シリコン半導体層８３の表面
がＮ型領域７３１およびＰ型領域７３２において露出す
るまでシリコン酸化膜７０８およびゲート酸化膜７０３
をエッチバックする。これにより、ゲート電極７０４お
よびシリコン酸化膜７０７の側面と、ゲート電極７１２
およびシリコン酸化膜７０７の側面とにシリコン酸化膜
７０８からなるサイドウォール酸化膜を形成する。

【０１３７】次に、周辺回路形成部７５１を覆うパター
ンにフォトレジスト（図示せず）を形成し、サイドウォ
ール酸化膜７０８を新たなマスクとして、Ｐ型領域７３
２にＮ型不純物をイオン注入し、ゲート電極７１２の両
側のＰ型領域７３２表面部に、ＭＯＳトランジスタのソ
ース・ドレイン領域となる一対のＮ型高濃度不純物拡散
層７１８を形成する。

【０１３８】しかる後、前記フォトレジストを除去し、
今度はメモリセルアレイ形成部７５２を覆うようなパタ
ーンに形成したフォトレジスト（図示せず）とフィール
ド酸化膜７０２ａ，７０２ｂとゲート電極７０４とサイ
ドウォール酸化膜７０８をマスクとしてＮ型領域７３１
にＰ型不純物をイオン注入し、ゲート電極７０４の両側
のＮ型領域７３１表面部に、ＭＯＳトランジスタのソー
ス・ドレインとなる一対のＰ型高濃度不純物拡散層７１
４を形成する。

【０１３９】次に、図１３（ｃ）に示すように、ＭＯＳ
トランジスタのソース・ドレインの一方と接続される下
部電極７２１と、ＯＮＯ膜などのキャパシタ誘電体膜７
２３と、キャパシタ誘電体膜７２３を介して下部電極７
２１と対向する上部電極７２５とからなるキャパシタを
形成し、全面を絶縁膜７２４で覆った後、残りのＭＯＳ
トランジスタのソース・ドレインに引出し電極７２２を
形成する。以下、保護膜を形成するなどの公知の工程を
施すことにより、本実施形態のＤＲＡＭが製造される。

【０１４０】このように、本実施形態では、先ず単結晶
シリコン半導体層８３の所定箇所にトレンチ型素子分離
構造７０５を形成した後、このとき使用したシリコン窒
化膜８６のエッチングマスクを今度は酸化防止膜として
利用し、ＬＯＣＯＳ法によりフィールド酸化膜７０２
ａ，７０２ｂを形成するので、フィールド酸化膜を形成
するために新たに酸化防止膜となるシリコン窒化膜など
のマスクを形成する必要がなく、製造工程数を少なくす
ることができる。

【０１４１】本実施形態で製造された半導体装置は、周
辺回路部（７５１）においては膜厚が大きいフィールド
酸化膜７０２でＭＯＳトランジスタ間を電気的に分離す
るとともに、メモリセルアレイ部（７５２）においては
トレンチ型素子分離構造７０５によりＭＯＳトランジス
タ間を電気的に分離する。このため、ＣＭＯＳ回路が多
く形成される周辺回路部（７５１）ではガードリングな
どを設けることなく小さい分離幅で素子分離が行え、且
つ、ＮチャネルＭＯＳトランジスタが多く形成されるメ
モリセルアレイ部（７５２）ではバーズビークによる分
離幅の拡大等の不都合が生じず、また拡散層の漏れ電流
を抑制することができる。

【０１４２】本実施形態は、ＤＲＡＭの製造に関するも
のであるが、本発明は、ＬＯＣＯＳ法およびトレンチド
素子分離法の両方で素子分離を行う半導体装置であれ
ば、浮遊ゲート型などのメモリセルトランジスタを有す
る不揮発性半導体記憶装置や論理集積回路装置などの半
導体装置の製造にも適用することができる。

【０１４３】

【発明の効果】本発明によれば、導電型の異なる２つの
領域の境界領域を従来よりも狭い幅で電気的に分離する
ことが可能になって、半導体装置をより高集積化するこ
とができる。また、導電型の異なる２つの領域の境界部
位で、ＣＭＯＳ回路の２種類のＭＯＳトランジスタのゲ
ート電極を直接接続することが可能になって、半導体装
置の信頼性を向上させることができる。

【０１４４】また、素子分離に伴う面積損失が少なくな
るので、半導体集積回路が高集積化され、チップ面積を
大幅に縮小することが可能になる。よって、半導体装置
を低コストで提供できるようになる。

【０１４５】また、フィールド酸化膜を用いた素子分離
構造が適している領域及びトレンチ型素子分離構造が適
している領域にこれらの素子分離構造を適用することが
でき、全体として高い集積度を有する半導体装置を製造
することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態の半導体装置の模式的
な平面図である。

【図２】本発明の第１の実施形態の半導体装置の模式図
な断面図である。

【図３】本発明の第２の実施形態の半導体装置の模式的
な平面図である。

【図４】本発明の第２の実施形態の半導体装置であるＤ
ＲＡＭの模式図な断面図である。

【図５】本発明の第３の実施形態の半導体装置であるフ
ラッシュメモリの模式図な断面図である。

【図６】本発明の第４の実施形態の半導体装置であるフ
ラッシュメモリの模式図な断面図である。

【図７】本発明の第５の実施形態の半導体装置であるＤ
ＲＡＭの模式図な断面図である。

【図８】本発明の第６の実施形態の半導体装置の製造方
法を工程順に示す断面図である。

【図９】本発明の第６の実施形態の半導体装置の製造方
法を工程順に示す断面図である。

【図１０】本発明の第６の実施形態の半導体装置の製造
方法を工程順に示す断面図である。

【図１１】本発明の第６の実施形態の半導体装置の製造
方法を工程順に示す断面図である。

【図１２】本発明の第７の実施形態の半導体装置の製造
方法を工程順に示す断面図である。

【図１３】本発明の第７の実施形態の半導体装置の製造
方法を工程順に示す断面図である。

【符号の説明】

２１，３１，４１，５１，６１，７１，８１ 単結晶シ
リコン半導体基板部 ２２，３２，４２，５２，６２，７２，８２ 埋め込み
酸化膜 ２３，３３，４３，５３，６３，７３，８３ 単結晶シ
リコン半導体層 ２４，２６，３４，３６，４４，４６，５４，５６，６
４，７４，８４ 溝 ２５，２７，３５，３７，４５，４７，５５，５７，６
５，７５，８５ シリコン酸化膜 １００，２００，３００，４００，５０１，６１１，７
０１ ＳＯＩ構造基板 １０１，２０１，３０１，４５２，５０４，６１４，６
１６，７３２ Ｐ型領域 １０２，２０２，３０２，４５１，５０３，６１５，７
３１ Ｎ型領域 １０３，２０３，２４８，３０３，４５４，４６４，５
０６，６３５ Ｎ型ＭＯＳトランジスタ １０４，２０４，３０４，４５３，４５８，５０５，６
３６ Ｐ型ＭＯＳトランジスタ １０５，１０６，２０５，２０６，３０５，３０６，４
０５，４０６，４７１，５１９，６２１，７０５ トレ
ンチ型素子分離構造 １１０，１１１，２１０，２１１，３１０，３１１，４
１０，４１１，４５６，４６２，５０８，７０４，７１
２ ゲート電極 １１４，２１４，３１４，４１４，４８２，５１５，６
２３ａ，６２３ｂ，７０２ａ，７０２ｂ フィールド酸
化膜 １２０，２２０，３２０，３４６，４４６，６３３ Ｎ
型不純物拡散層 １２２，２２２，３２２，４２２，４５８，６３４ Ｐ
型不純物拡散層 １３２，２３２，３３２，４３２，５０７，６２６，７
０３ ゲート酸化膜 ２４１，３４１，４４１，５４０ メモリセル ７０６ Ｐ型低濃度不純物拡散層 ７１６ Ｎ型低濃度不純物拡散層 ７１４ Ｐ型高濃度不純物拡散層 ７１８ Ｎ型高濃度不純物拡散層

フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０１Ｌ 27/108 Ｈ０１Ｌ 27/10 ４３４ 21/8242 ６８１Ｄ

Claims (13)

【特許請求の範囲】
1. 【請求項１】 半導体基体上に絶縁層を介して半導体層
   が設けられてなるＳＯＩ構造半導体基板に構成され、 互いに異なる電位に固定された第１導電型の第１の素子
   領域と第２導電型の第２の素子領域とが前記半導体層の
   表面部に隣接して形成され、前記第１の素子領域及び前
   記第２の素子領域の少なくともいずれか一方に前記第１
   及び第２の素子領域とは逆導電型のソース／ドレインを
   有する複数のトランジスタが形成された半導体装置であ
   って、 前記複数のトランジスタが第１の素子分離構造により互
   いに電気的に分離されているとともに、前記第１の素子
   領域と前記第２の素子領域とが第２の素子分離構造によ
   り電気的に分離されており、 少なくとも前記第１の素子分離構造が前記絶縁層に達す
   る素子分離用絶縁膜を有して構成されていることを特徴
   とする半導体装置。
2. 【請求項２】 前記第１の素子領域に形成されたトラン
   ジスタのゲート電極と前記第２の素子領域に形成された
   トランジスタのゲート電極とが、前記第２の素子分離構
   造上において直接接続されていることを特徴とする請求
   項１に記載の半導体装置。
3. 【請求項３】 第１導電型の第３の素子領域と、この第
   ３の素子領域に包含され且つ電源電位とは逆電位に固定
   された第２導電型の第４の素子領域とが前記半導体層の
   表面部に更に形成されており、前記第３の素子領域と前
   記第４の素子領域とが第３の素子分離構造により電気的
   に分離されていることを特徴とする請求項１又は２に記
   載の半導体装置。
4. 【請求項４】 前記第３の素子領域に形成されたトラン
   ジスタのゲート電極と前記第４の素子領域に形成された
   トランジスタのゲート電極とが、前記第３の素子分離構
   造上において直接接続されていることを特徴とする請求
   項３に記載の半導体装置。
5. 【請求項５】 前記第１及び第２の素子分離構造がそれ
   ぞれ前記半導体層の素子分離領域に形成された溝内に素
   子分離用絶縁膜が充填されてなるトレンチ型素子分離構
   造或いは前記半導体層の素子分離領域にＬＯＣＯＳ法に
   より素子分離用絶縁膜が形成されてなるフィールド酸化
   膜であることを特徴とする請求項１〜４のいずれか１項
   に記載の半導体装置。
6. 【請求項６】 前記第１の領域がメモリセル領域であ
   り、前記第２の素子領域が周辺回路領域であることを特
   徴とする請求項１又は２に記載の半導体装置。
7. 【請求項７】 半導体基体上に絶縁層を介して半導体層
   が設けられてなるＳＯＩ構造半導体基板と、 前記半導体層の主表面内で前記絶縁層に達する素子分離
   用絶縁膜を有する第１、第２及び第３の素子分離構造
   と、 前記半導体層に画定された第１の導電型の第１の半導体
   領域と、 前記半導体層に画定された第２の導電型の第２の半導体
   領域と、 前記半導体層に画定された第２の導電型の第３の半導体
   領域と、 前記半導体層に画定された第１の導電型の第４の半導体
   領域とを備え、 前記第１及び第２の半導体領域の間、前記第２及び第３
   の半導体領域の間及び前記第３及び第４の半導体領域の
   間に、前記半導体層の素子分離領域に形成された溝内に
   素子分離用絶縁膜が充填されてなるトレンチ型素子分離
   構造或いは前記半導体層の素子分離領域にＬＯＣＯＳ法
   により素子分離用絶縁膜が形成されてなるフィールド酸
   化膜である前記第１の素子分離構造、前記第２の素子分
   離構造及び前記第３の素子分離構造がそれぞれ形成さ
   れ、それにより前記第１及び第２の半導体領域、前記第
   ２及び第３の半導体領域及び前記第３及び第４の半導体
   領域がそれぞれ相互に分離されていることを特徴とする
   半導体装置。
8. 【請求項８】 前記第１の半導体領域内には複数個の第
   １の回路素子が形成され、これら複数個の第１の回路素
   子を相互に分離するため前記第１の半導体領域内の前記
   半導体層の主表面に第４の素子分離構造が形成されてお
   り、 前記第２の半導体領域内には複数個の第２の回路素子が
   形成され、これら複数個の第２の回路素子を相互に分離
   するため前記第２の半導体領域内の前記半導体層の主表
   面に第５の素子分離構造が形成されており、 前記第３の半導体領域内には複数個の第３の回路素子が
   形成され、これら複数個の第３の回路素子を相互に分離
   するため前記第３の半導体領域内の前記半導体層の主表
   面に第６の素子分離構造が形成されており、 前記第４、第５及び第６の素子分離構造がそれぞれ前記
   半導体層の素子分離領域に形成された溝内に素子分離用
   絶縁膜が充填されてなるトレンチ型素子分離構造或いは
   前記半導体層の素子分離領域にＬＯＣＯＳ法により素子
   分離用絶縁膜が形成されてなるフィールド酸化膜である
   ことを特徴とする請求項７に記載の半導体装置。
9. 【請求項９】 前記第１の半導体領域内の前記第１の回
   路素子と前記第２の半導体領域内の前記第２の回路素子
   とを電気的に接続するため前記半導体層の主表面の上方
   に形成された第１の接続導体と、 前記第３の半導体領域内の前記第３の回路素子と前記第
   ４の半導体領域内の前記第４の回路素子とを電気的に接
   続するため前記半導体層の主表面の上方に形成された第
   ２の接続導体とを有し、 前記第１の接続導体は、前記第１及び第２の半導体領域
   間の接合を横断するようにして前記第１の素子分離構造
   の上を延びて存在し、 前記第２の接続導体は、前記第３及び第４の半導体領域
   間の接合を横断するようにして前記第３の素子分離構造
   膜の上を延びて存在していることを特徴とする請求項７
   又は８に記載の半導体装置。
10. 【請求項１０】 前記第１の半導体領域内には不揮発性
    メモリセルのアレイ及び第１のＮＭＯＳトランジスタが
    形成され、前記第２の半導体領域内には第１のＰＭＯＳ
    トランジスタが形成され、前記第３の半導体領域内には
    第２のＰＭＯＳトランジスタが形成され、前記第４の半
    導体領域内には第２のＮＭＯＳトランジスタが形成さ
    れ、 前記第１のＮＭＯＳトランジスタ及び前記第１のＰＭＯ
    Ｓトランジスタのゲートは、前記第１及び第２の半導体
    領域間の接合を横断するようにして前記第１のフィール
    ド酸化膜の上を延びて存在している第１の接続導体によ
    り相互に電気的に分離され、前記第２のＮＭＯＳトラン
    ジスタ及び前記第２のＰＭＯＳトランジスタのゲート
    は、前記第３及び第４の半導体領域間の接合を横断する
    ようにして前記第３のフィールド酸化膜の上を延びて存
    在している第２の接続導体により相互に電気的に分離さ
    れていることを特徴とする請求項７〜９のいずれか１項
    に記載の半導体装置。
11. 【請求項１１】 前記メモリセル領域がＤＲＡＭのメモ
    リセル又は不揮発性メモリのメモリセルを含むことを特
    徴とする請求項６に記載の半導体装置。
12. 【請求項１２】 半導体基体上に絶縁層を介して半導体
    層が設けられてなるＳＯＩ構造半導体基板を用いた半導
    体装置の製造方法において、 第１の導電型の第１の半導体領域と複数個の第２の半導
    体領域とを前記半導体層に画定し、前記第２の半導体領
    域の１つを第２の導電型とするとともに前記第１の半導
    体領域に対して前記半導体層の主表面に終端する第１の
    接合を形成するように配置し、前記第２の半導体領域を
    前記第１及び第２の導電型のうちの１つとするとともに
    隣接する前記第２の半導体領域に対して前記半導体層の
    主表面に終端する第２の接合を形成するように配置する
    工程と、 前記半導体層の上にマスクパターンを形成し、このマス
    クパターンを用いて前記半導体層の前記第１の半導体領
    域の少なくとも１つの素子分離領域に溝を形成した後、
    前記溝内に素子分離用絶縁膜を充填してトレンチ型素子
    分離構造を形成する工程と、 前記マスクパターンを今度は酸化防止膜として再び用
    い、前記半導体層の主表面において前記第１の接合を分
    断するように第１のフィールド酸化膜を、また前記半導
    体層の主表面において前記第２の接合を分断するように
    複数個の第２のフィールド酸化膜を形成する工程と、 前記第１の半導体領域に第１の回路素子を、また前記第
    ２の半導体領域に第２の回路素子を形成する工程とを有
    する半導体装置の製造方法。
13. 【請求項１３】 半導体基体上に絶縁層を介して半導体
    層が設けられてなるＳＯＩ構造半導体基板を用いた半導
    体装置の製造方法において、 第１の導電型の第１の半導体領域と第２の導電型の第２
    の半導体領域とをこれら第１及び第２の半導体領域の間
    に前記半導体層の主表面に終端する接合を形成するよう
    に前記半導体層内に画定する工程と、 前記半導体層の主表面において前記接合を分断するよう
    に第１の素子分離構造を、続いて前記半導体層の前記第
    ２の半導体領域内に複数個の第２の素子分離構造を形成
    する工程と、 前記半導体層の前記第１の半導体領域に第１の回路素子
    を、また前記第２の半導体領域に第２の回路素子を形成
    する工程とを有し、 前記第１及び第２の素子分離構造を、それぞれ前記半導
    体層の素子分離領域に形成された溝内に素子分離用絶縁
    膜が充填されてなるトレンチ型素子分離構造或いは前記
    半導体層の素子分離領域にＬＯＣＯＳ法により素子分離
    用絶縁膜が形成されてなるフィールド酸化膜として形成
    することを特徴とする半導体装置の製造方法。