JP3068439B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、微細加工技術で実現さ
れる高い集積度のＭＯＳＬＳＩを含む半導体装置および
その製造方法に関するものである。
れる高い集積度のＭＯＳＬＳＩを含む半導体装置および
その製造方法に関するものである。
【０００２】
【従来の技術】シリコンを半導体基板として使用した半
導体装置においては、従来から、素子分離法として基板
上に選択的に厚い熱酸化膜を形成する、いわゆるＬＯＣ
ＯＳ法がよく用いられてきた。ところが、ＬＯＣＯＳ法
では厚い熱酸化膜の周縁から活性領域に向かって横方向
に成長する酸化膜領域、いわゆるバーズビーク（Bird's
Beak）が微細化の障害となるため、近年、他の技術、特
にフィールド・シールド素子分離法が注目されてきてい
る。
導体装置においては、従来から、素子分離法として基板
上に選択的に厚い熱酸化膜を形成する、いわゆるＬＯＣ
ＯＳ法がよく用いられてきた。ところが、ＬＯＣＯＳ法
では厚い熱酸化膜の周縁から活性領域に向かって横方向
に成長する酸化膜領域、いわゆるバーズビーク（Bird's
Beak）が微細化の障害となるため、近年、他の技術、特
にフィールド・シールド素子分離法が注目されてきてい
る。
【０００３】フィールド・シールド素子分離法は、例え
ば、日経マイクロデバイス、１９９２年６月号第８４〜
８８頁に示されているように、半導体素子を形成する活
性領域の間にフィールド・シールド絶縁膜とフィールド
・シールド電極からなるＭＯＳ構造（以下、フィールド
・シールド分離構造と称する）を設け、フィールド・シ
ールド電極を基準電位（例えばＧＮＤ、０Ｖ）に固定す
ることにより、基板表面において寄生チャネルが形成さ
れることを防止して活性領域間の絶縁分離を行なうもの
である。
ば、日経マイクロデバイス、１９９２年６月号第８４〜
８８頁に示されているように、半導体素子を形成する活
性領域の間にフィールド・シールド絶縁膜とフィールド
・シールド電極からなるＭＯＳ構造（以下、フィールド
・シールド分離構造と称する）を設け、フィールド・シ
ールド電極を基準電位（例えばＧＮＤ、０Ｖ）に固定す
ることにより、基板表面において寄生チャネルが形成さ
れることを防止して活性領域間の絶縁分離を行なうもの
である。
【０００４】さらに、このフィールド・シールド素子分
離法の改良版としては、特開平５−１０９８８６号公報
に、フィールド・シールド絶縁膜とフィールド・シール
ド電極からなるフィールド・シールド分離構造を半導体
基板に設けた溝（トレンチ）の内部に埋め込んだ構造の
ものが示されており、より集積度の高い集積回路を実現
することが期待されている。
離法の改良版としては、特開平５−１０９８８６号公報
に、フィールド・シールド絶縁膜とフィールド・シール
ド電極からなるフィールド・シールド分離構造を半導体
基板に設けた溝（トレンチ）の内部に埋め込んだ構造の
ものが示されており、より集積度の高い集積回路を実現
することが期待されている。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
フィールド・シールド分離構造は集積度の面で未だ不満
足なものであった。例えば、集積度の向上を目的として
フィールド・シールド構造を溝の内部に埋め込んだ、前
記公報に記載の半導体装置でさえも、基板上に位置する
フィールド・シールド電極の上部の幅が溝の幅以上に大
きいことから、フィールド・シールド分離構造、すなわ
ち不活性領域に多くの面積を要してしまうという問題が
あった。そこで、従来以上の集積度の向上を実現するた
めには、従来のフィールド・シールド構造に更なる技術
改良を加えることが必要とされていた。
フィールド・シールド分離構造は集積度の面で未だ不満
足なものであった。例えば、集積度の向上を目的として
フィールド・シールド構造を溝の内部に埋め込んだ、前
記公報に記載の半導体装置でさえも、基板上に位置する
フィールド・シールド電極の上部の幅が溝の幅以上に大
きいことから、フィールド・シールド分離構造、すなわ
ち不活性領域に多くの面積を要してしまうという問題が
あった。そこで、従来以上の集積度の向上を実現するた
めには、従来のフィールド・シールド構造に更なる技術
改良を加えることが必要とされていた。
【０００６】本発明は、上記の事情に鑑みてなされたも
のであって、従来以上に集積度の向上を図り得るフィー
ルド・シールド分離構造を有する半導体装置、およびそ
の種の半導体装置を容易に実現し得る製造方法を提供す
ることを目的とする。
のであって、従来以上に集積度の向上を図り得るフィー
ルド・シールド分離構造を有する半導体装置、およびそ
の種の半導体装置を容易に実現し得る製造方法を提供す
ることを目的とする。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の半導体装置は、半導体基板上に形成され
た複数の素子を電気的に絶縁分離するための、フィール
ド・シールド絶縁膜とフィールド・シールド電極を有す
るフィールド・シールド分離構造を備えた半導体装置に
おいて、前記フィールド・シールド分離構造が形成され
る不活性領域内に前記半導体基板の表面側に開口し前記
素子を構成する拡散層の深さ以上の深さを有する溝が形
成され、該溝の内壁面に前記フィールド・シールド絶縁
膜が被着され、その内部に前記フィールド・シールド電
極が埋設されるとともに、該フィールド・シールド電極
の上面が前記半導体基板の表面と同一平面とされたこと
を特徴とするものである。
めに、本発明の半導体装置は、半導体基板上に形成され
た複数の素子を電気的に絶縁分離するための、フィール
ド・シールド絶縁膜とフィールド・シールド電極を有す
るフィールド・シールド分離構造を備えた半導体装置に
おいて、前記フィールド・シールド分離構造が形成され
る不活性領域内に前記半導体基板の表面側に開口し前記
素子を構成する拡散層の深さ以上の深さを有する溝が形
成され、該溝の内壁面に前記フィールド・シールド絶縁
膜が被着され、その内部に前記フィールド・シールド電
極が埋設されるとともに、該フィールド・シールド電極
の上面が前記半導体基板の表面と同一平面とされたこと
を特徴とするものである。
【０００８】また、前記フィールド・シールド分離構造
の絶縁分離性能を高めるためには、前記フィールド・シ
ールド電極に対して、Ｎ型素子分離領域側では負電位、
Ｐ型素子分離領域側では電源電圧の昇圧電位の少なくと
もいずれか一方が供給される構成とすることが望まし
い。
の絶縁分離性能を高めるためには、前記フィールド・シ
ールド電極に対して、Ｎ型素子分離領域側では負電位、
Ｐ型素子分離領域側では電源電圧の昇圧電位の少なくと
もいずれか一方が供給される構成とすることが望まし
い。
【０００９】さらに、前記フィールド・シールド絶縁膜
を、前記溝の内壁面側に形成される二酸化硅素膜と前記
フィールド・シールド電極側に形成される窒化硅素膜の
２層構造としたり、前記溝の内壁面側に形成される窒化
硅素膜と前記フィールド・シールド電極側に形成される
二酸化硅素膜の２層構造としたり、前記溝の内壁面側か
ら前記フィールド・シールド電極側に向けて順次形成さ
れる二酸化硅素膜−窒化硅素膜−二酸化硅素膜の３層構
造としてもよい。
を、前記溝の内壁面側に形成される二酸化硅素膜と前記
フィールド・シールド電極側に形成される窒化硅素膜の
２層構造としたり、前記溝の内壁面側に形成される窒化
硅素膜と前記フィールド・シールド電極側に形成される
二酸化硅素膜の２層構造としたり、前記溝の内壁面側か
ら前記フィールド・シールド電極側に向けて順次形成さ
れる二酸化硅素膜−窒化硅素膜−二酸化硅素膜の３層構
造としてもよい。
【００１０】一方、本発明の半導体装置の製造方法は、
半導体基板上に形成された複数の素子を電気的に絶縁分
離するためのフィールド・シールド絶縁膜とフィールド
・シールド電極を有するフィールド・シールド分離構造
を備えた半導体装置の製造方法において、前記フィール
ド・シールド分離構造が形成される不活性領域内に前記
半導体基板の表面側に開口し前記素子を構成する拡散層
の深さ以上の深さを有する溝を形成する第１の工程と、
該溝の内壁面を被覆する前記フィールド・シールド絶縁
膜を形成する第２の工程と、該溝の内部にその上面が前
記半導体基板の表面と同一平面となるようなフィールド
・シールド電極を形成する第３の工程を有することを特
徴とするものである。
半導体基板上に形成された複数の素子を電気的に絶縁分
離するためのフィールド・シールド絶縁膜とフィールド
・シールド電極を有するフィールド・シールド分離構造
を備えた半導体装置の製造方法において、前記フィール
ド・シールド分離構造が形成される不活性領域内に前記
半導体基板の表面側に開口し前記素子を構成する拡散層
の深さ以上の深さを有する溝を形成する第１の工程と、
該溝の内壁面を被覆する前記フィールド・シールド絶縁
膜を形成する第２の工程と、該溝の内部にその上面が前
記半導体基板の表面と同一平面となるようなフィールド
・シールド電極を形成する第３の工程を有することを特
徴とするものである。
【００１１】また、前記第３の工程においては、前記フ
ィールド・シールド絶縁膜上に前記フィールド・シール
ド電極となるべき材料を成膜し該材料を前記溝の内部に
埋め込んだ後、前記半導体基板の表面が露出するまで前
記材料の平坦加工を施すことによって前記フィールド・
シールド電極の上面を前記半導体基板の表面と同一平面
とすることが望ましい。そして、その具体的手段として
は、前記材料の成膜を硅素の気相成長法により行なうと
ともに、前記材料の平坦加工を化学的機械研磨法、エッ
チバック法、ウェットエッチングによる平坦化腐食法の
いずれかにより行なうことができる。
ィールド・シールド絶縁膜上に前記フィールド・シール
ド電極となるべき材料を成膜し該材料を前記溝の内部に
埋め込んだ後、前記半導体基板の表面が露出するまで前
記材料の平坦加工を施すことによって前記フィールド・
シールド電極の上面を前記半導体基板の表面と同一平面
とすることが望ましい。そして、その具体的手段として
は、前記材料の成膜を硅素の気相成長法により行なうと
ともに、前記材料の平坦加工を化学的機械研磨法、エッ
チバック法、ウェットエッチングによる平坦化腐食法の
いずれかにより行なうことができる。
【００１２】さらに、前記第２の工程においては、前記
溝の内壁面側から二酸化硅素膜、窒化硅素膜を順次積層
したり、前記溝の内壁面側から窒化硅素膜、二酸化硅素
膜を順次積層することによる２層構造のフィールド・シ
ールド絶縁膜、もしくは、前記溝の内壁面側から二酸化
硅素膜、窒化硅素膜、二酸化硅素膜を順次積層すること
による３層構造のフィールド・シールド絶縁膜を形成し
てもよい。
溝の内壁面側から二酸化硅素膜、窒化硅素膜を順次積層
したり、前記溝の内壁面側から窒化硅素膜、二酸化硅素
膜を順次積層することによる２層構造のフィールド・シ
ールド絶縁膜、もしくは、前記溝の内壁面側から二酸化
硅素膜、窒化硅素膜、二酸化硅素膜を順次積層すること
による３層構造のフィールド・シールド絶縁膜を形成し
てもよい。
【００１３】
【作用】本発明の半導体装置によれば、素子を構成する
拡散層の深さ以上の深さを有する溝の内部にフィールド
・シールド絶縁膜、フィールド・シールド電極が埋設さ
れているため、分離すべき拡散層相互の分離間隔は溝の
幅寸法と深さ寸法の２倍の合計の長さとなり、埋込み型
でないフィールド・シールド分離構造の場合と比べて実
質的に増大する。それに加えて、本発明の半導体装置の
場合、フィールド・シールド電極の上面が半導体基板表
面と同一平面とされているので、基板表面にてフィール
ド・シールド分離構造が要する面積は溝の幅の分だけで
済み、従来の埋込み型のフィールド・シールド分離構造
の場合と比べて微細化が図れる。
拡散層の深さ以上の深さを有する溝の内部にフィールド
・シールド絶縁膜、フィールド・シールド電極が埋設さ
れているため、分離すべき拡散層相互の分離間隔は溝の
幅寸法と深さ寸法の２倍の合計の長さとなり、埋込み型
でないフィールド・シールド分離構造の場合と比べて実
質的に増大する。それに加えて、本発明の半導体装置の
場合、フィールド・シールド電極の上面が半導体基板表
面と同一平面とされているので、基板表面にてフィール
ド・シールド分離構造が要する面積は溝の幅の分だけで
済み、従来の埋込み型のフィールド・シールド分離構造
の場合と比べて微細化が図れる。
【００１４】また、フィールド・シールド電極に対して
Ｎ型素子分離領域側で負電位を、またはＰ型素子分離領
域側で電源電圧（Ｖcc ）の昇圧電位を供給した場合に
は、ＧＮＤ電位やＶcc を供給した場合に比べて拡散層
電位変動時のオーバーシュートやアンダーシュートに対
する拡散層電位の限界値のマージンが大きくなるため、
絶縁分離性能の余裕度が大きくなる。
Ｎ型素子分離領域側で負電位を、またはＰ型素子分離領
域側で電源電圧（Ｖcc ）の昇圧電位を供給した場合に
は、ＧＮＤ電位やＶcc を供給した場合に比べて拡散層
電位変動時のオーバーシュートやアンダーシュートに対
する拡散層電位の限界値のマージンが大きくなるため、
絶縁分離性能の余裕度が大きくなる。
【００１５】さらに、フィールド・シールド絶縁膜を二
酸化硅素膜、窒化硅素膜からなる２層構造または３層構
造とした場合には、実効的な膜厚を薄くできるととも
に、全体として欠陥の少ない膜を形成することができ、
絶縁分離効果を高めることができる。
酸化硅素膜、窒化硅素膜からなる２層構造または３層構
造とした場合には、実効的な膜厚を薄くできるととも
に、全体として欠陥の少ない膜を形成することができ、
絶縁分離効果を高めることができる。
【００１６】一方、本発明の半導体装置の製造方法によ
れば、上記のような微細化に対応し得る半導体装置を容
易に製造することができる。例えば、第３の工程におい
て、フィールド・シールド絶縁膜上にフィールド・シー
ルド電極となるべき材料を溝の深さ以上の膜厚となるよ
うに硅素の気相成長法により成膜した後、化学的機械研
磨法、エッチバック法、ウェットエッチングによる平坦
化腐食法のいずれかにより材料の平坦加工を行なうと、
フォトリソグラフィー技術を用いることなく、上面が基
板表面と同一平面をなすフィールド・シールド電極を形
成することができる。
れば、上記のような微細化に対応し得る半導体装置を容
易に製造することができる。例えば、第３の工程におい
て、フィールド・シールド絶縁膜上にフィールド・シー
ルド電極となるべき材料を溝の深さ以上の膜厚となるよ
うに硅素の気相成長法により成膜した後、化学的機械研
磨法、エッチバック法、ウェットエッチングによる平坦
化腐食法のいずれかにより材料の平坦加工を行なうと、
フォトリソグラフィー技術を用いることなく、上面が基
板表面と同一平面をなすフィールド・シールド電極を形
成することができる。
【００１７】
【実施例】以下、本発明の第１実施例を図１〜図３を参
照して説明する。図１は本実施例のＭＯＳＬＳＩ（半導
体装置）におけるフィールド・シールド分離構造を示す
図（図１（ａ）は縦構造を示す断面図、（ｂ）は平面
図）であって、図中符号１はＮ型ＭＯＳトランジスタ
（分離すべき素子）、２はソース拡散層、３はドレイン
拡散層、４はゲート電極、５はフィールド・シールド絶
縁膜、６はフィールド・シールド電極である。
照して説明する。図１は本実施例のＭＯＳＬＳＩ（半導
体装置）におけるフィールド・シールド分離構造を示す
図（図１（ａ）は縦構造を示す断面図、（ｂ）は平面
図）であって、図中符号１はＮ型ＭＯＳトランジスタ
（分離すべき素子）、２はソース拡散層、３はドレイン
拡散層、４はゲート電極、５はフィールド・シールド絶
縁膜、６はフィールド・シールド電極である。
【００１８】図１（ａ）に示すように、半導体基板７表
面の活性領域８にＮ型ＭＯＳトランジスタ１が形成され
ている。Ｎ型ＭＯＳトランジスタ１は、ポリシリコンか
らなるゲート電極４と、１０〜１４ｎｍの膜厚の二酸化
硅素からなるゲート絶縁膜９と、ＬＤＤ（Lightly Dope
d Drain）構造のＮ型のソース、ドレイン拡散層２、３
で構成されている。そして、各活性領域８間が不活性領
域１０とされ、この不活性領域１０にＮ型ＭＯＳトラン
ジスタ１同士を電気的に絶縁分離するためのフィールド
・シールド分離構造１１が形成されている。
面の活性領域８にＮ型ＭＯＳトランジスタ１が形成され
ている。Ｎ型ＭＯＳトランジスタ１は、ポリシリコンか
らなるゲート電極４と、１０〜１４ｎｍの膜厚の二酸化
硅素からなるゲート絶縁膜９と、ＬＤＤ（Lightly Dope
d Drain）構造のＮ型のソース、ドレイン拡散層２、３
で構成されている。そして、各活性領域８間が不活性領
域１０とされ、この不活性領域１０にＮ型ＭＯＳトラン
ジスタ１同士を電気的に絶縁分離するためのフィールド
・シールド分離構造１１が形成されている。
【００１９】前記フィールド・シールド分離構造１１
は、フィールド・シールド絶縁膜５とフィールド・シー
ルド電極６で構成されている。不活性領域１０内には、
半導体基板７の表面側に開口しソース、ドレイン拡散層
２、３の深さ以上の深さを有する溝１２が形成されてお
り、溝１２の内壁面にフィールド・シールド絶縁膜５が
被着されている。さらに、溝１２の内部にはフィールド
・シールド絶縁膜５を介してフィールド・シールド電極
６が埋設されている。そして、フィールド・シールド電
極６の上面が半導体基板７の表面と同一平面とされてい
る。また、フィールド・シールド電極６の上方には層間
絶縁膜１３が形成されている。
は、フィールド・シールド絶縁膜５とフィールド・シー
ルド電極６で構成されている。不活性領域１０内には、
半導体基板７の表面側に開口しソース、ドレイン拡散層
２、３の深さ以上の深さを有する溝１２が形成されてお
り、溝１２の内壁面にフィールド・シールド絶縁膜５が
被着されている。さらに、溝１２の内部にはフィールド
・シールド絶縁膜５を介してフィールド・シールド電極
６が埋設されている。そして、フィールド・シールド電
極６の上面が半導体基板７の表面と同一平面とされてい
る。また、フィールド・シールド電極６の上方には層間
絶縁膜１３が形成されている。
【００２０】図１（ａ）、（ｂ）に示すように、ソー
ス、ドレイン拡散層２、３からコンタクトホール１４、
１５を介して電極配線１６、１７がそれぞれ形成されて
いる。また、図１（ｂ）に示すように、フィールド・シ
ールド電極６からコンタクトホール１８を介して電極配
線１９が、ゲート電極４からコンタクトホール２０を介
して電極配線２１がそれぞれ形成されている。
ス、ドレイン拡散層２、３からコンタクトホール１４、
１５を介して電極配線１６、１７がそれぞれ形成されて
いる。また、図１（ｂ）に示すように、フィールド・シ
ールド電極６からコンタクトホール１８を介して電極配
線１９が、ゲート電極４からコンタクトホール２０を介
して電極配線２１がそれぞれ形成されている。
【００２１】以下、上記構成のＭＯＳＬＳＩを製造する
方法について図２および図３を用いてその手順に沿って
説明する。まず、図２（ａ）に示すように、比抵抗３〜
４Ω・cm のＰ型シリコン単結晶基板７からなるウェハ
Ｗの表面に、Ｎ型ＭＯＳトランジスタを形成すべき領域
となる活性領域８上に残した二酸化硅素膜２２をエッチ
ング・マスクとして溝１２をそれぞれ形成する。なお、
溝１２の加工は塩素ガスを用いたドライ・エッチング法
により行ない、溝１２の深さを０．５〜１．５μｍ、幅
を０．２〜０．５μｍとする。
方法について図２および図３を用いてその手順に沿って
説明する。まず、図２（ａ）に示すように、比抵抗３〜
４Ω・cm のＰ型シリコン単結晶基板７からなるウェハ
Ｗの表面に、Ｎ型ＭＯＳトランジスタを形成すべき領域
となる活性領域８上に残した二酸化硅素膜２２をエッチ
ング・マスクとして溝１２をそれぞれ形成する。なお、
溝１２の加工は塩素ガスを用いたドライ・エッチング法
により行ない、溝１２の深さを０．５〜１．５μｍ、幅
を０．２〜０．５μｍとする。
【００２２】そして、図２（ｂ）に示すように、ウェハ
Ｗの表面に熱酸化処理または気相成長法により膜厚１０
〜８０ｎｍの二酸化硅素の絶縁膜２３を形成し、つい
で、その表面に気相成長法により膜厚１００〜５００ｎ
ｍのポリシリコン膜２４を形成する。この際、ポリシリ
コン膜２４は溝１２を完全に埋め込んでウェハＷの全面
を覆う形状になるとともに、ポリシリコンの気相成長時
に燐のような不純物を含有するか、気相成長工程後の不
純物導入を行なうかのいずれかの方法によりドープドポ
リシリコン膜とされ、したがって、導電性を備えてい
る。
Ｗの表面に熱酸化処理または気相成長法により膜厚１０
〜８０ｎｍの二酸化硅素の絶縁膜２３を形成し、つい
で、その表面に気相成長法により膜厚１００〜５００ｎ
ｍのポリシリコン膜２４を形成する。この際、ポリシリ
コン膜２４は溝１２を完全に埋め込んでウェハＷの全面
を覆う形状になるとともに、ポリシリコンの気相成長時
に燐のような不純物を含有するか、気相成長工程後の不
純物導入を行なうかのいずれかの方法によりドープドポ
リシリコン膜とされ、したがって、導電性を備えてい
る。
【００２３】ついで、図２（ｃ）に示すように、ウェハ
Ｗの表面側から基板７の表面が露出するまで化学的機械
研磨法（Chemical Mechano-Polishing 、以下、ＣＭＰ
法と称する）を行ない、基板７表面上のポリシリコン膜
２４を除去して溝１２の内部のみに埋め込んだ形状とす
る。なお、ＣＭＰ法とは、雑誌「電子材料」１９９３年
６月号第４１〜６２頁に詳述されているように、アルカ
リ溶液、砥粒剤等を用いた化学的・機械的研磨によりウ
ェハ表面を平坦化する技術である。そして、この研磨と
同時もしくは研磨後に活性領域８の基板７表面を保護し
ていた二酸化硅素膜２２、２３も除去する。このように
して、溝１２の内壁面に残った二酸化硅素膜２３がフィ
ールド・シールド絶縁膜５に、その内部に埋め込まれた
ポリシリコン膜２４がフィールド・シールド電極６にな
る。
Ｗの表面側から基板７の表面が露出するまで化学的機械
研磨法（Chemical Mechano-Polishing 、以下、ＣＭＰ
法と称する）を行ない、基板７表面上のポリシリコン膜
２４を除去して溝１２の内部のみに埋め込んだ形状とす
る。なお、ＣＭＰ法とは、雑誌「電子材料」１９９３年
６月号第４１〜６２頁に詳述されているように、アルカ
リ溶液、砥粒剤等を用いた化学的・機械的研磨によりウ
ェハ表面を平坦化する技術である。そして、この研磨と
同時もしくは研磨後に活性領域８の基板７表面を保護し
ていた二酸化硅素膜２２、２３も除去する。このように
して、溝１２の内壁面に残った二酸化硅素膜２３がフィ
ールド・シールド絶縁膜５に、その内部に埋め込まれた
ポリシリコン膜２４がフィールド・シールド電極６にな
る。
【００２４】その後、図２（ｄ）に示すように、活性領
域８に対して従来一般のＭＯＳトランジスタ形成工程が
行なわれる。すなわち、活性領域８にあたる基板７の表
面に熱酸化法により膜厚１０〜１４ｎｍの二酸化硅素か
らなるゲート絶縁膜９を形成し、その上面に形成するポ
リシリコンのゲート電極４をマスクとした砒素のイオン
注入法により拡散深さ０．１μｍ、濃度１０17ions/cm2
程度の浅い低濃度Ｎ型拡散層２５を形成し、これらを
Ｎ型ＭＯＳトランジスタ１のソース、ドレイン拡散層
２、３とする。
域８に対して従来一般のＭＯＳトランジスタ形成工程が
行なわれる。すなわち、活性領域８にあたる基板７の表
面に熱酸化法により膜厚１０〜１４ｎｍの二酸化硅素か
らなるゲート絶縁膜９を形成し、その上面に形成するポ
リシリコンのゲート電極４をマスクとした砒素のイオン
注入法により拡散深さ０．１μｍ、濃度１０17ions/cm2
程度の浅い低濃度Ｎ型拡散層２５を形成し、これらを
Ｎ型ＭＯＳトランジスタ１のソース、ドレイン拡散層
２、３とする。
【００２５】さらに、図３（ｅ）に示すように、これら
トランジスタ１をＬＤＤ構造とすべく工程が行なわれ
る。すなわち、各トランジスタ１のゲート電極４の両側
面に形成された絶縁膜２６、２６をゲート電極４ととも
にマスクとしてＮ型不純物である砒素をイオン注入法に
より導入することにより、拡散深さ約０．３μｍ、濃度
１０18〜１０21ions/cm2 程度の深い高濃度Ｎ型拡散層
２７を形成する。すると、この高濃度Ｎ型拡散層領域２
７は、先の低濃度Ｎ型領域２５よりゲート電極４から離
れて位置することにより短チャネル効果を防ぎ、かつソ
ース、ドレイン拡散層２、３の抵抗値を引き下げる効果
を奏する。また、フィールド・シールド電極６の表面お
よび各ソース、ドレイン拡散層２、３の表面には熱酸化
による二酸化硅素膜２８が形成される。
トランジスタ１をＬＤＤ構造とすべく工程が行なわれ
る。すなわち、各トランジスタ１のゲート電極４の両側
面に形成された絶縁膜２６、２６をゲート電極４ととも
にマスクとしてＮ型不純物である砒素をイオン注入法に
より導入することにより、拡散深さ約０．３μｍ、濃度
１０18〜１０21ions/cm2 程度の深い高濃度Ｎ型拡散層
２７を形成する。すると、この高濃度Ｎ型拡散層領域２
７は、先の低濃度Ｎ型領域２５よりゲート電極４から離
れて位置することにより短チャネル効果を防ぎ、かつソ
ース、ドレイン拡散層２、３の抵抗値を引き下げる効果
を奏する。また、フィールド・シールド電極６の表面お
よび各ソース、ドレイン拡散層２、３の表面には熱酸化
による二酸化硅素膜２８が形成される。
【００２６】その後、図３（ｆ）に示すように、従来一
般のＭＯＳデバイスのプロセス・フローと同様、ウェハ
Ｗの表面にボロンおよび燐を含有するシリケート・ガラ
ス（ＢＰＳＧ）のような層間絶縁膜１３を形成する。
般のＭＯＳデバイスのプロセス・フローと同様、ウェハ
Ｗの表面にボロンおよび燐を含有するシリケート・ガラ
ス（ＢＰＳＧ）のような層間絶縁膜１３を形成する。
【００２７】さらに、図３（ｇ）に示すように、コンタ
クトホール形成工程、導電性ポリシリコン、チタン・タ
ングステン、アルミニウム等を単層あるいは積層構造に
した電極配線１６、１７の形成工程を行なう。このよう
にして本実施例のＭＯＳＬＳＩが完成する。
クトホール形成工程、導電性ポリシリコン、チタン・タ
ングステン、アルミニウム等を単層あるいは積層構造に
した電極配線１６、１７の形成工程を行なう。このよう
にして本実施例のＭＯＳＬＳＩが完成する。
【００２８】本実施例のＭＯＳＬＳＩにおいては、ソー
ス、ドレイン拡散層２、３の深さ以上の深さを有する溝
１２の内部にフィールド・シールド絶縁膜５、フィール
ド・シールド電極６が埋め込まれているため、分離すべ
き拡散層２、３相互の分離間隔は溝１２の幅寸法と深さ
寸法の２倍の合計の長さとなり、埋込み型でないフィー
ルド・シールド分離構造の場合と比べて実質的に増大す
る。その際、溝１２の深さがソース、ドレイン拡散層
２、３深さより深くなる程、絶縁分離性能は高くなる。
ス、ドレイン拡散層２、３の深さ以上の深さを有する溝
１２の内部にフィールド・シールド絶縁膜５、フィール
ド・シールド電極６が埋め込まれているため、分離すべ
き拡散層２、３相互の分離間隔は溝１２の幅寸法と深さ
寸法の２倍の合計の長さとなり、埋込み型でないフィー
ルド・シールド分離構造の場合と比べて実質的に増大す
る。その際、溝１２の深さがソース、ドレイン拡散層
２、３深さより深くなる程、絶縁分離性能は高くなる。
【００２９】それに加えて、特に本実施例の場合、フィ
ールド・シールド電極６が基板７上に延びることなくそ
の上面が基板７表面と同一平面とされているので、基板
７表面にてフィールド・シールド分離構造１１が要する
面積は溝１２の幅の分だけで済み、従来の埋込み型のフ
ィールド・シールド分離構造の場合と比べて不活性領域
１０の面積を縮小することができる。したがって、本実
施例におけるフィールド・シールド分離構造１１の採用
により微細化が図れ、ＭＯＳＬＳＩの更なる集積度の向
上を図ることができる。
ールド・シールド電極６が基板７上に延びることなくそ
の上面が基板７表面と同一平面とされているので、基板
７表面にてフィールド・シールド分離構造１１が要する
面積は溝１２の幅の分だけで済み、従来の埋込み型のフ
ィールド・シールド分離構造の場合と比べて不活性領域
１０の面積を縮小することができる。したがって、本実
施例におけるフィールド・シールド分離構造１１の採用
により微細化が図れ、ＭＯＳＬＳＩの更なる集積度の向
上を図ることができる。
【００３０】また、本実施例のＭＯＳＬＳＩの製造方法
によれば、フィールド・シールド絶縁膜５上に気相成長
法によりポリシリコン膜２４を成膜した後、ＣＭＰ法に
よりウェハＷ表面の平坦加工を行なうため、フォトリソ
グラフィー技術を用いることがないので、製造プロセス
を簡易化することができ、フォトマスクを使用しない
分、従来のフィールド・シールド分離構造の場合に比べ
て製造コストの低減を図ることができる。
によれば、フィールド・シールド絶縁膜５上に気相成長
法によりポリシリコン膜２４を成膜した後、ＣＭＰ法に
よりウェハＷ表面の平坦加工を行なうため、フォトリソ
グラフィー技術を用いることがないので、製造プロセス
を簡易化することができ、フォトマスクを使用しない
分、従来のフィールド・シールド分離構造の場合に比べ
て製造コストの低減を図ることができる。
【００３１】次に、本発明の第２実施例について図４を
用いて説明する。本実施例のＭＯＳＬＳＩにおけるフィ
ールド・シールド分離構造が第１実施例と異なる点は、
フィールド・シールド絶縁膜を単層構造ではなく多層構
造とした点である。したがって、図４においては第１実
施例と同一機能の部分には同一の符号を付し、説明を省
略する。
用いて説明する。本実施例のＭＯＳＬＳＩにおけるフィ
ールド・シールド分離構造が第１実施例と異なる点は、
フィールド・シールド絶縁膜を単層構造ではなく多層構
造とした点である。したがって、図４においては第１実
施例と同一機能の部分には同一の符号を付し、説明を省
略する。
【００３２】図４に示すように、本実施例においては、
シリコン単結晶基板７の表面に溝１２を形成した後、溝
１２の内壁面および基板の表面に二酸化硅素膜３０−窒
化硅素膜３１−二酸化硅素膜３２の３層構造の絶縁膜３
３（フィールド・シールド絶縁膜５）を形成し、さらに
その上面にポリシリコン２４を気相成長した後、第１実
施例と同様、ＣＭＰ法によるウェハ表面の平坦化処理を
施すことにより、ポリシリコン２４からなるフィールド
・シールド電極６と基板７表面を同一平面に加工する。
シリコン単結晶基板７の表面に溝１２を形成した後、溝
１２の内壁面および基板の表面に二酸化硅素膜３０−窒
化硅素膜３１−二酸化硅素膜３２の３層構造の絶縁膜３
３（フィールド・シールド絶縁膜５）を形成し、さらに
その上面にポリシリコン２４を気相成長した後、第１実
施例と同様、ＣＭＰ法によるウェハ表面の平坦化処理を
施すことにより、ポリシリコン２４からなるフィールド
・シールド電極６と基板７表面を同一平面に加工する。
【００３３】ここで、前記３層構造の絶縁膜３３は、溝
１２の内壁面を含む基板７の表面を熱酸化処理すること
により膜厚２〜４ｎｍの二酸化硅素膜３０を形成し、つ
いで、気相成長法により膜厚４〜１２ｎｍの窒化硅素膜
３１を形成し、ついで、この窒化硅素膜３１を熱酸化処
理することにより膜厚１〜４ｎｍの二酸化硅素膜３２を
形成することによって得られるものである。
１２の内壁面を含む基板７の表面を熱酸化処理すること
により膜厚２〜４ｎｍの二酸化硅素膜３０を形成し、つ
いで、気相成長法により膜厚４〜１２ｎｍの窒化硅素膜
３１を形成し、ついで、この窒化硅素膜３１を熱酸化処
理することにより膜厚１〜４ｎｍの二酸化硅素膜３２を
形成することによって得られるものである。
【００３４】以降の工程は第１実施例と全く同様であ
り、ゲート絶縁膜形成工程、ゲート電極形成工程、ソー
ス・ドレイン拡散層形成工程、層間絶縁膜形成工程、コ
ンタクトホール形成工程、電極配線形成工程を経て、図
４のＭＯＳＬＳＩが完成する。なお、本実施例の場合、
電極配線１６、１７は、窒化チタン−タングステン膜を
順次開口部に埋込み、開口部にて層間絶縁膜の上面に延
びて他の素子電極と接続するアルミニウム配線を有して
いる。
り、ゲート絶縁膜形成工程、ゲート電極形成工程、ソー
ス・ドレイン拡散層形成工程、層間絶縁膜形成工程、コ
ンタクトホール形成工程、電極配線形成工程を経て、図
４のＭＯＳＬＳＩが完成する。なお、本実施例の場合、
電極配線１６、１７は、窒化チタン−タングステン膜を
順次開口部に埋込み、開口部にて層間絶縁膜の上面に延
びて他の素子電極と接続するアルミニウム配線を有して
いる。
【００３５】本実施例の場合も第１実施例と同様、フィ
ールド・シールド絶縁膜５とフィールド・シールド電極
６からなるフィールド・シールド分離構造１１が基板７
表面上に延び出すことがないため集積度の向上が図れる
と同時に、フィールド・シールド電極６の上面を基板７
表面と同一表面とする手段はＣＭＰ法による簡易な平坦
化処理工程であるため、高い集積度のＭＯＳＬＳＩを経
済性良く製造することができる。
ールド・シールド絶縁膜５とフィールド・シールド電極
６からなるフィールド・シールド分離構造１１が基板７
表面上に延び出すことがないため集積度の向上が図れる
と同時に、フィールド・シールド電極６の上面を基板７
表面と同一表面とする手段はＣＭＰ法による簡易な平坦
化処理工程であるため、高い集積度のＭＯＳＬＳＩを経
済性良く製造することができる。
【００３６】また、本実施例ではフィールド・シールド
絶縁膜５を構成する膜として二酸化硅素膜３０、３２と
窒化硅素膜３１が用いられているため、フィールド・シ
ールド絶縁膜５を実効的に薄膜化して絶縁分離効果を高
めることができる。さらに、二酸化硅素膜３０、３２と
窒化硅素膜３１による多層絶縁膜３３はフィールド・シ
ールド電極６を構成するポリシリコン２４に燐やボロン
が導入されていても遮蔽性に優れた絶縁膜となる。すな
わち、本実施例によれば、フィールド・シールド絶縁膜
５を多層複合膜とすることにより、単層膜に比較して実
効的に薄い膜厚の絶縁膜を欠陥少なく形成することがで
き、歩留を向上して経済性を高めるとともに絶縁分離効
果を高めることができる。
絶縁膜５を構成する膜として二酸化硅素膜３０、３２と
窒化硅素膜３１が用いられているため、フィールド・シ
ールド絶縁膜５を実効的に薄膜化して絶縁分離効果を高
めることができる。さらに、二酸化硅素膜３０、３２と
窒化硅素膜３１による多層絶縁膜３３はフィールド・シ
ールド電極６を構成するポリシリコン２４に燐やボロン
が導入されていても遮蔽性に優れた絶縁膜となる。すな
わち、本実施例によれば、フィールド・シールド絶縁膜
５を多層複合膜とすることにより、単層膜に比較して実
効的に薄い膜厚の絶縁膜を欠陥少なく形成することがで
き、歩留を向上して経済性を高めるとともに絶縁分離効
果を高めることができる。
【００３７】なお、第１、第２実施例においては、ポリ
シリコン膜２４を成膜した後、ウェハＷ表面の平坦加工
を行なう手段としてＣＭＰ法を用いたが、これに代え
て、フォトレジストを厚く塗布した後にウェハ全面のド
ライエッチングを行なうエッチバック法、もしくは弗酸
と硝酸を主成分とする混合エッチング液の流体中でのウ
ェットエッチングによる平坦化腐食法を採用してもよ
い。これらの方法を用いた場合でも上記実施例と同様、
製造プロセスの簡易化、製造コストの低減といった効果
を奏することができる。
シリコン膜２４を成膜した後、ウェハＷ表面の平坦加工
を行なう手段としてＣＭＰ法を用いたが、これに代え
て、フォトレジストを厚く塗布した後にウェハ全面のド
ライエッチングを行なうエッチバック法、もしくは弗酸
と硝酸を主成分とする混合エッチング液の流体中でのウ
ェットエッチングによる平坦化腐食法を採用してもよ
い。これらの方法を用いた場合でも上記実施例と同様、
製造プロセスの簡易化、製造コストの低減といった効果
を奏することができる。
【００３８】そして、フィールド・シールド電極は、こ
れら実施例のように溝の内部全体に充填される必要はな
く、電極の内部に空隙が存在する構造、もしくはポリシ
リコン膜の気相成長に引き続いて二酸化硅素膜を再度気
相成長し、その後、ＣＭＰ法を施して絶縁膜で充填する
構造としてもよい。
れら実施例のように溝の内部全体に充填される必要はな
く、電極の内部に空隙が存在する構造、もしくはポリシ
リコン膜の気相成長に引き続いて二酸化硅素膜を再度気
相成長し、その後、ＣＭＰ法を施して絶縁膜で充填する
構造としてもよい。
【００３９】また、各種の寸法はこれら実施例に限るも
のでは勿論なく、例えば他の寸法の例として溝の幅を８
０ｎｍ〜数ｍｍ、溝の深さをソース・ドレイン拡散層深
さ〜１０μｍ、フィールド・シールド絶縁膜の膜厚を５
〜２００ｎｍ、ポリシリコン膜の膜厚を４０〜８００ｎ
ｍ程度とすることができる。
のでは勿論なく、例えば他の寸法の例として溝の幅を８
０ｎｍ〜数ｍｍ、溝の深さをソース・ドレイン拡散層深
さ〜１０μｍ、フィールド・シールド絶縁膜の膜厚を５
〜２００ｎｍ、ポリシリコン膜の膜厚を４０〜８００ｎ
ｍ程度とすることができる。
【００４０】また、第２実施例における二酸化硅素膜−
窒化硅素膜−二酸化硅素膜の３層構造の絶縁膜は、いず
れか一方の二酸化硅素膜を省略して２層構造としても多
層複合膜としての効果を奏することができる。
窒化硅素膜−二酸化硅素膜の３層構造の絶縁膜は、いず
れか一方の二酸化硅素膜を省略して２層構造としても多
層複合膜としての効果を奏することができる。
【００４１】次に、本発明の半導体装置の第３実施例に
ついて図５を用いて説明する。本実施例は、特にフィー
ルド・シールド電極への電圧印加の関係を示すものであ
り、図５は本実施例のＭＯＳＬＳＩの縦構造および結線
を示す断面図である。
ついて図５を用いて説明する。本実施例は、特にフィー
ルド・シールド電極への電圧印加の関係を示すものであ
り、図５は本実施例のＭＯＳＬＳＩの縦構造および結線
を示す断面図である。
【００４２】図５に示すように、Ｐ型単結晶シリコン基
板３５の表面にＮ−Ｗｅｌｌと称するＮ型領域３６が形
成され、この領域３６内にＰ型ＭＯＳトランジスタＴＲ
p が形成されている。その一方、Ｐ型基板３５表面には
Ｎ型ＭＯＳトランジスタＴＲN1 、ＴＲN2 が形成されて
おり、本実施例の半導体装置はＣＭＯＳ構造のＬＳＩを
構成している。
板３５の表面にＮ−Ｗｅｌｌと称するＮ型領域３６が形
成され、この領域３６内にＰ型ＭＯＳトランジスタＴＲ
p が形成されている。その一方、Ｐ型基板３５表面には
Ｎ型ＭＯＳトランジスタＴＲN1 、ＴＲN2 が形成されて
おり、本実施例の半導体装置はＣＭＯＳ構造のＬＳＩを
構成している。
【００４３】Ｎ型ＭＯＳトランジスタＴＲN1 、ＴＲN2
の絶縁分離はこれらトランジスタ間の溝内に形成された
フィールド・シールド分離構造でなされ、フィールド・
シールド電極３７、３７からは電極配線ＦＳn が導出さ
れている。また、Ｎ型ＭＯＳトランジスタＴＲN1 につ
いては、ゲート電極３８から電極配線Ｇn が、Ｎ型ソー
ス拡散層３９から電極配線Ｓn が、Ｎ型ドレイン拡散層
４０から電極配線Ｄn が、Ｐ型基板３５からＰ型拡散層
４１を通じて電極配線ＳＢn がそれぞれ導出されてい
る。
の絶縁分離はこれらトランジスタ間の溝内に形成された
フィールド・シールド分離構造でなされ、フィールド・
シールド電極３７、３７からは電極配線ＦＳn が導出さ
れている。また、Ｎ型ＭＯＳトランジスタＴＲN1 につ
いては、ゲート電極３８から電極配線Ｇn が、Ｎ型ソー
ス拡散層３９から電極配線Ｓn が、Ｎ型ドレイン拡散層
４０から電極配線Ｄn が、Ｐ型基板３５からＰ型拡散層
４１を通じて電極配線ＳＢn がそれぞれ導出されてい
る。
【００４４】一方、Ｎ−Ｗｅｌｌ３６内に形成されたＰ
型ＭＯＳトランジスタＴＲP の絶縁分離もＮ型ＭＯＳト
ランジスタ間のものと同様のフィールド・シールド分離
構造でなされ、フィールド・シールド電極４２、４２か
らは電極配線ＦＳp が導出されている。また、Ｐ型ＭＯ
ＳトランジスタＴＲP については、ゲート電極４３から
電極配線Ｇp が、Ｐ型ソース拡散層４５から電極配線Ｓ
p が、Ｐ型ドレイン拡散層４４から電極配線Ｄp が、Ｎ
−Ｗｅｌｌ３６からＮ型拡散層４６を通じて電極配線Ｓ
Ｂp がそれぞれ導出されている。なお、各電極配線は基
板３５の表面に並行して層間絶縁膜４７の上面に延在し
ている。
型ＭＯＳトランジスタＴＲP の絶縁分離もＮ型ＭＯＳト
ランジスタ間のものと同様のフィールド・シールド分離
構造でなされ、フィールド・シールド電極４２、４２か
らは電極配線ＦＳp が導出されている。また、Ｐ型ＭＯ
ＳトランジスタＴＲP については、ゲート電極４３から
電極配線Ｇp が、Ｐ型ソース拡散層４５から電極配線Ｓ
p が、Ｐ型ドレイン拡散層４４から電極配線Ｄp が、Ｎ
−Ｗｅｌｌ３６からＮ型拡散層４６を通じて電極配線Ｓ
Ｂp がそれぞれ導出されている。なお、各電極配線は基
板３５の表面に並行して層間絶縁膜４７の上面に延在し
ている。
【００４５】ここで、Ｎ型ＭＯＳトランジスタＴＲN1
、ＴＲN2 間、Ｐ型ＭＯＳトランジスタＴＲP 間のいず
れのフィールド・シールド分離構造においても、フィー
ルド・シールド絶縁膜４８、４９については第１実施例
における単層構造、第２実施例における多層複合膜構造
のいずれを採用してもよい。
、ＴＲN2 間、Ｐ型ＭＯＳトランジスタＴＲP 間のいず
れのフィールド・シールド分離構造においても、フィー
ルド・シールド絶縁膜４８、４９については第１実施例
における単層構造、第２実施例における多層複合膜構造
のいずれを採用してもよい。
【００４６】そして、本実施例の半導体装置において
は、Ｐ型基板３５に電位を与える電極配線ＳＢn に基板
電位発生回路（図示せず）が接続されて−１〜−３Ｖの
負電位が供給されると同時に、Ｎ型ＭＯＳトランジスタ
ＴＲN1 、ＴＲN2 側のフィールド・シールド電極３７に
繋がる電極配線ＦＳn にも基板電位発生回路が接続され
ることにより、フィールド・シールド電極３７にも同様
の負電位が供給される構成となっている。
は、Ｐ型基板３５に電位を与える電極配線ＳＢn に基板
電位発生回路（図示せず）が接続されて−１〜−３Ｖの
負電位が供給されると同時に、Ｎ型ＭＯＳトランジスタ
ＴＲN1 、ＴＲN2 側のフィールド・シールド電極３７に
繋がる電極配線ＦＳn にも基板電位発生回路が接続され
ることにより、フィールド・シールド電極３７にも同様
の負電位が供給される構成となっている。
【００４７】一方、Ｐ型ＭＯＳトランジスタＴＲP 側の
フィールド・シールド電極４２に繋がる電極配線ＦＳp
には元来、ワード線駆動電位や出力バッファ駆動電位を
供給するために存在する昇圧電位発生回路（図示せず）
が接続されることにより、フィールド・シールド電極４
２にＶcc ＋２Ｖtn （Ｖtn はＮ型ＭＯＳトランジスタ
のしきい値）の電源電圧の昇圧電位が供給される構成と
なっている。
フィールド・シールド電極４２に繋がる電極配線ＦＳp
には元来、ワード線駆動電位や出力バッファ駆動電位を
供給するために存在する昇圧電位発生回路（図示せず）
が接続されることにより、フィールド・シールド電極４
２にＶcc ＋２Ｖtn （Ｖtn はＮ型ＭＯＳトランジスタ
のしきい値）の電源電圧の昇圧電位が供給される構成と
なっている。
【００４８】本実施例によれば、ＣＭＯＳ構造の半導体
装置においても、Ｎ型ＭＯＳトランジスタ分離領域およ
びＰ型ＭＯＳトランジスタ分離領域のそれぞれに形成さ
れた溝の内部に埋め込まれたフィールド・シールド分離
構造が、第１、第２実施例と同様、微細化にとって好適
であり、ＭＯＳＬＳＩの集積度の向上を図ることができ
る。
装置においても、Ｎ型ＭＯＳトランジスタ分離領域およ
びＰ型ＭＯＳトランジスタ分離領域のそれぞれに形成さ
れた溝の内部に埋め込まれたフィールド・シールド分離
構造が、第１、第２実施例と同様、微細化にとって好適
であり、ＭＯＳＬＳＩの集積度の向上を図ることができ
る。
【００４９】さらに、Ｎ型ＭＯＳトランジスタＴＲN1
、ＴＲN2 側のフィールド・シールド電極３７に負電位
を、Ｐ型ＭＯＳトランジスタＴＲP 側のフィールド・シ
ールド電極４２に電源電圧の昇圧電位を供給する構成と
したため、Ｎ側にＧＮＤ電位を、Ｐ側に電源電位を供給
していた従来のフィールド・シールド分離構造の場合に
比べて拡散層電位のオーバーシュート、アンダーシュー
トに対する余裕度が大きくなり、より安定した素子分離
性能を発揮することができる。
、ＴＲN2 側のフィールド・シールド電極３７に負電位
を、Ｐ型ＭＯＳトランジスタＴＲP 側のフィールド・シ
ールド電極４２に電源電圧の昇圧電位を供給する構成と
したため、Ｎ側にＧＮＤ電位を、Ｐ側に電源電位を供給
していた従来のフィールド・シールド分離構造の場合に
比べて拡散層電位のオーバーシュート、アンダーシュー
トに対する余裕度が大きくなり、より安定した素子分離
性能を発揮することができる。
【００５０】すなわち、本実施例の半導体装置によれ
ば、ＣＭＯＳ構造のＬＳＩにトレンチ型（溝型）のフィ
ールド・シールド分離構造を採用することにより、トラ
ンジスタ間または拡散領域間の良好な絶縁分離機能を高
密度で達成し、将来の超ＬＳＩ実現を容易にすることが
できる。
ば、ＣＭＯＳ構造のＬＳＩにトレンチ型（溝型）のフィ
ールド・シールド分離構造を採用することにより、トラ
ンジスタ間または拡散領域間の良好な絶縁分離機能を高
密度で達成し、将来の超ＬＳＩ実現を容易にすることが
できる。
【００５１】なお、以上に本発明の実施例を説明した
が、本発明の技術範囲は上記実施例に限定されるもので
はなく、発明の趣旨を逸脱しない範囲において種々の変
更を加えることが可能である。また、本発明のフィール
ド・シールド分離構造を、ＤＲＡＭ等のメモリー、また
はロジック、マイコンＬＳＩ等、種々の半導体装置にお
ける素子一般の分離に適用することができる。さらに、
ＣＭＯＳ構成の半導体装置のみならず、ＰＭＯＳ構成、
ＮＭＯＳ構成の半導体装置における素子分離に適用でき
ることも勿論である。
が、本発明の技術範囲は上記実施例に限定されるもので
はなく、発明の趣旨を逸脱しない範囲において種々の変
更を加えることが可能である。また、本発明のフィール
ド・シールド分離構造を、ＤＲＡＭ等のメモリー、また
はロジック、マイコンＬＳＩ等、種々の半導体装置にお
ける素子一般の分離に適用することができる。さらに、
ＣＭＯＳ構成の半導体装置のみならず、ＰＭＯＳ構成、
ＮＭＯＳ構成の半導体装置における素子分離に適用でき
ることも勿論である。
【００５２】
【発明の効果】以上、詳細に説明したように、本発明の
半導体装置によれば、素子を構成する拡散層の深さ以上
の深さを有する溝の内部にフィールド・シールド絶縁
膜、フィールド・シールド電極が埋設されているため、
分離すべき拡散層相互の分離間隔は電気的に溝の幅寸法
と深さ寸法の２倍の合計の長さとなり、埋込み型でない
フィールド・シールド分離構造の場合と比べて実質的に
増大する。それに加えて本発明の半導体装置の場合、フ
ィールド・シールド電極の上面が半導体基板表面と同一
平面とされているので、基板表面にてフィールド・シー
ルド分離構造が要する面積は溝の幅の分だけで済み、従
来の埋込み型のフィールド・シールド分離構造の場合と
比べて微細化が図れることでＭＯＳＬＳＩの更なる集積
度の向上を図ることができる。
半導体装置によれば、素子を構成する拡散層の深さ以上
の深さを有する溝の内部にフィールド・シールド絶縁
膜、フィールド・シールド電極が埋設されているため、
分離すべき拡散層相互の分離間隔は電気的に溝の幅寸法
と深さ寸法の２倍の合計の長さとなり、埋込み型でない
フィールド・シールド分離構造の場合と比べて実質的に
増大する。それに加えて本発明の半導体装置の場合、フ
ィールド・シールド電極の上面が半導体基板表面と同一
平面とされているので、基板表面にてフィールド・シー
ルド分離構造が要する面積は溝の幅の分だけで済み、従
来の埋込み型のフィールド・シールド分離構造の場合と
比べて微細化が図れることでＭＯＳＬＳＩの更なる集積
度の向上を図ることができる。
【００５３】また、フィールド・シールド電極に対して
Ｎ型素子分離領域側で負電位を、Ｐ型素子分離領域側で
電源電圧の昇圧電位を供給した場合には、拡散層電位変
動時のオーバーシュートやアンダーシュートに対する拡
散層電位限界値のマージンが大きくなるため、絶縁分離
性能の余裕度が大きくなり、より安定した素子分離性能
を発揮させることができる。
Ｎ型素子分離領域側で負電位を、Ｐ型素子分離領域側で
電源電圧の昇圧電位を供給した場合には、拡散層電位変
動時のオーバーシュートやアンダーシュートに対する拡
散層電位限界値のマージンが大きくなるため、絶縁分離
性能の余裕度が大きくなり、より安定した素子分離性能
を発揮させることができる。
【００５４】さらに、フィールド・シールド絶縁膜を二
酸化硅素膜、窒化硅素膜からなる２層構造または３層構
造とした場合には、実効的な膜厚を薄くできるとともに
全体として欠陥の少ない膜を形成することができ、歩留
を向上して経済性を高めるとともに絶縁分離効果を高め
ることができる。
酸化硅素膜、窒化硅素膜からなる２層構造または３層構
造とした場合には、実効的な膜厚を薄くできるとともに
全体として欠陥の少ない膜を形成することができ、歩留
を向上して経済性を高めるとともに絶縁分離効果を高め
ることができる。
【００５５】一方、本発明の半導体装置の製造方法によ
れば、上記のような微細化に対応し得る半導体装置を容
易に製造することができる。例えば、第３の工程におい
て、フィールド・シールド絶縁膜上にフィールド・シー
ルド電極となるべき材料を溝の深さ以上の膜厚となるよ
うに硅素の気相成長法により成膜した後、化学的機械研
磨法、エッチバック法、ウェットエッチングによる平坦
化腐食法のいずれかにより材料の平坦加工を行なうと、
フォトリソグラフィー技術を用いることなく、上面が基
板表面と同一平面をなすフィールド・シールド電極を形
成することができるため、製造プロセスの簡易化、製造
コストの低減を図ることができる。
れば、上記のような微細化に対応し得る半導体装置を容
易に製造することができる。例えば、第３の工程におい
て、フィールド・シールド絶縁膜上にフィールド・シー
ルド電極となるべき材料を溝の深さ以上の膜厚となるよ
うに硅素の気相成長法により成膜した後、化学的機械研
磨法、エッチバック法、ウェットエッチングによる平坦
化腐食法のいずれかにより材料の平坦加工を行なうと、
フォトリソグラフィー技術を用いることなく、上面が基
板表面と同一平面をなすフィールド・シールド電極を形
成することができるため、製造プロセスの簡易化、製造
コストの低減を図ることができる。
【図１】本発明の第１実施例である半導体装置を示す、
（ａ）（ｂ）のＡ−Ａ線に沿う縦断面図、（ｂ）平面図
である。
（ａ）（ｂ）のＡ−Ａ線に沿う縦断面図、（ｂ）平面図
である。
【図２】同、半導体装置の製造方法を手順を追って示す
図の前半部分である。
図の前半部分である。
【図３】同、後半部分である。
【図４】本発明の第２実施例である半導体装置を示す縦
断面図である。
断面図である。
【図５】本発明の第３実施例である半導体装置を示す縦
断面図である。
断面図である。
１ Ｎ型ＭＯＳトランジスタ（素子） ２ ソース拡散層 ３ ドレイン拡散層 ４，３８，４３ ゲート電極 ５，４８，４９ フィールド・シールド絶縁膜 ６，３７，４２ フィールド・シールド電極 ７ 半導体基板 ８ 活性領域 ９ ゲート絶縁膜 １０ 不活性領域 １１ フィールド・シールド分離構造 １２ 溝 ２４ ポリシリコン膜（材料） ３０，３２ 二酸化硅素膜 ３１ 窒化硅素膜 ３３ ３層構造の絶縁膜 ３５ Ｐ型基板 ３９ Ｎ型ソース拡散層 ４０ Ｎ型ドレイン拡散層 ４４ Ｐ型ソース拡散層 ４５ Ｐ型ドレイン拡散層
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/76 H01L 29/78
Claims (13)
- 【請求項１】 半導体基板上に形成された複数の素子を
電気的に絶縁分離するための、フィールド・シールド絶
縁膜とフィールド・シールド電極を有するフィールド・
シールド分離構造を備えた半導体装置において、 前記フィールド・シールド分離構造が形成される不活性
領域内に前記半導体基板の表面側に開口し前記素子を構
成する拡散層の深さ以上の深さを有する溝が形成され、
該溝の内壁面に前記フィールド・シールド絶縁膜が被着
され、その内部に前記フィールド・シールド電極が埋設
されるとともに、 該フィールド・シールド電極の上面が前記半導体基板の
表面と同一平面とされたことを特徴とする半導体装置。 - 【請求項２】 請求項１に記載の半導体装置において、 前記フィールド・シールド電極に対して、Ｎ型素子分離
領域側では負電位、Ｐ型素子分離領域側では電源電圧の
昇圧電位の少なくともいずれか一方が供給される構成と
されたことを特徴とする半導体装置。 - 【請求項３】 請求項１または２に記載の半導体装置に
おいて、 前記フィールド・シールド絶縁膜が、前記溝の内壁面側
に形成される二酸化硅素膜と前記フィールド・シールド
電極側に形成される窒化硅素膜の２層構造からなること
を特徴とする半導体装置。 - 【請求項４】 請求項１または２に記載の半導体装置に
おいて、 前記フィールド・シールド絶縁膜が、前記溝の内壁面側
に形成される窒化硅素膜と前記フィールド・シールド電
極側に形成される二酸化硅素膜の２層構造からなること
を特徴とする半導体装置。 - 【請求項５】 請求項１または２に記載の半導体装置に
おいて、 前記フィールド・シールド絶縁膜が、前記溝の内壁面側
から前記フィールド・シールド電極側に向けて順次形成
される二酸化硅素膜−窒化硅素膜−二酸化硅素膜の３層
構造からなることを特徴とする半導体装置。 - 【請求項６】 半導体基板上に形成された複数の素子を
電気的に絶縁分離するためのフィールド・シールド絶縁
膜とフィールド・シールド電極を有するフィールド・シ
ールド分離構造を備えた半導体装置の製造方法におい
て、 前記フィールド・シールド分離構造が形成される不活性
領域内に前記半導体基板の表面側に開口し前記素子を構
成する拡散層の深さ以上の深さを有する溝を形成する第
１の工程と、 該溝の内壁面を被覆する前記フィールド・シールド絶縁
膜を形成する第２の工程と、 該溝の内部にその上面が前記半導体基板の表面と同一平
面となるようなフィールド・シールド電極を形成する第
３の工程を有することを特徴とする半導体装置の製造方
法。 - 【請求項７】 請求項６に記載の半導体装置の製造方法
において、 前記第３の工程において、前記フィールド・シールド絶
縁膜上に前記フィールド・シールド電極となるべき材料
を成膜して該材料を前記溝の内部に埋め込んだ後、前記
半導体基板の表面が露出するまで前記材料の平坦加工を
施すことにより前記フィールド・シールド電極の上面を
前記半導体基板の表面と同一平面とすることを特徴とす
る半導体装置の製造方法。 - 【請求項８】 請求項７に記載の半導体装置の製造方法
において、 前記第３の工程において、前記材料の成膜を硅素の気相
成長法により行なうとともに、前記材料の平坦加工を化
学的機械研磨法により行なうことを特徴とする半導体装
置の製造方法。 - 【請求項９】 請求項７に記載の半導体装置の製造方法
において、 前記第３の工程において、前記材料の成膜を硅素の気相
成長法により行なうとともに、前記材料の平坦加工をエ
ッチバック法により行なうことを特徴とする半導体装置
の製造方法。 - 【請求項１０】 請求項７に記載の半導体装置の製造方
法において、 前記第３の工程において、前記材料の成膜を硅素の気相
成長法により行なうとともに、前記材料の平坦加工をウ
ェットエッチングによる平坦化腐食法により行なうこと
を特徴とする半導体装置の製造方法。 - 【請求項１１】 請求項６ないし１０のいずれかに記載
の半導体装置の製造方法において、 前記第２の工程において、前記溝の内壁面側から二酸化
硅素膜、窒化硅素膜を順次積層することにより、これら
の膜からなる２層構造のフィールド・シールド絶縁膜を
形成することを特徴とする半導体装置の製造方法。 - 【請求項１２】 請求項６ないし１０のいずれかに記載
の半導体装置の製造方法において、 前記第２の工程において、前記溝の内壁面側から窒化硅
素膜、二酸化硅素膜を順次積層することにより、これら
の膜からなる２層構造のフィールド・シールド絶縁膜を
形成することを特徴とする半導体装置の製造方法。 - 【請求項１３】 請求項６ないし１０のいずれかに記載
の半導体装置の製造方法において、 前記第２の工程において、前記溝の内壁面側から二酸化
硅素膜、窒化硅素膜、二酸化硅素膜を順次積層すること
により、これらの膜からなる３層構造のフィールド・シ
ールド絶縁膜を形成することを特徴とする半導体装置の
製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7140881A JP3068439B2 (ja) | 1995-06-07 | 1995-06-07 | 半導体装置およびその製造方法 |
| US08/659,653 US5859466A (en) | 1995-06-07 | 1996-06-06 | Semiconductor device having a field-shield device isolation structure and method for making thereof |
| US09/115,240 US6274919B1 (en) | 1995-06-07 | 1998-07-14 | Semiconductor device having a field-shield device isolation structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7140881A JP3068439B2 (ja) | 1995-06-07 | 1995-06-07 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08335627A JPH08335627A (ja) | 1996-12-17 |
| JP3068439B2 true JP3068439B2 (ja) | 2000-07-24 |
Family
ID=15278944
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7140881A Expired - Fee Related JP3068439B2 (ja) | 1995-06-07 | 1995-06-07 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3068439B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100900232B1 (ko) * | 2007-05-22 | 2009-05-29 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 제조방법 |
| JP6889048B2 (ja) * | 2017-06-30 | 2021-06-18 | 株式会社日立製作所 | 炭化ケイ素半導体装置およびその製造方法 |
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|---|---|---|---|---|
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| JPS61252645A (ja) * | 1985-05-02 | 1986-11-10 | Toshiba Corp | 半導体装置の製造方法 |
| JPH02168666A (ja) * | 1988-09-29 | 1990-06-28 | Mitsubishi Electric Corp | 相補型半導体装置とその製造方法 |
| JP3132049B2 (ja) * | 1991-07-02 | 2001-02-05 | 日本電気株式会社 | 半導体装置の製造方法 |
| JPH0555361A (ja) * | 1991-08-28 | 1993-03-05 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US5362669A (en) * | 1993-06-24 | 1994-11-08 | Northern Telecom Limited | Method of making integrated circuits |
-
1995
- 1995-06-07 JP JP7140881A patent/JP3068439B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH08335627A (ja) | 1996-12-17 |
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