JPH11168139A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 半導体装置の製造方法において、層間絶縁膜
に下層のソース・ドレイン領域に到達するコンタクトホ
ールを形成後、コンタクトホール内洗浄のためのウェッ
ト処理の際、半導体基板の正電荷の影響によって上記ソ
ース・ドレイン領域表面が異常に等方性エッチングされ
るのを防止して、コンタクト抵抗を低減する。 【解決手段】 層間絶縁膜３５にコンタクトホール３７
を形成した後、反応室とプラズマ発生室が一体化した、
例えばＥＣＲエッチング装置により、半導体基板２３を
直接プラズマに晒すプラズマ処理を行い、半導体基板２
３の正電荷を除去した後、コンタクトホール３７内洗浄
のためのウェット処理を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体装置の製
造方法に係わり、特に低抵抗で信頼性の高い配線構造を
有する半導体装置の製造方法に関するものである。

【０００２】

【従来の技術】近年、半導体装置の高集積化、微細化の
要求はますます高まっている。この様な高集積化、微細
化の要求に伴い、配線層、電極寸法の縮小や多層配線構
造といった対策が採られている。この様に配線層、電極
などの寸法が縮小されるにつれて、これらの電気的抵抗
は上昇する。従って、低抵抗な配線層および電極が要求
されてきている。一般に、半導体装置における電気的抵
抗を構成する主なものとして、不純物領域の拡散抵抗、
コンタクト抵抗および配線抵抗等を挙げることができ
る。拡散抵抗は、不純物領域の濃度を高くすることによ
って、その抵抗値を下げることが可能となる。コンタク
ト抵抗は、半導体基板と配線層もしくは配線層間の界面
状態およびコンタクト部分の配線層のカバレッジで決定
されるものであり、実効的なコンタクト面積の増大、お
よびコンタクト部分の配線層のカバレッジ改善によって
その抵抗値を下げることができる。配線抵抗に関して
は、設計上配線層の寸法などが予め決定されているた
め、より低抵抗な材料を用いることが検討されている。

【０００３】図１７〜図２０は、従来の半導体装置の製
造方法をＣＭＯＳデバイスについて示す断面図である。
まず、ｐ型のシリコン単結晶等からなる半導体基板１
（以下、基板１と称す）上の所定の領域に、ＬＯＣＯＳ
（Local 0xidation of Silicon）法によりフィールド酸
化膜２を形成する。次に、イオン注入法等により、所定
の領域にｐウェル領域３およびｎウェル領域４を形成
し、さらにこれらウェル領域３、４内のフィールド酸化
膜２直下にそれぞれｐ⁺チャネルカット領域５およびｎ⁺
チャネルカット領域６を形成する。この後、基板１上に
ゲート酸化膜７とその上にゲート電極８となる導電膜を
形成し、公知の写真製版技術およびエッチング技術によ
り、上記導電膜をパターニングしてゲート電極８を形成
する。次に、ゲート電極８、フィールド酸化膜２等をマ
スクとして基板１上からイオン注入を施すことにより、
ｐウェル領域３にはｎ型のソース・ドレイン領域９を、
ｎウェル領域４にはｐ型のソース・ドレイン領域１０
を、ゲート電極８の両側に形成する。これにより、ｐウ
ェル領域３に、一対のｎ型のソース・ドレイン領域９、
ゲート酸化膜７、およびゲート電極８で構成されるｎチ
ャネルＭＯＳトランジスタ１１が、ｎウェル領域４に、
一対のｐ型のソース・ドレイン領域１０、ゲート酸化膜
７、およびゲート電極８で構成されるｐチャネルＭＯＳ
トランジスタ１２が形成される。次に、全面に層間絶縁
膜１３を形成した後、この層間絶縁膜１３上の全面に、
ホトレジスト膜１４を形成し、このホトレジスト膜１４
を公知の写真製版技術およびエッチング技術によりパタ
ーニングする（図１７）。

【０００４】続いて、上記レジストパターン１４をマス
クとして、下地の層間絶縁膜１３を、ＣＦ₄、ＣＨＦ₃、
Ｃ₄Ｆ₈等を含むカーボン系ガスを用いた異方性エッチン
グにより選択的にエッチング除去し、ソース・ドレイン
領域９、１０表面に到達するコンタクトホール１５を形
成する。この後、ホトレジスト膜１４を例えば酸素プラ
ズマを用いたアッシングにより除去する（図１８）。次
に、基板１にフッ酸系溶液を用いたウェット処理を施し
て、コンタクトホール１５内の洗浄を行う（図１９）。
次に、全面に例えばチタンナイトライドから成るバリア
メタル１６とその上にアルミ合金膜等からなる電極配線
層１７とを、コンタクトホール１５を埋め込むように積
層し、パターニングする（図２０）。この後、所定の処
理を施して、半導体装置を完成する。

【０００５】

【発明が解決しようとする課題】従来の半導体装置は上
記の様に製造されており、図１８で示したコンタクトホ
ール１５の形成時に、層間絶縁膜１３の異方性エッチン
グした後、ホトレジスト膜１４を例えば酸素プラズマを
用いたアッシングにより除去するが、その際、通常プラ
ズマ発生室と反応室が分離したダウンフロータイプのプ
ラズマ処理装置を用いて除去する。この様なプラズマ発
生室と反応室が分離したダウンフロータイプのプラズマ
処理装置を用いたプラズマ処理では、基板１が直接プラ
ズマに晒されないためイオンや電子のような荷電粒子が
直接基板１に到達しにくく、基板１は帯電し易いことが
判っている。種々の条件により基板１は正または負に帯
電し（中性になる場合もある）、正に帯電した場合、後
工程で、フッ酸系溶液を用いたウェット処理を施してコ
ンタクトホール１５内の洗浄を行う際、図１９に示すよ
うに、コンタクトホール１５底部のｎ型のソース・ドレ
イン領域９表面が選択的に等方性エッチングされる。こ
れは、ソース・ドレイン領域９表面のＳｉが陽極反応に
よってフッ酸（ＨＦ）のＦ^-と反応してＳｉＦｘを形成
して溶出するためである。

【０００６】このため、その後バリアメタル１６と電極
配線層１７とを形成すると（図２０参照）、コンタクト
ホール１５底部のｎ型のソース・ドレイン領域９表面が
等方性エッチングされて拡がっているため、図２１に示
すように、領域Ａのバリアメタル１６および電極配線層
１７が薄く形成される等、カバレジが悪くなり、コンタ
クト抵抗が増大する。またこの部分が断線してコンタク
トを採ることができなくなることもある。さらにまたバ
リアメタル１６が薄くなってバリア性が劣化することに
より、アルミ合金膜（電極配線層１７）中に基板１中の
シリコンが析出し接合破壊を起こすこともあった。な
お、ｐ型のソース・ドレイン領域１０については、正電
荷が下層のｎウェル領域４に逃げるため、陽極反応によ
る影響を受けることはない。

【０００７】また、図２２および図２３に示すように、
ｎチャネルＭＯＳトランジスタ１１のソース・ドレイン
領域９の一方にコンタクトホール１５ａを介してｎ型に
ドープされた多結晶シリコン膜１８ａと例えばタングス
テンシリサイド膜１８ｂから成るポリサイド配線１９を
形成し、その上層にコンタクトホール１５ｂを介して電
極配線層１７／バリアメタル１６を形成する場合、コン
タクトホール１５、１５ｂ形成後、基板１が正に帯電し
た状態で、フッ酸系溶液を用いたウェット処理を施して
コンタクトホール１５、１５ｂ内の洗浄を行うと、コン
タクトホール１５底部のｎ型のソース・ドレイン領域９
表面だけでなく、コンタクトホール１５ｂ底部のポリサ
イド配線１９も等方性エッチングされる。これは、ポリ
サイド配線１９の下層部分である多結晶シリコン膜１８
ａ表面のＳｉが上層のタングステンシリサイド膜１８ｂ
の粒界を通して、陽極反応によりフッ酸（ＨＦ）のＦ^-
と反応してＳｉＦｘを形成して溶出するためである。こ
れにより、電極配線層１７／バリアメタル１６とｎ型の
ソース・ドレイン領域９とのコンタクトだけでなく電極
配線層１７／バリアメタル１６とポリサイド配線１９と
のコンタクトもコンタクト抵抗が増大し、またこの部分
が断線してコンタクトを採ることができなくなることも
ある。また、フッ酸と過酸化水素の混合溶液を用いてウ
ェット処理を施した場合、Ｓｉの溶出が増大し、コンタ
クトホール１５、１５ｂ底部の等方性エッチングがより
進行して電極配線層１７／バリアメタル１６のカバレジ
はさらに悪くなる。

【０００８】また、図２４〜図２６に示すように、タン
グステン膜２０ｂ／バリアメタル２０ａから成るプラグ
電極２１を形成する場合、プラグ電極２１（基板１）が
正に帯電した状態で、例えばｐＨ１０以上のアミン系溶
液で表面洗浄のためウェット処理を施すと、ｎ型のソー
ス・ドレイン領域９上のタングステン膜２０ｂが異常に
エッチングされる。これは、タングステン膜２０ｂが、
電位が高い状態でｐＨの高い溶液で処理すると表面が酸
化されてＷＯｘを形成し、Ｗを溶出する性質を有するた
めであり、このため、その後形成する例えばアルミ合金
から成る電極配線層２２のカバレジが悪くなり、電極配
線層２２とプラグ電極２１との接触抵抗が増大する。こ
のときｐ型のソース・ドレイン領域１０上のプラグ電極
２１は正に帯電しにくいため、このような不良はほとん
ど起きない。

【０００９】また、図２７および図２８に示すように、
タングステン膜２０ｂ／バリアメタル２０ａから成るプ
ラグ電極２１上に形成したアルミ合金から成る電極配線
層２２がずれて形成され、プラグ電極２１表面が一部露
出された場合、プラグ電極２１および電極配線層２２
（基板１）が正に帯電した状態で、例えばｐＨ１０以上
のアミン系溶液で表面洗浄のためウェット処理を施す
と、ｎ型のソース・ドレイン領域９上のタングステン膜
２０ｂが露出した部分から異常にエッチングされ、電極
配線層２２とほとんど接触しなくなり、電極配線層２２
とプラグ電極２１との接触抵抗が増大する。

【００１０】さらにまた、図２９〜図３１に示すよう
に、タングステン膜２０ｄ／バリアメタル２０ｃから成
るプラグ電極２１ａを電極配線層２２上に形成する場合
も、下層の電極配線層２２が正に帯電した状態で、上記
に様なウェット処理を施すと、タングステン膜２０ｄが
異常にエッチングされ、その後形成する例えばアルミ合
金から成る電極配線層２２ａのカバレジが悪くなり、接
触抵抗が増大する。

【００１１】この発明は、上記のような問題点を解消す
るために成されたものであって、半導体基板に表面洗浄
のためウェット処理を施す際、露出した導電層が異常に
等方性エッチングされるのを防止し、コンタクト抵抗の
低い信頼性の高い電極構造を有する半導体装置の製造方
法を提供することを目的とする。

【００１２】

【課題を解決するための手段】この発明に係わる請求項
１記載の半導体装置の製造方法は、半導体基板上に形成
された導電層表面の少なくとも一部が露出した状態で、
上記半導体基板に表面洗浄のためのウェット処理を施す
際、上記ウェット処理に先立って、上記半導体基板の正
電荷の除去処理を行うものである。

【００１３】この発明に係わる請求項２記載の半導体装
置の製造方法は、請求項１において、反応室内でプラズ
マ発生させ、半導体基板を直接プラズマに晒すプラズマ
処理を施すことにより、該半導体基板の正電荷の除去処
理を行うものである。

【００１４】この発明に係わる請求項３記載の半導体装
置の製造方法は、請求項１において、半導体基板に紫外
線照射を施すことにより、該半導体基板の正電荷の除去
処理を行うものである。

【００１５】この発明に係わる請求項４記載の半導体装
置の製造方法は、請求項１において、半導体基板に電子
照射を施すことにより、該半導体基板の正電荷の除去処
理を行うものである。

【００１６】この発明に係わる請求項５記載の半導体装
置の製造方法は、請求項１において、半導体基板に、露
出した導電層の表面酸化膜をエッチングする特性を有す
る導電性溶液を用いたウェット処理を施すことにより、
該半導体基板の正電荷の除去処理を行うものである。

【００１７】この発明に係わる請求項６記載の半導体装
置の製造方法は、半導体基板上に形成された層間絶縁膜
に下層導電層に到達する接続孔を開孔し、該接続孔内洗
浄のためのウェット処理を施す際、上記ウェット処理に
先立って、請求項２〜４のいずれかに記載される上記半
導体基板の正電荷の除去処理を行うものである。

【００１８】この発明に係わる請求項７記載の半導体装
置の製造方法は、請求項６において、導電層が導電性シ
リコンあるいは導電性シリコン上にシリサイドが積層さ
れた層で構成され、ウェット処理にフッ酸系あるいはフ
ッ酸を含む溶液を用いるものである。

【００１９】この発明に係わる請求項８記載の半導体装
置の製造方法は、半導体基板上の層間絶縁膜に設けられ
た接続孔に導電層としてのタングステンから成るプラグ
を形成した後、上記半導体基板に表面洗浄のためＰＨ１
０程度以上の溶液を用いたウェット処理を施す際、上記
ウェット処理に先立って、請求項２〜５のいずれかに記
載される上記半導体基板の正電荷の除去処理を行うもの
である。

【００２０】この発明に係わる請求項９記載の半導体装
置の製造方法は、半導体基板上の層間絶縁膜に設けられ
た接続孔に導電層としてのタングステンから成るプラグ
を形成した後、上記層間絶縁膜上に該プラグと接続する
配線層を形成し、次いで上記半導体基板に表面洗浄のた
めＰＨ１０程度以上のアミン系溶液を用いたウェット処
理を施す際、上記ウェット処理に先立って、請求項２〜
５のいずれかに記載される上記半導体基板の正電荷の除
去処理を行うものである。

【００２１】

【発明の実施の形態】実施の形態１．以下、この発明の
実施の形態１を図について説明する。図１〜図４はこの
発明の実施の形態１による半導体装置の製造方法をＣＭ
ＯＳデバイスについて示す断面図である。まず、ｐ型の
シリコン単結晶等からなる半導体基板２３（以下、基板
２３と称す）上の所定の領域に、ＬＯＣＯＳ（Local 0x
idation of Silicon）法によりフィールド酸化膜２４を
形成する。次に、イオン注入法等により、所定の領域に
ｐウェル領域２５およびｎウェル領域２６を形成し、さ
らにこれらウェル領域２５、２６内のフィールド酸化膜
２４直下にそれぞれｐ⁺チャネルカット領域２７および
ｎ⁺チャネルカット領域２８を形成する。この後、基板
２３上にゲート酸化膜２９とその上にゲート電極３０と
なる導電膜を形成し、公知の写真製版技術およびエッチ
ング技術により、上記導電膜をパターニングしてゲート
電極３０を形成する。次に、ゲート電極３０、フィール
ド酸化膜２４等をマスクとして基板２３上からイオン注
入を施すことにより、ｐウェル領域２５には導電層とし
ての導電性シリコンから成るｎ型のソース・ドレイン領
域３１を、ｎウェル領域２６にはｐ型のソース・ドレイ
ン領域３２を、ゲート電極３０の両側に形成する。

【００２２】これにより、ｐウェル領域２５に、一対の
ｎ型のソース・ドレイン領域３１、ゲート酸化膜２９、
およびゲート電極３０で構成されるｎチャネルＭＯＳト
ランジスタ３３が、ｎウェル領域２６に、一対のｐ型の
ソース・ドレイン領域３２、ゲート酸化膜２９、および
ゲート電極３０で構成されるｐチャネルＭＯＳトランジ
スタ３４が形成される。次に、全面に層間絶縁膜３５を
形成した後、この層間絶縁膜３５上の全面に、ホトレジ
スト膜３６を形成し、このホトレジスト膜３６を公知の
写真製版技術およびエッチング技術によりパターニング
する（図１）。

【００２３】続いて、上記レジストパターン３６をマス
クとして、下地の層間絶縁膜３５を、ＣＦ₄、ＣＨＦ₃、
Ｃ₄Ｆ₈等を含むカーボン系ガスを用いた異方性エッチン
グにより選択的にエッチング除去し、ソース・ドレイン
領域３１、３２表面に到達する接続孔としてのコンタク
トホール３７を形成する。この後、ホトレジスト膜３６
を例えば酸素プラズマを用いたアッシングにより、プラ
ズマ発生室と反応室が分離したダウンフロータイプのプ
ラズマ処理装置を用いて除去する。このアッシングでは
基板２３が直接プラズマに晒されないためイオンや電子
のような荷電粒子が直接基板２３に到達しにくく、基板
２３は帯電し易い。この場合、基板２３が正に帯電した
とする（図２）。

【００２４】次に、基板２３を例えばＥＣＲ（Electron
Cyclotron Resonance）エッチング装置を用いて、酸素
プラズマ中に晒す。ここで、ＥＣＲエッチング装置のよ
うなプラズマ発生室と反応室が一体化したプラズマ装置
を用いたプラズマ処理では、基板２３が直接プラズマに
晒され、イオンや電子のような荷電粒子が直接基板２３
に到達し易い。また、この様なプラズマ処理を基板２３
に施すと、通常基板２３は帯電しにくく、既に帯電した
状態の基板２３に上記のようなプラズマ処理を施した場
合は、基板２３の電荷を除去する効果がある。このた
め、正に帯電していた基板２３は、上記プラズマ処理に
より正電荷が除去される。次に、基板２３にフッ酸系溶
液を用いたウェット処理を施して、コンタクトホール３
７内の洗浄を行う（図３）。次に、全面に例えばチタン
ナイトライドから成るバリアメタル３８とその上にアル
ミ合金膜等からなる電極配線層３９とを、コンタクトホ
ール３７を埋め込むように積層し、パターニングする
（図４）。この後、所定の処理を施して、半導体装置を
完成する。

【００２５】上記実施の形態１では、コンタクトホール
３７内の洗浄のためのフッ酸系溶液を用いたウェット処
理に先だって、基板２３にプラズマ発生室と反応室が一
体化したプラズマ装置を用いたプラズマ処理を施して、
基板２３の正電荷を除去する。このため、ウェット処理
の際、コンタクトホール３７底部のｎ型のソース・ドレ
イン領域３１表面のＳｉが陽極反応によって溶出するこ
とは無く、従ってその部分が等方性エッチングされるこ
ともない。このため、コンタクトホール３７内のバリア
メタル３８および電極配線層３９が十分な膜厚で形成さ
れ、カバレジが良好となり、コンタクト抵抗が安定して
低抵抗で、接合破壊を起こすことも無い。また、正電荷
が完全に除去できて中性にならなくても、正電荷は確実
に低減できるため、陽極反応を抑制でき、従ってコンタ
クトホール１５底部の等方性エッチングも抑制できる。

【００２６】なお、ホトレジスト膜３６を除去した際、
基板２３が負に帯電した場合、陽極反応は起こらないた
めそのままで問題ないが、上記実施の形態１で示した電
荷除去のためのプラズマ処理を施しても、この場合基板
２３の負電荷が除去されるが問題ない。

【００２７】実施の形態２．上記実施の形態１ではプラ
ズマ処理を用いて正電荷を除去したが、紫外線照射装置
を用いて基板２３に紫外線照射を施すことによって、基
板２３の正電荷を除去することもできる。この実施の形
態においても上記実施の形態１と同様に、ホトレジスト
膜３６を除去した際、基板２３が負に帯電しても、陽極
反応は起こらないためそのままで問題なく、さらに電荷
除去のための導電性溶液処理あるいは紫外線照射処理を
施しても、基板２３の負電荷が除去されるが問題ない。

【００２８】実施の形態３．また、電子照射装置を用い
て基板２３に電子照射を施すことによって、基板２３の
正電荷を中和して除去することもできる。この場合、ホ
トレジスト膜３６を除去した際、基板２３が負に帯電し
た場合、電子照射を施すことによってさらに基板２３の
負電荷を増大させることになるが、特に問題ない。

【００２９】実施の形態４．上記実施の形態１〜３で示
した正電荷の除去処理は、コンタクトホール３７底部の
ｎ型のソース・ドレイン領域３１表面の等方性エッチン
グ防止に適用したものであるが、その他の場合に適用し
たものを以下に示す。図５〜図７は、この発明の実施の
形態５による半導体装置の製造方法をＣＭＯＳデバイス
について示す断面図である。まず、上記実施の形態１と
同様にＭＯＳトランジスタ３３、３４を形成し、次いで
層間絶縁膜３５ａを形成しコンタクトホール３７ａを開
口する。次に、ｎ型にドープされた導電性シリコンとし
ての多結晶シリコン膜４０ａと例えばタングステンシリ
サイド膜４０ｂから成る導電層としてのポリサイド配線
４１を、コンタクトホール３７ａを介してｎチャネルＭ
ＯＳトランジスタ３３のソース・ドレイン領域３１の一
方に接続形成する。続いてさらに層間絶縁膜３５ｂを形
成し、層間絶縁膜３５（３５ａ、３５ｂ）に接続孔とし
てのコンタクトホール３７、３７ｂを開口する。このと
き基板２３が正に帯電したとする（図５）。

【００３０】次に、基板２３を例えばＥＣＲエッチング
装置を用いて、酸素プラズマ中に晒す。これにより、正
に帯電していた基板２３は、上記プラズマ処理により正
電荷が除去される。次に、基板２３にフッ酸系溶液を用
いたウェット処理を施して、コンタクトホール３７内の
洗浄を行う（図６）。次に、全面に例えばチタンナイト
ライドから成るバリアメタル３８とその上にアルミ合金
膜等からなる電極配線層３９とを、コンタクトホール３
７、３７ｂを埋め込むように積層し、パターニングす
る。これにより、電極配線層３９／バリアメタル３８
が、コンタクトホール３７を介してソース・ドレイン領
域３１、３２に、コンタクトホール３７ｂを介してポリ
サイド配線４１に接続形成される（図７）。この後、所
定の処理を施して、半導体装置を完成する。

【００３１】この実施の形態４では、コンタクトホール
３７、３７ｂ形成後、コンタクトホール３７、３７ｂ内
の洗浄のためのフッ酸系溶液を用いたウェット処理に先
だって、基板２３にプラズマ発生室と反応室が一体化し
たプラズマ装置を用いたプラズマ処理を施して、基板２
３の正電荷を除去する。このため、ウェット処理の際、
コンタクトホール３７底部のｎ型のソース・ドレイン領
域３１表面、およびコンタクトホール３７ｂ底部のポリ
サイド配線４１のＳｉが陽極反応によって溶出すること
は無く、従ってその部分が等方性エッチングされること
もない。このため、コンタクトホール３７、３７ｂ内の
バリアメタル３８および電極配線層３９が十分な膜厚で
形成され、カバレジが良好となり、コンタクト抵抗が安
定して低抵抗で、接合破壊を起こすことも無い。

【００３２】また、図８に図７の平面図を示すが、ポリ
サイド配線４１のパターン面積とポリサイド配線４１に
接続されるソース・ドレイン領域３１の面積の比が大き
いと、ポリサイド配線４１のパターンに電荷を蓄積しや
すく、上層の電極配線層３９／バリアメタル３８とのコ
ンタクト部のエッチング異常が発生しやすい。このため
ポリサイド配線４１のパターン面積とポリサイド配線４
１に接続されるソース・ドレイン領域３１の面積の比が
所定の値を超えないように形成することにより、さらに
正電荷による悪影響を防止する効果がある。

【００３３】なお、この実施の形態４では、上記実施の
形態１で示したプラズマ処理による正電荷の除去方法を
適用したが、上記実施の形態２または３による正電荷の
除去方法も同様に適用でき、同様の効果が得られる。

【００３４】また、上記実施の形態１〜４では、コンタ
クトホール３７、３７ｂ内の洗浄のためのウェット処理
にフッ酸系溶液を用いたため、正電荷の除去がコンタク
トホール３７、３７ｂ底部の等方性エッチングの防止に
効果的に作用するが、これに限るものではなく、溶液中
でＳｉが陽極反応によって溶出する性質を有する溶液を
用いたウェット処理であれば同様の効果が得られる。

【００３５】実施の形態５．図９〜図１１は、この発明
の実施の形態５による半導体装置の製造方法をＣＭＯＳ
デバイスについて示す断面図である。まず、上記実施の
形態１と同様にＭＯＳトランジスタ３３、３４を形成
し、次いで層間絶縁膜３５を形成しコンタクトホール３
７を開口する。次に例えばチタンとチタンナイトライド
との積層膜から成るバリアメタル４２ａを形成後、導電
層としてのタングステン膜４２ｂを形成し、全面をエッ
チバックしてプラグ電極４３を形成する。このエッチバ
ックの際のプラズマ処理では、プラズマ発生室と反応室
が分離したダウンフロータイプのプラズマ処理装置を用
い、基板２３が直接プラズマに晒されないためイオンや
電子のような荷電粒子が直接基板２３に到達しにくく、
基板２３は帯電し易い。この場合、プラグ電極４３（基
板２３）が正に帯電したとする（図９）。次に、基板２
３を例えばＥＣＲエッチング装置を用いて、酸素プラズ
マ中に晒す。これにより、正に帯電していたプラグ電極
４３（基板２３）は、上記プラズマ処理により正電荷が
除去される。次に、基板２３に例えばｐＨ１０以上のア
ミン系溶液でウェット処理を施して、表面洗浄を行う
（図１０）。次に、全面にアルミ合金膜を形成しパター
ニングして、プラグ電極４３を覆うように電極配線層４
４を形成する。（図１１）。この後、所定の処理を施し
て、半導体装置を完成する。

【００３６】この実施の形態５では、タングテン膜４２
ｂ／バリアメタル４２ａから成るプラグ電極４３を形成
した後、表面洗浄のための例えばｐＨ１０以上のアミン
系溶液を用いたウェット処理に先だって、基板２３にプ
ラズマ発生室と反応室が一体化したプラズマ装置を用い
たプラズマ処理を施して、プラグ電極４３（基板２３）
の正電荷を除去する。タングテン膜４２ｂは電位が高い
状態でｐＨの高い溶液で処理すると表面が酸化されてＷ
Ｏｘを形成し、Ｗを溶出する性質を有するものである
が、正電荷を除去した後にウェット処理を行うため、タ
ングステン膜４２ｂが異常にエッチングされることは無
い。このため、その後形成する電極配線層４４のカバレ
ジが良好となり、プラグ電極４３との接触抵抗が安定し
て低抵抗となる。

【００３７】なお、この実施の形態５では、上記実施の
形態１で示したプラズマ処理による正電荷の除去方法を
適用したが、上記実施の形態２または３による正電荷の
除去方法も同様に適用できる。

【００３８】実施の形態６．図１２および図１３は、こ
の発明の実施の形態６による半導体装置の製造方法をＣ
ＭＯＳデバイスについて示す断面図である。上記実施の
形態５において、プラグ電極４３上に形成するアルミ合
金膜から成る電極配線層４４がずれて、下層のプラグ電
極４３が一部露出された場合について説明する。プラグ
電極４３を形成した後、アルミ合金膜を全面に形成し、
ホトレジスト膜を用いたパターニングにより、電極配線
層４４を形成する。次に、ホトレジスト膜を例えば酸素
プラズマを用いたアッシングにより、プラズマ発生室と
反応室が分離したダウンフロータイプのプラズマ処理装
置を用いて除去する。このアッシングによりプラグ電極
４３および電極配線層４４（基板２３）が正に帯電した
とする（図１２）。次に、表面の自然酸化膜をエッチン
グする特性を有するｐＨ６〜８程度の導電性溶液、例え
ばフッ化アンモニウムを用いたウェット処理を施す。こ
のフッ化アンモニウムは特にアルミ表面の酸化膜の除去
および電荷の除去に効果を有する。次に、基板２３に例
えばｐＨ１０以上のアミン系溶液でウェット処理を施し
て、表面洗浄を行う。このｐＨ１０以上のアミン系溶液
でのウェット処理は、通常の表面洗浄に用いるものであ
るが、特にホトレジスト膜の残渣除去に効果がある（図
１３）。この後、所定の処理を施して、半導体装置を完
成する。

【００３９】この実施の形態６では、プラグ電極４３上
に形成するアルミ合金膜から成る電極配線層４４がずれ
て、下層のプラグ電極４３が一部露出され、その後、ホ
トレジスト膜の残渣除去等の表面洗浄のための例えばｐ
Ｈ１０以上のアミン系溶液を用いたウェット処理に先だ
って、フッ化アンモニウム等の導電性溶液を用いたウェ
ット処理を施して、プラグ電極４３および電極配線層４
４（基板２３）の正電荷を除去する。タングステン膜４
２ｂは電位が高い状態でｐＨの高い溶液で処理すると表
面が酸化されてＷＯｘを形成し、Ｗを溶出する性質を有
するものであるが、正電荷を除去した後にウェット処理
を行うため、電極配線層４４がずれて、下層のプラグ電
極４３のタングステン膜４２ｂが一部露出されていて
も、タングステン膜４２ｂが異常にエッチングされるこ
とは無い。このため、その後形成する電極配線層４４と
プラグ電極４３との接触抵抗が安定して低抵抗となる。

【００４０】なお、この実施の形態６では、導電性溶液
を用いたウェット処理を施して正電荷を除去する方法を
示したが、この方法は上記実施の形態５にも適用でき、
その場合用いる導電性溶液は、露出した導電層であるタ
ングステン膜４２ｂ表面の自然酸化膜をエッチングする
特性を有するｐＨ６〜８程度の導電性溶液が望ましい。

【００４１】また、この実施の形態６においても、上記
実施の形態１〜３による正電荷の除去方法が同様に適用
できる。

【００４２】実施の形態７．図１４〜図１６は、この発
明の実施の形態７による半導体装置の製造方法をＣＭＯ
Ｓデバイスについて示す断面図である。上記実施の形態
５と同様に、プラグ電極４３上にアルミ合金膜から成る
電極配線層４４を形成する。このとき下層の電極配線層
４４がパターニング後のホトレジスト膜除去により正に
帯電したとする。その後、さらに層間絶縁膜４５を形成
し、導電層としてのタングステン膜４６ｂ／バリアメタ
ル４６ａから成るプラグ電極４７を電極配線層４４上に
形成する（図１４）。次に、基板２３を例えばＥＣＲエ
ッチング装置を用いて、酸素プラズマ中に晒す。これに
より、正に帯電していた電極配線層４４およびそれに接
続するプラグ電極４７は、上記プラズマ処理により正電
荷が除去される。次に、基板２３に例えばｐＨ１０以上
のアミン系溶液でウェット処理を施して、表面洗浄を行
う（図１５）。次に、全面にアルミ合金膜を形成しパタ
ーニングして、プラグ電極４７を覆うように電極配線層
４８を形成する。（図１６）。この後、所定の処理を施
して、半導体装置を完成する。

【００４３】この実施の形態７では、表面洗浄のための
ウェット処理の際に表面が露出するプラグ電極４７に接
続形成された下層の電極配線層４４が形成時に正に帯電
したため、上記表面洗浄のためのウェット処理に先だっ
て正電荷を除去する。このためウェット処理時にプラグ
電極４７のタングステン膜４６ｂが異常にエッチングさ
れることは無く、その後上層に形成する電極配線層４８
のカバレジが良好となり、プラグ電極４７との接触抵抗
が安定して低抵抗となる。また、この実施の形態におい
ても、上記実施の形態２、３または６による正電荷の除
去方法が同様に適用できる。

【００４４】

【発明の効果】以上のように、この発明に係わる請求項
１記載の半導体装置の製造方法は、半導体基板上に形成
された導電層表面の少なくとも一部が露出した状態で、
上記半導体基板に表面洗浄のためのウェット処理を施す
際、上記ウェット処理に先立って、上記半導体基板の正
電荷の除去処理を行うため、上記ウェット処理の際、上
記導電層が異常に等方性エッチングされるのが防止で
き、上記導電層とこれに接続形成される電極配線層との
接触抵抗が安定して低抵抗となり、信頼性の高い電極構
造が得られる。

【００４５】またこの発明に係わる請求項２記載の半導
体装置の製造方法は、請求項１において、反応室内でプ
ラズマ発生させ、半導体基板を直接プラズマに晒すプラ
ズマ処理を施すことにより、該半導体基板の正電荷の除
去処理を行うため、正電荷の除去が容易に実施出来、ウ
ェット処理の際、導電層が異常に等方性エッチングされ
るのが防止でき、上記導電層とこれに接続形成される上
層の電極配線層との接触抵抗が安定して低抵抗となり、
信頼性の高い電極構造が得られる。

【００４６】またこの発明に係わる請求項３記載の半導
体装置の製造方法は、請求項１において、半導体基板に
紫外線照射を施すことにより、該半導体基板の正電荷の
除去処理を行うため、正電荷の除去が容易に実施出来、
ウェット処理の際、導電層が異常に等方性エッチングさ
れるのが防止でき、上記導電層とこれに接続形成される
上層の電極配線層との接触抵抗が安定して低抵抗とな
り、信頼性の高い電極構造が得られる。

【００４７】またこの発明に係わる請求項４記載の半導
体装置の製造方法は、請求項１において、半導体基板に
電子照射を施すことにより、該半導体基板の正電荷の除
去処理を行うため、正電荷の除去が容易に実施出来、ウ
ェット処理の際、導電層が異常に等方性エッチングされ
るのが防止でき、上記導電層とこれに接続形成される上
層の電極配線層との接触抵抗が安定して低抵抗となり、
信頼性の高い電極構造が得られる。

【００４８】またこの発明に係わる請求項５記載の半導
体装置の製造方法は、請求項１において、半導体基板
に、露出した導電層の表面酸化膜をエッチングする特性
を有する導電性溶液を用いたウェット処理を施すことに
より、該半導体基板の正電荷の除去処理を行うため、正
電荷の除去が容易に実施出来、ウェット処理の際、導電
層が異常に等方性エッチングされるのが防止でき、上記
導電層とこれに接続形成される上層の電極配線層との接
触抵抗が安定して低抵抗となり、信頼性の高い電極構造
が得られる。

【００４９】またこの発明に係わる請求項６記載の半導
体装置の製造方法は、半導体基板上に形成された層間絶
縁膜に下層導電層に到達する接続孔を開孔し、該接続孔
内洗浄のためのウェット処理を施す際、上記ウェット処
理に先立って、請求項２〜４のいずれかに記載される上
記半導体基板の正電荷の除去処理を行うため、ウェット
処理の際、導電層が異常に等方性エッチングされるのが
防止でき、上記接続孔を介して上記導電層と接続される
電極配線層とのコンタクト抵抗が安定して低抵抗とな
り、信頼性の高い電極構造が得られる。

【００５０】またこの発明に係わる請求項７記載の半導
体装置の製造方法は、請求項６において、導電層が導電
性シリコンあるいは導電性シリコン上にシリサイドが積
層された層で構成され、ウェット処理にフッ酸系あるい
はフッ酸を含む溶液を用いるため、ウェット処理の際、
導電層が異常に等方性エッチングされるのが効果的に確
実に防止でき、上記接続孔を介して上記導電層と接続さ
れる電極配線層とのコンタクト抵抗が安定して低抵抗と
なり、信頼性の高い電極構造が得られる。

【００５１】またこの発明に係わる請求項８記載の半導
体装置の製造方法は、半導体基板上の層間絶縁膜に設け
られた接続孔に導電層としてのタングステンから成るプ
ラグを形成した後、上記半導体基板に表面洗浄のためＰ
Ｈ１０程度以上の溶液を用いたウェット処理を施す際、
上記ウェット処理に先立って、請求項２〜５のいずれか
に記載される上記半導体基板の正電荷の除去処理を行う
ため、ウェット処理の際、上記タングステンが異常に等
方性エッチングされるのが効果的に確実に防止でき、上
記タングステンとこれに接続形成される上層の電極配線
層との接触抵抗が安定して低抵抗となり、信頼性の高い
電極構造が得られる。

【００５２】またこの発明に係わる請求項９記載の半導
体装置の製造方法は、半導体基板上の層間絶縁膜に設け
られた接続孔にタングステンから成るプラグを形成した
後、上記層間絶縁膜上に該プラグと接続する配線層を形
成し、次いで上記半導体基板に表面洗浄のためＰＨ１０
程度以上のアミン系溶液を用いたウェット処理を施す
際、上記ウェット処理に先立って、請求項２〜５のいず
れかに記載される上記半導体基板の正電荷の除去処理を
行うため、ウェット処理の際、上記配線層がずれて上記
タングステンが一部露出していても、上記タングステン
が異常に等方性エッチングされるのが効果的に確実に防
止でき、上記タングステンとこれに接続形成される上記
配線層との接触抵抗が安定して低抵抗となり、信頼性の
高い電極構造が得られる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１による半導体装置の
製造方法の一工程を示す断面図である。

【図２】 この発明の実施の形態１による半導体装置の
製造方法の一工程を示す断面図である。

【図３】 この発明の実施の形態１による半導体装置の
製造方法の一工程を示す断面図である。

【図４】 この発明の実施の形態１による半導体装置の
製造方法の一工程を示す断面図である。

【図５】 この発明の実施の形態４による半導体装置の
製造方法の一工程を示す断面図である。

【図６】 この発明の実施の形態４による半導体装置の
製造方法の一工程を示す断面図である。

【図７】 この発明の実施の形態４による半導体装置の
製造方法の一工程を示す断面図である。

【図８】 図７の平面図である。

【図９】 この発明の実施の形態５による半導体装置の
製造方法の一工程を示す断面図である。

【図１０】 この発明の実施の形態５による半導体装置
の製造方法の一工程を示す断面図である。

【図１１】 この発明の実施の形態５による半導体装置
の製造方法の一工程を示す断面図である。

【図１２】 この発明の実施の形態６による半導体装置
の製造方法の一工程を示す断面図である。

【図１３】 この発明の実施の形態６による半導体装置
の製造方法の一工程を示す断面図である。

【図１４】 この発明の実施の形態７による半導体装置
の製造方法の一工程を示す断面図である。

【図１５】 この発明の実施の形態７による半導体装置
の製造方法の一工程を示す断面図である。

【図１６】 この発明の実施の形態７による半導体装置
の製造方法の一工程を示す断面図である。

【図１７】 従来の半導体装置の製造方法の一工程を示
す断面図である。

【図１８】 従来の半導体装置の製造方法の一工程を示
す断面図である。

【図１９】 従来の半導体装置の製造方法の一工程を示
す断面図である。

【図２０】 従来の半導体装置の製造方法の一工程を示
す断面図である。

【図２１】 従来の半導体装置の製造方法の問題点を説
明する断面図である。

【図２２】 従来の第１の別例による半導体装置の製造
方法の一工程を示す断面図である。

【図２３】 従来の第１の別例による半導体装置の製造
方法の一工程を示す断面図である。

【図２４】 従来の第２の別例による半導体装置の製造
方法の一工程を示す断面図である。

【図２５】 従来の第２の別例による半導体装置の製造
方法の一工程を示す断面図である。

【図２６】 従来の第２の別例による半導体装置の製造
方法の一工程を示す断面図である。

【図２７】 従来の第３の別例による半導体装置の製造
方法の一工程を示す断面図である。

【図２８】 従来の第３の別例による半導体装置の製造
方法の一工程を示す断面図である。

【図２９】 従来の第４の別例による半導体装置の製造
方法の一工程を示す断面図である。

【図３０】 従来の第４の別例による半導体装置の製造
方法の一工程を示す断面図である。

【図３１】 従来の第４の別例による半導体装置の製造
方法の一工程を示す断面図である。

【符号の説明】

２３ 半導体基板、３１ 導電層としてのソース・ドレ
イン領域、３５ 層間絶縁膜、３７ｂ 接続孔としての
コンタクトホール、４０ａ 導電性シリコンとしての多
結晶シリコン膜、４０ｂ シリサイド膜、４１ 導電層
としてのポリサイド配線、４２ｂ 導電層としてのタン
グステン膜、４３ プラグ電極、４４ 電極配線層、４
５ 層間絶縁膜、４６ｂ 導電層としてのタングステン
膜、４７ プラグ電極。

Claims (9)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に形成された導電層表面の
   少なくとも一部が露出した状態で、上記半導体基板に表
   面洗浄のためのウェット処理を施す際、上記ウェット処
   理に先立って、上記半導体基板の正電荷の除去処理を行
   うことを特徴とする半導体装置の製造方法。
2. 【請求項２】 反応室内でプラズマ発生させ、半導体基
   板を直接プラズマに晒すプラズマ処理を施すことによ
   り、該半導体基板の正電荷の除去処理を行うことを特徴
   とする請求項１記載の半導体装置の製造方法。
3. 【請求項３】 半導体基板に紫外線照射を施すことによ
   り、該半導体基板の正電荷の除去処理を行うことを特徴
   とする請求項１記載の半導体装置の製造方法。
4. 【請求項４】 半導体基板に電子照射を施すことによ
   り、該半導体基板の正電荷の除去処理を行うことを特徴
   とする請求項１記載の半導体装置の製造方法。
5. 【請求項５】 半導体基板に、露出した導電層の表面酸
   化膜をエッチングする特性を有する導電性溶液を用いた
   ウェット処理を施すことにより、該半導体基板の正電荷
   の除去処理を行うことを特徴とする請求項１記載の半導
   体装置の製造方法。
6. 【請求項６】 半導体基板上に形成された層間絶縁膜に
   下層導電層に到達する接続孔を開孔し、該接続孔内洗浄
   のためのウェット処理を施す際、上記ウェット処理に先
   立って、請求項２〜４のいずれかに記載される上記半導
   体基板の正電荷の除去処理を行うことを特徴とする半導
   体装置の製造方法。
7. 【請求項７】 導電層が導電性シリコンあるいは導電性
   シリコン上にシリサイドが積層された層で構成され、ウ
   ェット処理にフッ酸系あるいはフッ酸を含む溶液を用い
   ることを特徴とする請求項６記載の半導体装置の製造方
   法。
8. 【請求項８】 半導体基板上の層間絶縁膜に設けられた
   接続孔に導電層としてのタングステンから成るプラグを
   形成した後、上記半導体基板に表面洗浄のためＰＨ１０
   程度以上の溶液を用いたウェット処理を施す際、上記ウ
   ェット処理に先立って、請求項２〜５のいずれかに記載
   される上記半導体基板の正電荷の除去処理を行うことを
   特徴とする半導体装置の製造方法。
9. 【請求項９】 半導体基板上の層間絶縁膜に設けられた
   接続孔に導電層としてのタングステンから成るプラグを
   形成した後、上記層間絶縁膜上に該プラグと接続する配
   線層を形成し、次いで上記半導体基板に表面洗浄のため
   ＰＨ１０程度以上のアミン系溶液を用いたウェット処理
   を施す際、上記ウェット処理に先立って、請求項２〜５
   のいずれかに記載される上記半導体基板の正電荷の除去
   処理を行うことを特徴とする半導体装置の製造方法。