JP4033957B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体装置の製造方法に係わり、特に低抵抗で信頼性の高い配線構造を有する半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
近年、半導体装置の高集積化、微細化の要求はますます高まっている。この様な高集積化、微細化の要求に伴い、配線層、電極寸法の縮小や多層配線構造といった対策が採られている。この様に配線層、電極などの寸法が縮小されるにつれて、これらの電気的抵抗は上昇する。従って、低抵抗な配線層および電極が要求されてきている。
一般に、半導体装置における電気的抵抗を構成する主なものとして、不純物領域の拡散抵抗、コンタクト抵抗および配線抵抗等を挙げることができる。拡散抵抗は、不純物領域の濃度を高くすることによって、その抵抗値を下げることが可能となる。コンタクト抵抗は、半導体基板と配線層もしくは配線層間の界面状態およびコンタクト部分の配線層のカバレッジで決定されるものであり、実効的なコンタクト面積の増大、およびコンタクト部分の配線層のカバレッジ改善によってその抵抗値を下げることができる。配線抵抗に関しては、設計上配線層の寸法などが予め決定されているため、より低抵抗な材料を用いることが検討されている。
【０００３】
図１７〜図２０は、従来の半導体装置の製造方法をＣＭＯＳデバイスについて示す断面図である。
まず、ｐ型のシリコン単結晶等からなる半導体基板１（以下、基板１と称す）上の所定の領域に、ＬＯＣＯＳ（Local 0xidation of Silicon）法によりフィールド酸化膜２を形成する。次に、イオン注入法等により、所定の領域にｐウェル領域３およびｎウェル領域４を形成し、さらにこれらウェル領域３、４内のフィールド酸化膜２直下にそれぞれｐ+チャネルカット領域５およびｎ+チャネルカット領域６を形成する。この後、基板１上にゲート酸化膜７とその上にゲート電極８となる導電膜を形成し、公知の写真製版技術およびエッチング技術により、上記導電膜をパターニングしてゲート電極８を形成する。次に、ゲート電極８、フィールド酸化膜２等をマスクとして基板１上からイオン注入を施すことにより、ｐウェル領域３にはｎ型のソース・ドレイン領域９を、ｎウェル領域４にはｐ型のソース・ドレイン領域１０を、ゲート電極８の両側に形成する。
これにより、ｐウェル領域３に、一対のｎ型のソース・ドレイン領域９、ゲート酸化膜７、およびゲート電極８で構成されるｎチャネルＭＯＳトランジスタ１１が、ｎウェル領域４に、一対のｐ型のソース・ドレイン領域１０、ゲート酸化膜７、およびゲート電極８で構成されるｐチャネルＭＯＳトランジスタ１２が形成される。
次に、全面に層間絶縁膜１３を形成した後、この層間絶縁膜１３上の全面に、ホトレジスト膜１４を形成し、このホトレジスト膜１４を公知の写真製版技術およびエッチング技術によりパターニングする（図１７）。
【０００４】
続いて、上記レジストパターン１４をマスクとして、下地の層間絶縁膜１３を、ＣＦ4、ＣＨＦ3、Ｃ4Ｆ8等を含むカーボン系ガスを用いた異方性エッチングにより選択的にエッチング除去し、ソース・ドレイン領域９、１０表面に到達するコンタクトホール１５を形成する。この後、ホトレジスト膜１４を例えば酸素プラズマを用いたアッシングにより除去する（図１８）。
次に、基板１にフッ酸系溶液を用いたウェット処理を施して、コンタクトホール１５内の洗浄を行う（図１９）。
次に、全面に例えばチタンナイトライドから成るバリアメタル１６とその上にアルミ合金膜等からなる電極配線層１７とを、コンタクトホール１５を埋め込むように積層し、パターニングする（図２０）。
この後、所定の処理を施して、半導体装置を完成する。
【０００５】
【発明が解決しようとする課題】
従来の半導体装置は上記の様に製造されており、図１８で示したコンタクトホール１５の形成時に、層間絶縁膜１３の異方性エッチングした後、ホトレジスト膜１４を例えば酸素プラズマを用いたアッシングにより除去するが、その際、通常プラズマ発生室と反応室が分離したダウンフロータイプのプラズマ処理装置を用いて除去する。この様なプラズマ発生室と反応室が分離したダウンフロータイプのプラズマ処理装置を用いたプラズマ処理では、基板１が直接プラズマに晒されないためイオンや電子のような荷電粒子が直接基板１に到達しにくく、基板１は帯電し易いことが判っている。種々の条件により基板１は正または負に帯電し（中性になる場合もある）、正に帯電した場合、後工程で、フッ酸系溶液を用いたウェット処理を施してコンタクトホール１５内の洗浄を行う際、図１９に示すように、コンタクトホール１５底部のｎ型のソース・ドレイン領域９表面が選択的に等方性エッチングされる。これは、ソース・ドレイン領域９表面のＳｉが陽極反応によってフッ酸（ＨＦ）のＦ-と反応してＳｉＦｘを形成して溶出するためである。
【０００６】
このため、その後バリアメタル１６と電極配線層１７とを形成すると（図２０参照）、コンタクトホール１５底部のｎ型のソース・ドレイン領域９表面が等方性エッチングされて拡がっているため、図２１に示すように、領域Ａのバリアメタル１６および電極配線層１７が薄く形成される等、カバレジが悪くなり、コンタクト抵抗が増大する。またこの部分が断線してコンタクトを採ることができなくなることもある。さらにまたバリアメタル１６が薄くなってバリア性が劣化することにより、アルミ合金膜（電極配線層１７）中に基板１中のシリコンが析出し接合破壊を起こすこともあった。
なお、ｐ型のソース・ドレイン領域１０については、正電荷が下層のｎウェル領域４に逃げるため、陽極反応による影響を受けることはない。
【０００７】
また、図２２および図２３に示すように、ｎチャネルＭＯＳトランジスタ１１のソース・ドレイン領域９の一方にコンタクトホール１５ａを介してｎ型にドープされた多結晶シリコン膜１８ａと例えばタングステンシリサイド膜１８ｂから成るポリサイド配線１９を形成し、その上層にコンタクトホール１５ｂを介して電極配線層１７／バリアメタル１６を形成する場合、コンタクトホール１５、１５ｂ形成後、基板１が正に帯電した状態で、フッ酸系溶液を用いたウェット処理を施してコンタクトホール１５、１５ｂ内の洗浄を行うと、コンタクトホール１５底部のｎ型のソース・ドレイン領域９表面だけでなく、コンタクトホール１５ｂ底部のポリサイド配線１９も等方性エッチングされる。これは、ポリサイド配線１９の下層部分である多結晶シリコン膜１８ａ表面のＳｉが上層のタングステンシリサイド膜１８ｂの粒界を通して、陽極反応によりフッ酸（ＨＦ）のＦ-と反応してＳｉＦｘを形成して溶出するためである。
これにより、電極配線層１７／バリアメタル１６とｎ型のソース・ドレイン領域９とのコンタクトだけでなく電極配線層１７／バリアメタル１６とポリサイド配線１９とのコンタクトもコンタクト抵抗が増大し、またこの部分が断線してコンタクトを採ることができなくなることもある。
また、フッ酸と過酸化水素の混合溶液を用いてウェット処理を施した場合、Ｓｉの溶出が増大し、コンタクトホール１５、１５ｂ底部の等方性エッチングがより進行して電極配線層１７／バリアメタル１６のカバレジはさらに悪くなる。
【０００８】
また、図２４〜図２６に示すように、タングステン膜２０ｂ／バリアメタル２０ａから成るプラグ電極２１を形成する場合、プラグ電極２１（基板１）が正に帯電した状態で、例えばｐＨ１０以上のアミン系溶液で表面洗浄のためウェット処理を施すと、ｎ型のソース・ドレイン領域９上のタングステン膜２０ｂが異常にエッチングされる。これは、タングステン膜２０ｂが、電位が高い状態でｐＨの高い溶液で処理すると表面が酸化されてＷＯｘを形成し、Ｗを溶出する性質を有するためであり、このため、その後形成する例えばアルミ合金から成る電極配線層２２のカバレジが悪くなり、電極配線層２２とプラグ電極２１との接触抵抗が増大する。
このときｐ型のソース・ドレイン領域１０上のプラグ電極２１は正に帯電しにくいため、このような不良はほとんど起きない。
【０００９】
また、図２７および図２８に示すように、タングステン膜２０ｂ／バリアメタル２０ａから成るプラグ電極２１上に形成したアルミ合金から成る電極配線層２２がずれて形成され、プラグ電極２１表面が一部露出された場合、プラグ電極２１および電極配線層２２（基板１）が正に帯電した状態で、例えばｐＨ１０以上のアミン系溶液で表面洗浄のためウェット処理を施すと、ｎ型のソース・ドレイン領域９上のタングステン膜２０ｂが露出した部分から異常にエッチングされ、電極配線層２２とほとんど接触しなくなり、電極配線層２２とプラグ電極２１との接触抵抗が増大する。
【００１０】
さらにまた、図２９〜図３１に示すように、タングステン膜２０ｄ／バリアメタル２０ｃから成るプラグ電極２１ａを電極配線層２２上に形成する場合も、下層の電極配線層２２が正に帯電した状態で、上記に様なウェット処理を施すと、タングステン膜２０ｄが異常にエッチングされ、その後形成する例えばアルミ合金から成る電極配線層２２ａのカバレジが悪くなり、接触抵抗が増大する。
【００１１】
この発明は、上記のような問題点を解消するために成されたものであって、半導体基板に表面洗浄のためウェット処理を施す際、露出した導電層が異常に等方性エッチングされるのを防止し、コンタクト抵抗の低い信頼性の高い電極構造を有する半導体装置の製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
この発明に係る請求項１記載の半導体装置の製造方法は、ゲート酸化膜、ゲート電極およびソース・ドレイン領域を有するＭＯＳトランジスタが分離領域によって分離される領域に形成された半導体基板上に、層間絶縁膜を形成するトランジスタ形成工程と、前記層間絶縁膜の所定の位置に前記層間絶縁膜を貫通するコンタクトホールを開口し、前記コンタクトホール内にタングステンプラグを形成するプラグ形成工程と、前記層間絶縁膜上の全面にアルミ合金膜を形成するアルミ合金膜形成工程と、前記タングステンプラグのそれぞれに配線が接続されるように、ホトレジストを用いたパターニングにより前記アルミ合金膜をエッチングしてアルミ合金配線層を形成するアルミ合金配線層形成工程と、前記ホトレジストをアッシングにより取り除くレジスト除去工程と、前記アルミ合金配線層にｐＨ６〜８の導電性溶液でウェット処理を行い、前記アルミ合金配線層の表面酸化膜を取り除きつつ前記アルミ合金配線層の正電荷を除去する第１のウェット処理工程と、前記アルミ合金配線層にｐＨ１０以上の溶液でウェット処理を行う第２のウェット処理工程と、を含むことを特徴とする。
【００１３】
この発明に係る請求項２記載の半導体装置の製造方法は、請求項１において、前記第１のウェット処理工程で使用されるｐＨ６〜８の導電性溶液は、フッ化アンモニウム溶液であり、前記第２のウェット処理工程で使用されるｐＨ１０以上の溶液は、前記ホトレジストの残渣を除去する機能を有するアミン系の溶液であることを特徴とする。
【００１４】
この発明に係る請求項３記載の半導体装置の製造方法は、請求項１において、前記レジスト除去工程での前記アッシングは、前記アルミ合金配線層に正電荷を帯電させる酸素プラズマによる処理であることを特徴とする。
【００１５】
この発明に係る請求項４記載の半導体装置の製造方法は、請求項３において、前記レジスト除去工程での前記アッシングは、前記酸素プラズマのプラズマ発生室と反応室とが分離したダウンフロータイプのプラズマ処理装置で行われることを特徴とする。
【００１６】
この発明に係る請求項５記載の半導体装置の製造方法は、請求項１において、前記第１および第２のウェット処理工程は、前記アルミ合金配線層形成工程で、上面がすべて前記アルミ合金配線層によって覆われず、上面の一部が露出したタングステンプラグに対しても施されることを特徴とする。
【００２１】
【発明の実施の形態】
実施の形態１．
以下、この発明の実施の形態１を図について説明する。図１〜図４はこの発明の実施の形態１による半導体装置の製造方法をＣＭＯＳデバイスについて示す断面図である。
まず、ｐ型のシリコン単結晶等からなる半導体基板２３（以下、基板２３と称す）上の所定の領域に、ＬＯＣＯＳ（Local 0xidation of Silicon）法によりフィールド酸化膜２４を形成する。次に、イオン注入法等により、所定の領域にｐウェル領域２５およびｎウェル領域２６を形成し、さらにこれらウェル領域２５、２６内のフィールド酸化膜２４直下にそれぞれｐ+チャネルカット領域２７およびｎ+チャネルカット領域２８を形成する。この後、基板２３上にゲート酸化膜２９とその上にゲート電極３０となる導電膜を形成し、公知の写真製版技術およびエッチング技術により、上記導電膜をパターニングしてゲート電極３０を形成する。次に、ゲート電極３０、フィールド酸化膜２４等をマスクとして基板２３上からイオン注入を施すことにより、ｐウェル領域２５には導電層としての導電性シリコンから成るｎ型のソース・ドレイン領域３１を、ｎウェル領域２６にはｐ型のソース・ドレイン領域３２を、ゲート電極３０の両側に形成する。
【００２２】
これにより、ｐウェル領域２５に、一対のｎ型のソース・ドレイン領域３１、ゲート酸化膜２９、およびゲート電極３０で構成されるｎチャネルＭＯＳトランジスタ３３が、ｎウェル領域２６に、一対のｐ型のソース・ドレイン領域３２、ゲート酸化膜２９、およびゲート電極３０で構成されるｐチャネルＭＯＳトランジスタ３４が形成される。
次に、全面に層間絶縁膜３５を形成した後、この層間絶縁膜３５上の全面に、ホトレジスト膜３６を形成し、このホトレジスト膜３６を公知の写真製版技術およびエッチング技術によりパターニングする（図１）。
【００２３】
続いて、上記レジストパターン３６をマスクとして、下地の層間絶縁膜３５を、ＣＦ4、ＣＨＦ3、Ｃ4Ｆ8等を含むカーボン系ガスを用いた異方性エッチングにより選択的にエッチング除去し、ソース・ドレイン領域３１、３２表面に到達する接続孔としてのコンタクトホール３７を形成する。この後、ホトレジスト膜３６を例えば酸素プラズマを用いたアッシングにより、プラズマ発生室と反応室が分離したダウンフロータイプのプラズマ処理装置を用いて除去する。このアッシングでは基板２３が直接プラズマに晒されないためイオンや電子のような荷電粒子が直接基板２３に到達しにくく、基板２３は帯電し易い。この場合、基板２３が正に帯電したとする（図２）。
【００２４】
次に、基板２３を例えばＥＣＲ（Electron Cyclotron Resonance）エッチング装置を用いて、酸素プラズマ中に晒す。
ここで、ＥＣＲエッチング装置のようなプラズマ発生室と反応室が一体化したプラズマ装置を用いたプラズマ処理では、基板２３が直接プラズマに晒され、イオンや電子のような荷電粒子が直接基板２３に到達し易い。また、この様なプラズマ処理を基板２３に施すと、通常基板２３は帯電しにくく、既に帯電した状態の基板２３に上記のようなプラズマ処理を施した場合は、基板２３の電荷を除去する効果がある。このため、正に帯電していた基板２３は、上記プラズマ処理により正電荷が除去される。
次に、基板２３にフッ酸系溶液を用いたウェット処理を施して、コンタクトホール３７内の洗浄を行う（図３）。
次に、全面に例えばチタンナイトライドから成るバリアメタル３８とその上にアルミ合金膜等からなる電極配線層３９とを、コンタクトホール３７を埋め込むように積層し、パターニングする（図４）。
この後、所定の処理を施して、半導体装置を完成する。
【００２５】
上記実施の形態１では、コンタクトホール３７内の洗浄のためのフッ酸系溶液を用いたウェット処理に先だって、基板２３にプラズマ発生室と反応室が一体化したプラズマ装置を用いたプラズマ処理を施して、基板２３の正電荷を除去する。このため、ウェット処理の際、コンタクトホール３７底部のｎ型のソース・ドレイン領域３１表面のＳｉが陽極反応によって溶出することは無く、従ってその部分が等方性エッチングされることもない。このため、コンタクトホール３７内のバリアメタル３８および電極配線層３９が十分な膜厚で形成され、カバレジが良好となり、コンタクト抵抗が安定して低抵抗で、接合破壊を起こすことも無い。
また、正電荷が完全に除去できて中性にならなくても、正電荷は確実に低減できるため、陽極反応を抑制でき、従ってコンタクトホール１５底部の等方性エッチングも抑制できる。
【００２６】
なお、ホトレジスト膜３６を除去した際、基板２３が負に帯電した場合、陽極反応は起こらないためそのままで問題ないが、上記実施の形態１で示した電荷除去のためのプラズマ処理を施しても、この場合基板２３の負電荷が除去されるが問題ない。
【００２７】
実施の形態２．
上記実施の形態１ではプラズマ処理を用いて正電荷を除去したが、紫外線照射装置を用いて基板２３に紫外線照射を施すことによって、基板２３の正電荷を除去することもできる。
この実施の形態においても上記実施の形態１と同様に、ホトレジスト膜３６を除去した際、基板２３が負に帯電しても、陽極反応は起こらないためそのままで問題なく、さらに電荷除去のための導電性溶液処理あるいは紫外線照射処理を施しても、基板２３の負電荷が除去されるが問題ない。
【００２８】
実施の形態３．
また、電子照射装置を用いて基板２３に電子照射を施すことによって、基板２３の正電荷を中和して除去することもできる。
この場合、ホトレジスト膜３６を除去した際、基板２３が負に帯電した場合、電子照射を施すことによってさらに基板２３の負電荷を増大させることになるが、特に問題ない。
【００２９】
実施の形態４．
上記実施の形態１〜３で示した正電荷の除去処理は、コンタクトホール３７底部のｎ型のソース・ドレイン領域３１表面の等方性エッチング防止に適用したものであるが、その他の場合に適用したものを以下に示す。
図５〜図７は、この発明の実施の形態５による半導体装置の製造方法をＣＭＯＳデバイスについて示す断面図である。
まず、上記実施の形態１と同様にＭＯＳトランジスタ３３、３４を形成し、次いで層間絶縁膜３５ａを形成しコンタクトホール３７ａを開口する。次に、ｎ型にドープされた導電性シリコンとしての多結晶シリコン膜４０ａと例えばタングステンシリサイド膜４０ｂから成る導電層としてのポリサイド配線４１を、コンタクトホール３７ａを介してｎチャネルＭＯＳトランジスタ３３のソース・ドレイン領域３１の一方に接続形成する。続いてさらに層間絶縁膜３５ｂを形成し、層間絶縁膜３５（３５ａ、３５ｂ）に接続孔としてのコンタクトホール３７、３７ｂを開口する。このとき基板２３が正に帯電したとする（図５）。
【００３０】
次に、基板２３を例えばＥＣＲエッチング装置を用いて、酸素プラズマ中に晒す。これにより、正に帯電していた基板２３は、上記プラズマ処理により正電荷が除去される。
次に、基板２３にフッ酸系溶液を用いたウェット処理を施して、コンタクトホール３７内の洗浄を行う（図６）。
次に、全面に例えばチタンナイトライドから成るバリアメタル３８とその上にアルミ合金膜等からなる電極配線層３９とを、コンタクトホール３７、３７ｂを埋め込むように積層し、パターニングする。これにより、電極配線層３９／バリアメタル３８が、コンタクトホール３７を介してソース・ドレイン領域３１、３２に、コンタクトホール３７ｂを介してポリサイド配線４１に接続形成される（図７）。
この後、所定の処理を施して、半導体装置を完成する。
【００３１】
この実施の形態４では、コンタクトホール３７、３７ｂ形成後、コンタクトホール３７、３７ｂ内の洗浄のためのフッ酸系溶液を用いたウェット処理に先だって、基板２３にプラズマ発生室と反応室が一体化したプラズマ装置を用いたプラズマ処理を施して、基板２３の正電荷を除去する。このため、ウェット処理の際、コンタクトホール３７底部のｎ型のソース・ドレイン領域３１表面、およびコンタクトホール３７ｂ底部のポリサイド配線４１のＳｉが陽極反応によって溶出することは無く、従ってその部分が等方性エッチングされることもない。このため、コンタクトホール３７、３７ｂ内のバリアメタル３８および電極配線層３９が十分な膜厚で形成され、カバレジが良好となり、コンタクト抵抗が安定して低抵抗で、接合破壊を起こすことも無い。
【００３２】
また、図８に図７の平面図を示すが、ポリサイド配線４１のパターン面積とポリサイド配線４１に接続されるソース・ドレイン領域３１の面積の比が大きいと、ポリサイド配線４１のパターンに電荷を蓄積しやすく、上層の電極配線層３９／バリアメタル３８とのコンタクト部のエッチング異常が発生しやすい。このためポリサイド配線４１のパターン面積とポリサイド配線４１に接続されるソース・ドレイン領域３１の面積の比が所定の値を超えないように形成することにより、さらに正電荷による悪影響を防止する効果がある。
【００３３】
なお、この実施の形態４では、上記実施の形態１で示したプラズマ処理による正電荷の除去方法を適用したが、上記実施の形態２または３による正電荷の除去方法も同様に適用でき、同様の効果が得られる。
【００３４】
また、上記実施の形態１〜４では、コンタクトホール３７、３７ｂ内の洗浄のためのウェット処理にフッ酸系溶液を用いたため、正電荷の除去がコンタクトホール３７、３７ｂ底部の等方性エッチングの防止に効果的に作用するが、これに限るものではなく、溶液中でＳｉが陽極反応によって溶出する性質を有する溶液を用いたウェット処理であれば同様の効果が得られる。
【００３５】
実施の形態５．
図９〜図１１は、この発明の実施の形態５による半導体装置の製造方法をＣＭＯＳデバイスについて示す断面図である。
まず、上記実施の形態１と同様にＭＯＳトランジスタ３３、３４を形成し、次いで層間絶縁膜３５を形成しコンタクトホール３７を開口する。次に例えばチタンとチタンナイトライドとの積層膜から成るバリアメタル４２ａを形成後、導電層としてのタングステン膜４２ｂを形成し、全面をエッチバックしてプラグ電極４３を形成する。このエッチバックの際のプラズマ処理では、プラズマ発生室と反応室が分離したダウンフロータイプのプラズマ処理装置を用い、基板２３が直接プラズマに晒されないためイオンや電子のような荷電粒子が直接基板２３に到達しにくく、基板２３は帯電し易い。この場合、プラグ電極４３（基板２３）が正に帯電したとする（図９）。
次に、基板２３を例えばＥＣＲエッチング装置を用いて、酸素プラズマ中に晒す。これにより、正に帯電していたプラグ電極４３（基板２３）は、上記プラズマ処理により正電荷が除去される。
次に、基板２３に例えばｐＨ１０以上のアミン系溶液でウェット処理を施して、表面洗浄を行う（図１０）。
次に、全面にアルミ合金膜を形成しパターニングして、プラグ電極４３を覆うように電極配線層４４を形成する。（図１１）。
この後、所定の処理を施して、半導体装置を完成する。
【００３６】
この実施の形態５では、タングテン膜４２ｂ／バリアメタル４２ａから成るプラグ電極４３を形成した後、表面洗浄のための例えばｐＨ１０以上のアミン系溶液を用いたウェット処理に先だって、基板２３にプラズマ発生室と反応室が一体化したプラズマ装置を用いたプラズマ処理を施して、プラグ電極４３（基板２３）の正電荷を除去する。タングテン膜４２ｂは電位が高い状態でｐＨの高い溶液で処理すると表面が酸化されてＷＯｘを形成し、Ｗを溶出する性質を有するものであるが、正電荷を除去した後にウェット処理を行うため、タングステン膜４２ｂが異常にエッチングされることは無い。このため、その後形成する電極配線層４４のカバレジが良好となり、プラグ電極４３との接触抵抗が安定して低抵抗となる。
【００３７】
なお、この実施の形態５では、上記実施の形態１で示したプラズマ処理による正電荷の除去方法を適用したが、上記実施の形態２または３による正電荷の除去方法も同様に適用できる。
【００３８】
実施の形態６．
図１２および図１３は、この発明の実施の形態６による半導体装置の製造方法をＣＭＯＳデバイスについて示す断面図である。
上記実施の形態５において、プラグ電極４３上に形成するアルミ合金膜から成る電極配線層４４がずれて、下層のプラグ電極４３が一部露出された場合について説明する。
プラグ電極４３を形成した後、アルミ合金膜を全面に形成し、ホトレジスト膜を用いたパターニングにより、電極配線層４４を形成する。次に、ホトレジスト膜を例えば酸素プラズマを用いたアッシングにより、プラズマ発生室と反応室が分離したダウンフロータイプのプラズマ処理装置を用いて除去する。このアッシングによりプラグ電極４３および電極配線層４４（基板２３）が正に帯電したとする（図１２）。
次に、表面の自然酸化膜をエッチングする特性を有するｐＨ６〜８程度の導電性溶液、例えばフッ化アンモニウムを用いたウェット処理を施す。このフッ化アンモニウムは特にアルミ表面の酸化膜の除去および電荷の除去に効果を有する。
次に、基板２３に例えばｐＨ１０以上のアミン系溶液でウェット処理を施して、表面洗浄を行う。このｐＨ１０以上のアミン系溶液でのウェット処理は、通常の表面洗浄に用いるものであるが、特にホトレジスト膜の残渣除去に効果がある（図１３）。
この後、所定の処理を施して、半導体装置を完成する。
【００３９】
この実施の形態６では、プラグ電極４３上に形成するアルミ合金膜から成る電極配線層４４がずれて、下層のプラグ電極４３が一部露出され、その後、ホトレジスト膜の残渣除去等の表面洗浄のための例えばｐＨ１０以上のアミン系溶液を用いたウェット処理に先だって、フッ化アンモニウム等の導電性溶液を用いたウェット処理を施して、プラグ電極４３および電極配線層４４（基板２３）の正電荷を除去する。タングステン膜４２ｂは電位が高い状態でｐＨの高い溶液で処理すると表面が酸化されてＷＯｘを形成し、Ｗを溶出する性質を有するものであるが、正電荷を除去した後にウェット処理を行うため、電極配線層４４がずれて、下層のプラグ電極４３のタングステン膜４２ｂが一部露出されていても、タングステン膜４２ｂが異常にエッチングされることは無い。このため、その後形成する電極配線層４４とプラグ電極４３との接触抵抗が安定して低抵抗となる。
【００４０】
なお、この実施の形態６では、導電性溶液を用いたウェット処理を施して正電荷を除去する方法を示したが、この方法は上記実施の形態５にも適用でき、その場合用いる導電性溶液は、露出した導電層であるタングステン膜４２ｂ表面の自然酸化膜をエッチングする特性を有するｐＨ６〜８程度の導電性溶液が望ましい。
【００４１】
また、この実施の形態６においても、上記実施の形態１〜３による正電荷の除去方法が同様に適用できる。
【００４２】
実施の形態７．
図１４〜図１６は、この発明の実施の形態７による半導体装置の製造方法をＣＭＯＳデバイスについて示す断面図である。
上記実施の形態５と同様に、プラグ電極４３上にアルミ合金膜から成る電極配線層４４を形成する。このとき下層の電極配線層４４がパターニング後のホトレジスト膜除去により正に帯電したとする。その後、さらに層間絶縁膜４５を形成し、導電層としてのタングステン膜４６ｂ／バリアメタル４６ａから成るプラグ電極４７を電極配線層４４上に形成する（図１４）。
次に、基板２３を例えばＥＣＲエッチング装置を用いて、酸素プラズマ中に晒す。これにより、正に帯電していた電極配線層４４およびそれに接続するプラグ電極４７は、上記プラズマ処理により正電荷が除去される。
次に、基板２３に例えばｐＨ１０以上のアミン系溶液でウェット処理を施して、表面洗浄を行う（図１５）。
次に、全面にアルミ合金膜を形成しパターニングして、プラグ電極４７を覆うように電極配線層４８を形成する。（図１６）。
この後、所定の処理を施して、半導体装置を完成する。
【００４３】
この実施の形態７では、表面洗浄のためのウェット処理の際に表面が露出するプラグ電極４７に接続形成された下層の電極配線層４４が形成時に正に帯電したため、上記表面洗浄のためのウェット処理に先だって正電荷を除去する。このためウェット処理時にプラグ電極４７のタングステン膜４６ｂが異常にエッチングされることは無く、その後上層に形成する電極配線層４８のカバレジが良好となり、プラグ電極４７との接触抵抗が安定して低抵抗となる。
また、この実施の形態においても、上記実施の形態２、３または６による正電荷の除去方法が同様に適用できる。
【００４４】
【発明の効果】
以上のように、この発明に係る半導体装置の製造方法によれば、半導体基板上の層間絶縁膜に設けられた接続孔にタングステンから成るプラグを形成した後、上記層間絶縁膜上に該プラグと接続する配線層を形成し、次いで上記半導体基板に表面洗浄のためｐＨ１０以上のアミン系溶液を用いた第２のウェット処理を施す際、上記第２のウェット処理に先立って、上記半導体基板の正電荷の除去処理を行うため、ウェット処理の際、上記配線層がずれて上記タングステンが一部露出していても、上記タングステンが異常に等方性エッチングされるのを効果的に確実に防止でき、上記タングステンとこれに接続形成される上記配線層との接触抵抗が安定して低抵抗となり、信頼性の高い電極構造が得られる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１による半導体装置の製造方法の一工程を示す断面図である。
【図２】 この発明の実施の形態１による半導体装置の製造方法の一工程を示す断面図である。
【図３】 この発明の実施の形態１による半導体装置の製造方法の一工程を示す断面図である。
【図４】 この発明の実施の形態１による半導体装置の製造方法の一工程を示す断面図である。
【図５】 この発明の実施の形態４による半導体装置の製造方法の一工程を示す断面図である。
【図６】 この発明の実施の形態４による半導体装置の製造方法の一工程を示す断面図である。
【図７】 この発明の実施の形態４による半導体装置の製造方法の一工程を示す断面図である。
【図８】 図７の平面図である。
【図９】 この発明の実施の形態５による半導体装置の製造方法の一工程を示す断面図である。
【図１０】 この発明の実施の形態５による半導体装置の製造方法の一工程を示す断面図である。
【図１１】 この発明の実施の形態５による半導体装置の製造方法の一工程を示す断面図である。
【図１２】 この発明の実施の形態６による半導体装置の製造方法の一工程を示す断面図である。
【図１３】 この発明の実施の形態６による半導体装置の製造方法の一工程を示す断面図である。
【図１４】 この発明の実施の形態７による半導体装置の製造方法の一工程を示す断面図である。
【図１５】 この発明の実施の形態７による半導体装置の製造方法の一工程を示す断面図である。
【図１６】 この発明の実施の形態７による半導体装置の製造方法の一工程を示す断面図である。
【図１７】 従来の半導体装置の製造方法の一工程を示す断面図である。
【図１８】 従来の半導体装置の製造方法の一工程を示す断面図である。
【図１９】 従来の半導体装置の製造方法の一工程を示す断面図である。
【図２０】 従来の半導体装置の製造方法の一工程を示す断面図である。
【図２１】 従来の半導体装置の製造方法の問題点を説明する断面図である。
【図２２】 従来の第１の別例による半導体装置の製造方法の一工程を示す断面図である。
【図２３】 従来の第１の別例による半導体装置の製造方法の一工程を示す断面図である。
【図２４】 従来の第２の別例による半導体装置の製造方法の一工程を示す断面図である。
【図２５】 従来の第２の別例による半導体装置の製造方法の一工程を示す断面図である。
【図２６】 従来の第２の別例による半導体装置の製造方法の一工程を示す断面図である。
【図２７】 従来の第３の別例による半導体装置の製造方法の一工程を示す断面図である。
【図２８】 従来の第３の別例による半導体装置の製造方法の一工程を示す断面図である。
【図２９】 従来の第４の別例による半導体装置の製造方法の一工程を示す断面図である。
【図３０】 従来の第４の別例による半導体装置の製造方法の一工程を示す断面図である。
【図３１】 従来の第４の別例による半導体装置の製造方法の一工程を示す断面図である。
【符号の説明】
２３ 半導体基板、３１ 導電層としてのソース・ドレイン領域、
３５ 層間絶縁膜、３７ｂ 接続孔としてのコンタクトホール、
４０ａ 導電性シリコンとしての多結晶シリコン膜、４０ｂ シリサイド膜、
４１ 導電層としてのポリサイド配線、
４２ｂ 導電層としてのタングステン膜、４３ プラグ電極、
４４ 電極配線層、４５ 層間絶縁膜、
４６ｂ 導電層としてのタングステン膜、４７ プラグ電極。
【発明の属する技術分野】
この発明は、半導体装置の製造方法に係わり、特に低抵抗で信頼性の高い配線構造を有する半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
近年、半導体装置の高集積化、微細化の要求はますます高まっている。この様な高集積化、微細化の要求に伴い、配線層、電極寸法の縮小や多層配線構造といった対策が採られている。この様に配線層、電極などの寸法が縮小されるにつれて、これらの電気的抵抗は上昇する。従って、低抵抗な配線層および電極が要求されてきている。
一般に、半導体装置における電気的抵抗を構成する主なものとして、不純物領域の拡散抵抗、コンタクト抵抗および配線抵抗等を挙げることができる。拡散抵抗は、不純物領域の濃度を高くすることによって、その抵抗値を下げることが可能となる。コンタクト抵抗は、半導体基板と配線層もしくは配線層間の界面状態およびコンタクト部分の配線層のカバレッジで決定されるものであり、実効的なコンタクト面積の増大、およびコンタクト部分の配線層のカバレッジ改善によってその抵抗値を下げることができる。配線抵抗に関しては、設計上配線層の寸法などが予め決定されているため、より低抵抗な材料を用いることが検討されている。
【０００３】
図１７〜図２０は、従来の半導体装置の製造方法をＣＭＯＳデバイスについて示す断面図である。
まず、ｐ型のシリコン単結晶等からなる半導体基板１（以下、基板１と称す）上の所定の領域に、ＬＯＣＯＳ（Local 0xidation of Silicon）法によりフィールド酸化膜２を形成する。次に、イオン注入法等により、所定の領域にｐウェル領域３およびｎウェル領域４を形成し、さらにこれらウェル領域３、４内のフィールド酸化膜２直下にそれぞれｐ+チャネルカット領域５およびｎ+チャネルカット領域６を形成する。この後、基板１上にゲート酸化膜７とその上にゲート電極８となる導電膜を形成し、公知の写真製版技術およびエッチング技術により、上記導電膜をパターニングしてゲート電極８を形成する。次に、ゲート電極８、フィールド酸化膜２等をマスクとして基板１上からイオン注入を施すことにより、ｐウェル領域３にはｎ型のソース・ドレイン領域９を、ｎウェル領域４にはｐ型のソース・ドレイン領域１０を、ゲート電極８の両側に形成する。
これにより、ｐウェル領域３に、一対のｎ型のソース・ドレイン領域９、ゲート酸化膜７、およびゲート電極８で構成されるｎチャネルＭＯＳトランジスタ１１が、ｎウェル領域４に、一対のｐ型のソース・ドレイン領域１０、ゲート酸化膜７、およびゲート電極８で構成されるｐチャネルＭＯＳトランジスタ１２が形成される。
次に、全面に層間絶縁膜１３を形成した後、この層間絶縁膜１３上の全面に、ホトレジスト膜１４を形成し、このホトレジスト膜１４を公知の写真製版技術およびエッチング技術によりパターニングする（図１７）。
【０００４】
続いて、上記レジストパターン１４をマスクとして、下地の層間絶縁膜１３を、ＣＦ4、ＣＨＦ3、Ｃ4Ｆ8等を含むカーボン系ガスを用いた異方性エッチングにより選択的にエッチング除去し、ソース・ドレイン領域９、１０表面に到達するコンタクトホール１５を形成する。この後、ホトレジスト膜１４を例えば酸素プラズマを用いたアッシングにより除去する（図１８）。
次に、基板１にフッ酸系溶液を用いたウェット処理を施して、コンタクトホール１５内の洗浄を行う（図１９）。
次に、全面に例えばチタンナイトライドから成るバリアメタル１６とその上にアルミ合金膜等からなる電極配線層１７とを、コンタクトホール１５を埋め込むように積層し、パターニングする（図２０）。
この後、所定の処理を施して、半導体装置を完成する。
【０００５】
【発明が解決しようとする課題】
従来の半導体装置は上記の様に製造されており、図１８で示したコンタクトホール１５の形成時に、層間絶縁膜１３の異方性エッチングした後、ホトレジスト膜１４を例えば酸素プラズマを用いたアッシングにより除去するが、その際、通常プラズマ発生室と反応室が分離したダウンフロータイプのプラズマ処理装置を用いて除去する。この様なプラズマ発生室と反応室が分離したダウンフロータイプのプラズマ処理装置を用いたプラズマ処理では、基板１が直接プラズマに晒されないためイオンや電子のような荷電粒子が直接基板１に到達しにくく、基板１は帯電し易いことが判っている。種々の条件により基板１は正または負に帯電し（中性になる場合もある）、正に帯電した場合、後工程で、フッ酸系溶液を用いたウェット処理を施してコンタクトホール１５内の洗浄を行う際、図１９に示すように、コンタクトホール１５底部のｎ型のソース・ドレイン領域９表面が選択的に等方性エッチングされる。これは、ソース・ドレイン領域９表面のＳｉが陽極反応によってフッ酸（ＨＦ）のＦ-と反応してＳｉＦｘを形成して溶出するためである。
【０００６】
このため、その後バリアメタル１６と電極配線層１７とを形成すると（図２０参照）、コンタクトホール１５底部のｎ型のソース・ドレイン領域９表面が等方性エッチングされて拡がっているため、図２１に示すように、領域Ａのバリアメタル１６および電極配線層１７が薄く形成される等、カバレジが悪くなり、コンタクト抵抗が増大する。またこの部分が断線してコンタクトを採ることができなくなることもある。さらにまたバリアメタル１６が薄くなってバリア性が劣化することにより、アルミ合金膜（電極配線層１７）中に基板１中のシリコンが析出し接合破壊を起こすこともあった。
なお、ｐ型のソース・ドレイン領域１０については、正電荷が下層のｎウェル領域４に逃げるため、陽極反応による影響を受けることはない。
【０００７】
また、図２２および図２３に示すように、ｎチャネルＭＯＳトランジスタ１１のソース・ドレイン領域９の一方にコンタクトホール１５ａを介してｎ型にドープされた多結晶シリコン膜１８ａと例えばタングステンシリサイド膜１８ｂから成るポリサイド配線１９を形成し、その上層にコンタクトホール１５ｂを介して電極配線層１７／バリアメタル１６を形成する場合、コンタクトホール１５、１５ｂ形成後、基板１が正に帯電した状態で、フッ酸系溶液を用いたウェット処理を施してコンタクトホール１５、１５ｂ内の洗浄を行うと、コンタクトホール１５底部のｎ型のソース・ドレイン領域９表面だけでなく、コンタクトホール１５ｂ底部のポリサイド配線１９も等方性エッチングされる。これは、ポリサイド配線１９の下層部分である多結晶シリコン膜１８ａ表面のＳｉが上層のタングステンシリサイド膜１８ｂの粒界を通して、陽極反応によりフッ酸（ＨＦ）のＦ-と反応してＳｉＦｘを形成して溶出するためである。
これにより、電極配線層１７／バリアメタル１６とｎ型のソース・ドレイン領域９とのコンタクトだけでなく電極配線層１７／バリアメタル１６とポリサイド配線１９とのコンタクトもコンタクト抵抗が増大し、またこの部分が断線してコンタクトを採ることができなくなることもある。
また、フッ酸と過酸化水素の混合溶液を用いてウェット処理を施した場合、Ｓｉの溶出が増大し、コンタクトホール１５、１５ｂ底部の等方性エッチングがより進行して電極配線層１７／バリアメタル１６のカバレジはさらに悪くなる。
【０００８】
また、図２４〜図２６に示すように、タングステン膜２０ｂ／バリアメタル２０ａから成るプラグ電極２１を形成する場合、プラグ電極２１（基板１）が正に帯電した状態で、例えばｐＨ１０以上のアミン系溶液で表面洗浄のためウェット処理を施すと、ｎ型のソース・ドレイン領域９上のタングステン膜２０ｂが異常にエッチングされる。これは、タングステン膜２０ｂが、電位が高い状態でｐＨの高い溶液で処理すると表面が酸化されてＷＯｘを形成し、Ｗを溶出する性質を有するためであり、このため、その後形成する例えばアルミ合金から成る電極配線層２２のカバレジが悪くなり、電極配線層２２とプラグ電極２１との接触抵抗が増大する。
このときｐ型のソース・ドレイン領域１０上のプラグ電極２１は正に帯電しにくいため、このような不良はほとんど起きない。
【０００９】
また、図２７および図２８に示すように、タングステン膜２０ｂ／バリアメタル２０ａから成るプラグ電極２１上に形成したアルミ合金から成る電極配線層２２がずれて形成され、プラグ電極２１表面が一部露出された場合、プラグ電極２１および電極配線層２２（基板１）が正に帯電した状態で、例えばｐＨ１０以上のアミン系溶液で表面洗浄のためウェット処理を施すと、ｎ型のソース・ドレイン領域９上のタングステン膜２０ｂが露出した部分から異常にエッチングされ、電極配線層２２とほとんど接触しなくなり、電極配線層２２とプラグ電極２１との接触抵抗が増大する。
【００１０】
さらにまた、図２９〜図３１に示すように、タングステン膜２０ｄ／バリアメタル２０ｃから成るプラグ電極２１ａを電極配線層２２上に形成する場合も、下層の電極配線層２２が正に帯電した状態で、上記に様なウェット処理を施すと、タングステン膜２０ｄが異常にエッチングされ、その後形成する例えばアルミ合金から成る電極配線層２２ａのカバレジが悪くなり、接触抵抗が増大する。
【００１１】
この発明は、上記のような問題点を解消するために成されたものであって、半導体基板に表面洗浄のためウェット処理を施す際、露出した導電層が異常に等方性エッチングされるのを防止し、コンタクト抵抗の低い信頼性の高い電極構造を有する半導体装置の製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
この発明に係る請求項１記載の半導体装置の製造方法は、ゲート酸化膜、ゲート電極およびソース・ドレイン領域を有するＭＯＳトランジスタが分離領域によって分離される領域に形成された半導体基板上に、層間絶縁膜を形成するトランジスタ形成工程と、前記層間絶縁膜の所定の位置に前記層間絶縁膜を貫通するコンタクトホールを開口し、前記コンタクトホール内にタングステンプラグを形成するプラグ形成工程と、前記層間絶縁膜上の全面にアルミ合金膜を形成するアルミ合金膜形成工程と、前記タングステンプラグのそれぞれに配線が接続されるように、ホトレジストを用いたパターニングにより前記アルミ合金膜をエッチングしてアルミ合金配線層を形成するアルミ合金配線層形成工程と、前記ホトレジストをアッシングにより取り除くレジスト除去工程と、前記アルミ合金配線層にｐＨ６〜８の導電性溶液でウェット処理を行い、前記アルミ合金配線層の表面酸化膜を取り除きつつ前記アルミ合金配線層の正電荷を除去する第１のウェット処理工程と、前記アルミ合金配線層にｐＨ１０以上の溶液でウェット処理を行う第２のウェット処理工程と、を含むことを特徴とする。
【００１３】
この発明に係る請求項２記載の半導体装置の製造方法は、請求項１において、前記第１のウェット処理工程で使用されるｐＨ６〜８の導電性溶液は、フッ化アンモニウム溶液であり、前記第２のウェット処理工程で使用されるｐＨ１０以上の溶液は、前記ホトレジストの残渣を除去する機能を有するアミン系の溶液であることを特徴とする。
【００１４】
この発明に係る請求項３記載の半導体装置の製造方法は、請求項１において、前記レジスト除去工程での前記アッシングは、前記アルミ合金配線層に正電荷を帯電させる酸素プラズマによる処理であることを特徴とする。
【００１５】
この発明に係る請求項４記載の半導体装置の製造方法は、請求項３において、前記レジスト除去工程での前記アッシングは、前記酸素プラズマのプラズマ発生室と反応室とが分離したダウンフロータイプのプラズマ処理装置で行われることを特徴とする。
【００１６】
この発明に係る請求項５記載の半導体装置の製造方法は、請求項１において、前記第１および第２のウェット処理工程は、前記アルミ合金配線層形成工程で、上面がすべて前記アルミ合金配線層によって覆われず、上面の一部が露出したタングステンプラグに対しても施されることを特徴とする。
【００２１】
【発明の実施の形態】
実施の形態１．
以下、この発明の実施の形態１を図について説明する。図１〜図４はこの発明の実施の形態１による半導体装置の製造方法をＣＭＯＳデバイスについて示す断面図である。
まず、ｐ型のシリコン単結晶等からなる半導体基板２３（以下、基板２３と称す）上の所定の領域に、ＬＯＣＯＳ（Local 0xidation of Silicon）法によりフィールド酸化膜２４を形成する。次に、イオン注入法等により、所定の領域にｐウェル領域２５およびｎウェル領域２６を形成し、さらにこれらウェル領域２５、２６内のフィールド酸化膜２４直下にそれぞれｐ+チャネルカット領域２７およびｎ+チャネルカット領域２８を形成する。この後、基板２３上にゲート酸化膜２９とその上にゲート電極３０となる導電膜を形成し、公知の写真製版技術およびエッチング技術により、上記導電膜をパターニングしてゲート電極３０を形成する。次に、ゲート電極３０、フィールド酸化膜２４等をマスクとして基板２３上からイオン注入を施すことにより、ｐウェル領域２５には導電層としての導電性シリコンから成るｎ型のソース・ドレイン領域３１を、ｎウェル領域２６にはｐ型のソース・ドレイン領域３２を、ゲート電極３０の両側に形成する。
【００２２】
これにより、ｐウェル領域２５に、一対のｎ型のソース・ドレイン領域３１、ゲート酸化膜２９、およびゲート電極３０で構成されるｎチャネルＭＯＳトランジスタ３３が、ｎウェル領域２６に、一対のｐ型のソース・ドレイン領域３２、ゲート酸化膜２９、およびゲート電極３０で構成されるｐチャネルＭＯＳトランジスタ３４が形成される。
次に、全面に層間絶縁膜３５を形成した後、この層間絶縁膜３５上の全面に、ホトレジスト膜３６を形成し、このホトレジスト膜３６を公知の写真製版技術およびエッチング技術によりパターニングする（図１）。
【００２３】
続いて、上記レジストパターン３６をマスクとして、下地の層間絶縁膜３５を、ＣＦ4、ＣＨＦ3、Ｃ4Ｆ8等を含むカーボン系ガスを用いた異方性エッチングにより選択的にエッチング除去し、ソース・ドレイン領域３１、３２表面に到達する接続孔としてのコンタクトホール３７を形成する。この後、ホトレジスト膜３６を例えば酸素プラズマを用いたアッシングにより、プラズマ発生室と反応室が分離したダウンフロータイプのプラズマ処理装置を用いて除去する。このアッシングでは基板２３が直接プラズマに晒されないためイオンや電子のような荷電粒子が直接基板２３に到達しにくく、基板２３は帯電し易い。この場合、基板２３が正に帯電したとする（図２）。
【００２４】
次に、基板２３を例えばＥＣＲ（Electron Cyclotron Resonance）エッチング装置を用いて、酸素プラズマ中に晒す。
ここで、ＥＣＲエッチング装置のようなプラズマ発生室と反応室が一体化したプラズマ装置を用いたプラズマ処理では、基板２３が直接プラズマに晒され、イオンや電子のような荷電粒子が直接基板２３に到達し易い。また、この様なプラズマ処理を基板２３に施すと、通常基板２３は帯電しにくく、既に帯電した状態の基板２３に上記のようなプラズマ処理を施した場合は、基板２３の電荷を除去する効果がある。このため、正に帯電していた基板２３は、上記プラズマ処理により正電荷が除去される。
次に、基板２３にフッ酸系溶液を用いたウェット処理を施して、コンタクトホール３７内の洗浄を行う（図３）。
次に、全面に例えばチタンナイトライドから成るバリアメタル３８とその上にアルミ合金膜等からなる電極配線層３９とを、コンタクトホール３７を埋め込むように積層し、パターニングする（図４）。
この後、所定の処理を施して、半導体装置を完成する。
【００２５】
上記実施の形態１では、コンタクトホール３７内の洗浄のためのフッ酸系溶液を用いたウェット処理に先だって、基板２３にプラズマ発生室と反応室が一体化したプラズマ装置を用いたプラズマ処理を施して、基板２３の正電荷を除去する。このため、ウェット処理の際、コンタクトホール３７底部のｎ型のソース・ドレイン領域３１表面のＳｉが陽極反応によって溶出することは無く、従ってその部分が等方性エッチングされることもない。このため、コンタクトホール３７内のバリアメタル３８および電極配線層３９が十分な膜厚で形成され、カバレジが良好となり、コンタクト抵抗が安定して低抵抗で、接合破壊を起こすことも無い。
また、正電荷が完全に除去できて中性にならなくても、正電荷は確実に低減できるため、陽極反応を抑制でき、従ってコンタクトホール１５底部の等方性エッチングも抑制できる。
【００２６】
なお、ホトレジスト膜３６を除去した際、基板２３が負に帯電した場合、陽極反応は起こらないためそのままで問題ないが、上記実施の形態１で示した電荷除去のためのプラズマ処理を施しても、この場合基板２３の負電荷が除去されるが問題ない。
【００２７】
実施の形態２．
上記実施の形態１ではプラズマ処理を用いて正電荷を除去したが、紫外線照射装置を用いて基板２３に紫外線照射を施すことによって、基板２３の正電荷を除去することもできる。
この実施の形態においても上記実施の形態１と同様に、ホトレジスト膜３６を除去した際、基板２３が負に帯電しても、陽極反応は起こらないためそのままで問題なく、さらに電荷除去のための導電性溶液処理あるいは紫外線照射処理を施しても、基板２３の負電荷が除去されるが問題ない。
【００２８】
実施の形態３．
また、電子照射装置を用いて基板２３に電子照射を施すことによって、基板２３の正電荷を中和して除去することもできる。
この場合、ホトレジスト膜３６を除去した際、基板２３が負に帯電した場合、電子照射を施すことによってさらに基板２３の負電荷を増大させることになるが、特に問題ない。
【００２９】
実施の形態４．
上記実施の形態１〜３で示した正電荷の除去処理は、コンタクトホール３７底部のｎ型のソース・ドレイン領域３１表面の等方性エッチング防止に適用したものであるが、その他の場合に適用したものを以下に示す。
図５〜図７は、この発明の実施の形態５による半導体装置の製造方法をＣＭＯＳデバイスについて示す断面図である。
まず、上記実施の形態１と同様にＭＯＳトランジスタ３３、３４を形成し、次いで層間絶縁膜３５ａを形成しコンタクトホール３７ａを開口する。次に、ｎ型にドープされた導電性シリコンとしての多結晶シリコン膜４０ａと例えばタングステンシリサイド膜４０ｂから成る導電層としてのポリサイド配線４１を、コンタクトホール３７ａを介してｎチャネルＭＯＳトランジスタ３３のソース・ドレイン領域３１の一方に接続形成する。続いてさらに層間絶縁膜３５ｂを形成し、層間絶縁膜３５（３５ａ、３５ｂ）に接続孔としてのコンタクトホール３７、３７ｂを開口する。このとき基板２３が正に帯電したとする（図５）。
【００３０】
次に、基板２３を例えばＥＣＲエッチング装置を用いて、酸素プラズマ中に晒す。これにより、正に帯電していた基板２３は、上記プラズマ処理により正電荷が除去される。
次に、基板２３にフッ酸系溶液を用いたウェット処理を施して、コンタクトホール３７内の洗浄を行う（図６）。
次に、全面に例えばチタンナイトライドから成るバリアメタル３８とその上にアルミ合金膜等からなる電極配線層３９とを、コンタクトホール３７、３７ｂを埋め込むように積層し、パターニングする。これにより、電極配線層３９／バリアメタル３８が、コンタクトホール３７を介してソース・ドレイン領域３１、３２に、コンタクトホール３７ｂを介してポリサイド配線４１に接続形成される（図７）。
この後、所定の処理を施して、半導体装置を完成する。
【００３１】
この実施の形態４では、コンタクトホール３７、３７ｂ形成後、コンタクトホール３７、３７ｂ内の洗浄のためのフッ酸系溶液を用いたウェット処理に先だって、基板２３にプラズマ発生室と反応室が一体化したプラズマ装置を用いたプラズマ処理を施して、基板２３の正電荷を除去する。このため、ウェット処理の際、コンタクトホール３７底部のｎ型のソース・ドレイン領域３１表面、およびコンタクトホール３７ｂ底部のポリサイド配線４１のＳｉが陽極反応によって溶出することは無く、従ってその部分が等方性エッチングされることもない。このため、コンタクトホール３７、３７ｂ内のバリアメタル３８および電極配線層３９が十分な膜厚で形成され、カバレジが良好となり、コンタクト抵抗が安定して低抵抗で、接合破壊を起こすことも無い。
【００３２】
また、図８に図７の平面図を示すが、ポリサイド配線４１のパターン面積とポリサイド配線４１に接続されるソース・ドレイン領域３１の面積の比が大きいと、ポリサイド配線４１のパターンに電荷を蓄積しやすく、上層の電極配線層３９／バリアメタル３８とのコンタクト部のエッチング異常が発生しやすい。このためポリサイド配線４１のパターン面積とポリサイド配線４１に接続されるソース・ドレイン領域３１の面積の比が所定の値を超えないように形成することにより、さらに正電荷による悪影響を防止する効果がある。
【００３３】
なお、この実施の形態４では、上記実施の形態１で示したプラズマ処理による正電荷の除去方法を適用したが、上記実施の形態２または３による正電荷の除去方法も同様に適用でき、同様の効果が得られる。
【００３４】
また、上記実施の形態１〜４では、コンタクトホール３７、３７ｂ内の洗浄のためのウェット処理にフッ酸系溶液を用いたため、正電荷の除去がコンタクトホール３７、３７ｂ底部の等方性エッチングの防止に効果的に作用するが、これに限るものではなく、溶液中でＳｉが陽極反応によって溶出する性質を有する溶液を用いたウェット処理であれば同様の効果が得られる。
【００３５】
実施の形態５．
図９〜図１１は、この発明の実施の形態５による半導体装置の製造方法をＣＭＯＳデバイスについて示す断面図である。
まず、上記実施の形態１と同様にＭＯＳトランジスタ３３、３４を形成し、次いで層間絶縁膜３５を形成しコンタクトホール３７を開口する。次に例えばチタンとチタンナイトライドとの積層膜から成るバリアメタル４２ａを形成後、導電層としてのタングステン膜４２ｂを形成し、全面をエッチバックしてプラグ電極４３を形成する。このエッチバックの際のプラズマ処理では、プラズマ発生室と反応室が分離したダウンフロータイプのプラズマ処理装置を用い、基板２３が直接プラズマに晒されないためイオンや電子のような荷電粒子が直接基板２３に到達しにくく、基板２３は帯電し易い。この場合、プラグ電極４３（基板２３）が正に帯電したとする（図９）。
次に、基板２３を例えばＥＣＲエッチング装置を用いて、酸素プラズマ中に晒す。これにより、正に帯電していたプラグ電極４３（基板２３）は、上記プラズマ処理により正電荷が除去される。
次に、基板２３に例えばｐＨ１０以上のアミン系溶液でウェット処理を施して、表面洗浄を行う（図１０）。
次に、全面にアルミ合金膜を形成しパターニングして、プラグ電極４３を覆うように電極配線層４４を形成する。（図１１）。
この後、所定の処理を施して、半導体装置を完成する。
【００３６】
この実施の形態５では、タングテン膜４２ｂ／バリアメタル４２ａから成るプラグ電極４３を形成した後、表面洗浄のための例えばｐＨ１０以上のアミン系溶液を用いたウェット処理に先だって、基板２３にプラズマ発生室と反応室が一体化したプラズマ装置を用いたプラズマ処理を施して、プラグ電極４３（基板２３）の正電荷を除去する。タングテン膜４２ｂは電位が高い状態でｐＨの高い溶液で処理すると表面が酸化されてＷＯｘを形成し、Ｗを溶出する性質を有するものであるが、正電荷を除去した後にウェット処理を行うため、タングステン膜４２ｂが異常にエッチングされることは無い。このため、その後形成する電極配線層４４のカバレジが良好となり、プラグ電極４３との接触抵抗が安定して低抵抗となる。
【００３７】
なお、この実施の形態５では、上記実施の形態１で示したプラズマ処理による正電荷の除去方法を適用したが、上記実施の形態２または３による正電荷の除去方法も同様に適用できる。
【００３８】
実施の形態６．
図１２および図１３は、この発明の実施の形態６による半導体装置の製造方法をＣＭＯＳデバイスについて示す断面図である。
上記実施の形態５において、プラグ電極４３上に形成するアルミ合金膜から成る電極配線層４４がずれて、下層のプラグ電極４３が一部露出された場合について説明する。
プラグ電極４３を形成した後、アルミ合金膜を全面に形成し、ホトレジスト膜を用いたパターニングにより、電極配線層４４を形成する。次に、ホトレジスト膜を例えば酸素プラズマを用いたアッシングにより、プラズマ発生室と反応室が分離したダウンフロータイプのプラズマ処理装置を用いて除去する。このアッシングによりプラグ電極４３および電極配線層４４（基板２３）が正に帯電したとする（図１２）。
次に、表面の自然酸化膜をエッチングする特性を有するｐＨ６〜８程度の導電性溶液、例えばフッ化アンモニウムを用いたウェット処理を施す。このフッ化アンモニウムは特にアルミ表面の酸化膜の除去および電荷の除去に効果を有する。
次に、基板２３に例えばｐＨ１０以上のアミン系溶液でウェット処理を施して、表面洗浄を行う。このｐＨ１０以上のアミン系溶液でのウェット処理は、通常の表面洗浄に用いるものであるが、特にホトレジスト膜の残渣除去に効果がある（図１３）。
この後、所定の処理を施して、半導体装置を完成する。
【００３９】
この実施の形態６では、プラグ電極４３上に形成するアルミ合金膜から成る電極配線層４４がずれて、下層のプラグ電極４３が一部露出され、その後、ホトレジスト膜の残渣除去等の表面洗浄のための例えばｐＨ１０以上のアミン系溶液を用いたウェット処理に先だって、フッ化アンモニウム等の導電性溶液を用いたウェット処理を施して、プラグ電極４３および電極配線層４４（基板２３）の正電荷を除去する。タングステン膜４２ｂは電位が高い状態でｐＨの高い溶液で処理すると表面が酸化されてＷＯｘを形成し、Ｗを溶出する性質を有するものであるが、正電荷を除去した後にウェット処理を行うため、電極配線層４４がずれて、下層のプラグ電極４３のタングステン膜４２ｂが一部露出されていても、タングステン膜４２ｂが異常にエッチングされることは無い。このため、その後形成する電極配線層４４とプラグ電極４３との接触抵抗が安定して低抵抗となる。
【００４０】
なお、この実施の形態６では、導電性溶液を用いたウェット処理を施して正電荷を除去する方法を示したが、この方法は上記実施の形態５にも適用でき、その場合用いる導電性溶液は、露出した導電層であるタングステン膜４２ｂ表面の自然酸化膜をエッチングする特性を有するｐＨ６〜８程度の導電性溶液が望ましい。
【００４１】
また、この実施の形態６においても、上記実施の形態１〜３による正電荷の除去方法が同様に適用できる。
【００４２】
実施の形態７．
図１４〜図１６は、この発明の実施の形態７による半導体装置の製造方法をＣＭＯＳデバイスについて示す断面図である。
上記実施の形態５と同様に、プラグ電極４３上にアルミ合金膜から成る電極配線層４４を形成する。このとき下層の電極配線層４４がパターニング後のホトレジスト膜除去により正に帯電したとする。その後、さらに層間絶縁膜４５を形成し、導電層としてのタングステン膜４６ｂ／バリアメタル４６ａから成るプラグ電極４７を電極配線層４４上に形成する（図１４）。
次に、基板２３を例えばＥＣＲエッチング装置を用いて、酸素プラズマ中に晒す。これにより、正に帯電していた電極配線層４４およびそれに接続するプラグ電極４７は、上記プラズマ処理により正電荷が除去される。
次に、基板２３に例えばｐＨ１０以上のアミン系溶液でウェット処理を施して、表面洗浄を行う（図１５）。
次に、全面にアルミ合金膜を形成しパターニングして、プラグ電極４７を覆うように電極配線層４８を形成する。（図１６）。
この後、所定の処理を施して、半導体装置を完成する。
【００４３】
この実施の形態７では、表面洗浄のためのウェット処理の際に表面が露出するプラグ電極４７に接続形成された下層の電極配線層４４が形成時に正に帯電したため、上記表面洗浄のためのウェット処理に先だって正電荷を除去する。このためウェット処理時にプラグ電極４７のタングステン膜４６ｂが異常にエッチングされることは無く、その後上層に形成する電極配線層４８のカバレジが良好となり、プラグ電極４７との接触抵抗が安定して低抵抗となる。
また、この実施の形態においても、上記実施の形態２、３または６による正電荷の除去方法が同様に適用できる。
【００４４】
【発明の効果】
以上のように、この発明に係る半導体装置の製造方法によれば、半導体基板上の層間絶縁膜に設けられた接続孔にタングステンから成るプラグを形成した後、上記層間絶縁膜上に該プラグと接続する配線層を形成し、次いで上記半導体基板に表面洗浄のためｐＨ１０以上のアミン系溶液を用いた第２のウェット処理を施す際、上記第２のウェット処理に先立って、上記半導体基板の正電荷の除去処理を行うため、ウェット処理の際、上記配線層がずれて上記タングステンが一部露出していても、上記タングステンが異常に等方性エッチングされるのを効果的に確実に防止でき、上記タングステンとこれに接続形成される上記配線層との接触抵抗が安定して低抵抗となり、信頼性の高い電極構造が得られる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１による半導体装置の製造方法の一工程を示す断面図である。
【図２】 この発明の実施の形態１による半導体装置の製造方法の一工程を示す断面図である。
【図３】 この発明の実施の形態１による半導体装置の製造方法の一工程を示す断面図である。
【図４】 この発明の実施の形態１による半導体装置の製造方法の一工程を示す断面図である。
【図５】 この発明の実施の形態４による半導体装置の製造方法の一工程を示す断面図である。
【図６】 この発明の実施の形態４による半導体装置の製造方法の一工程を示す断面図である。
【図７】 この発明の実施の形態４による半導体装置の製造方法の一工程を示す断面図である。
【図８】 図７の平面図である。
【図９】 この発明の実施の形態５による半導体装置の製造方法の一工程を示す断面図である。
【図１０】 この発明の実施の形態５による半導体装置の製造方法の一工程を示す断面図である。
【図１１】 この発明の実施の形態５による半導体装置の製造方法の一工程を示す断面図である。
【図１２】 この発明の実施の形態６による半導体装置の製造方法の一工程を示す断面図である。
【図１３】 この発明の実施の形態６による半導体装置の製造方法の一工程を示す断面図である。
【図１４】 この発明の実施の形態７による半導体装置の製造方法の一工程を示す断面図である。
【図１５】 この発明の実施の形態７による半導体装置の製造方法の一工程を示す断面図である。
【図１６】 この発明の実施の形態７による半導体装置の製造方法の一工程を示す断面図である。
【図１７】 従来の半導体装置の製造方法の一工程を示す断面図である。
【図１８】 従来の半導体装置の製造方法の一工程を示す断面図である。
【図１９】 従来の半導体装置の製造方法の一工程を示す断面図である。
【図２０】 従来の半導体装置の製造方法の一工程を示す断面図である。
【図２１】 従来の半導体装置の製造方法の問題点を説明する断面図である。
【図２２】 従来の第１の別例による半導体装置の製造方法の一工程を示す断面図である。
【図２３】 従来の第１の別例による半導体装置の製造方法の一工程を示す断面図である。
【図２４】 従来の第２の別例による半導体装置の製造方法の一工程を示す断面図である。
【図２５】 従来の第２の別例による半導体装置の製造方法の一工程を示す断面図である。
【図２６】 従来の第２の別例による半導体装置の製造方法の一工程を示す断面図である。
【図２７】 従来の第３の別例による半導体装置の製造方法の一工程を示す断面図である。
【図２８】 従来の第３の別例による半導体装置の製造方法の一工程を示す断面図である。
【図２９】 従来の第４の別例による半導体装置の製造方法の一工程を示す断面図である。
【図３０】 従来の第４の別例による半導体装置の製造方法の一工程を示す断面図である。
【図３１】 従来の第４の別例による半導体装置の製造方法の一工程を示す断面図である。
【符号の説明】
２３ 半導体基板、３１ 導電層としてのソース・ドレイン領域、
３５ 層間絶縁膜、３７ｂ 接続孔としてのコンタクトホール、
４０ａ 導電性シリコンとしての多結晶シリコン膜、４０ｂ シリサイド膜、
４１ 導電層としてのポリサイド配線、
４２ｂ 導電層としてのタングステン膜、４３ プラグ電極、
４４ 電極配線層、４５ 層間絶縁膜、
４６ｂ 導電層としてのタングステン膜、４７ プラグ電極。
Claims (5)
- ゲート酸化膜、ゲート電極およびソース・ドレイン領域を有するＭＯＳトランジスタが分離領域によって分離される領域に形成された半導体基板上に、層間絶縁膜を形成するトランジスタ形成工程と、
前記層間絶縁膜の所定の位置に前記層間絶縁膜を貫通するコンタクトホールを開口し、前記コンタクトホール内にタングステンプラグを形成するプラグ形成工程と、
前記層間絶縁膜上の全面にアルミ合金膜を形成するアルミ合金膜形成工程と、
前記タングステンプラグのそれぞれに配線が接続されるように、ホトレジストを用いたパターニングにより前記アルミ合金膜をエッチングしてアルミ合金配線層を形成するアルミ合金配線層形成工程と、
前記ホトレジストをアッシングにより取り除くレジスト除去工程と、
前記アルミ合金配線層にｐＨ６〜８の導電性溶液でウェット処理を行い、前記アルミ合金配線層の表面酸化膜を取り除きつつ前記アルミ合金配線層の正電荷を除去する第１のウェット処理工程と、
前記アルミ合金配線層にｐＨ１０以上の溶液でウェット処理を行う第２のウェット処理工程と、
を含むことを特徴とする半導体装置の製造方法。 - 前記第１のウェット処理工程で使用されるｐＨ６〜８の導電性溶液は、フッ化アンモニウム溶液であり、
前記第２のウェット処理工程で使用されるｐＨ１０以上の溶液は、前記ホトレジストの残渣を除去する機能を有するアミン系の溶液であることを特徴とする請求項１に記載の半導体装置の製造方法。 - 前記レジスト除去工程での前記アッシングは、前記アルミ合金配線層に正電荷を帯電させる酸素プラズマによる処理であることを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記レジスト除去工程での前記アッシングは、前記酸素プラズマのプラズマ発生室と反応室とが分離したダウンフロータイプのプラズマ処理装置で行われることを特徴とする請求項３に記載の半導体装置の製造方法。
- 前記第１および第２のウェット処理工程は、前記アルミ合金配線層形成工程で、上面がすべて前記アルミ合金配線層によって覆われず、上面の一部が露出したタングステンプラグに対しても施されることを特徴とする請求項１に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33448497A JP4033957B2 (ja) | 1997-12-04 | 1997-12-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33448497A JP4033957B2 (ja) | 1997-12-04 | 1997-12-04 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11168139A JPH11168139A (ja) | 1999-06-22 |
| JP4033957B2 true JP4033957B2 (ja) | 2008-01-16 |
Family
ID=18277919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33448497A Expired - Fee Related JP4033957B2 (ja) | 1997-12-04 | 1997-12-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4033957B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20230059733A1 (en) * | 2021-01-25 | 2023-02-23 | Changxin Memory Technologies, Inc. | Method for manufacturing semiconductor structure and semiconductor structure |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102007020258B4 (de) | 2007-04-30 | 2018-06-28 | Globalfoundries Inc. | Technik zur Verbesserung des Transistorleitungsverhaltens durch eine transistorspezifische Kontaktgestaltung |
| JP5890863B2 (ja) * | 2009-06-26 | 2016-03-22 | キヤノン株式会社 | 光電変換装置の製造方法 |
| JP2011059021A (ja) * | 2009-09-11 | 2011-03-24 | Tokyo Electron Ltd | 基板検査装置及び基板検査装置における位置合わせ方法 |
| JP5874249B2 (ja) * | 2011-09-02 | 2016-03-02 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
-
1997
- 1997-12-04 JP JP33448497A patent/JP4033957B2/ja not_active Expired - Fee Related
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|---|---|---|---|---|
| US20230059733A1 (en) * | 2021-01-25 | 2023-02-23 | Changxin Memory Technologies, Inc. | Method for manufacturing semiconductor structure and semiconductor structure |
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| Publication number | Publication date |
|---|---|
| JPH11168139A (ja) | 1999-06-22 |
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| A621 | Written request for application examination |
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| A977 | Report on retrieval |
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