KR100660832B1 - 플라즈마 데미지를 감소시키는 반도체 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명은 플라즈마 데미지를 감소시키는 반도체 소자 및 그 제조방법을 개시한다. 개시된 본 발명의 반도체 소자의 제조방법은, 모스 트랜지스터 영역 및 터널링 캐패시터 영역이 한정된 제 1 전도 형을 갖는 반도체 기판을 제공한다. 다음으로, 모스 트랜지스터 영역에 제 1 두께의 게이트 산화막을 형성하고, 상기 터널링 캐패시터 영역에 제 1 두께보다 박막인 제 2 두께로 터널 산화막을 형성한다. 이어서, 게이트 산화막 상부에 게이트 전극을 형성함과 동시에, 상기 터널 산화막 상부에 상기 게이트 전극과 전기적으로 연결되는 상부 전극을 형성한다.
터널링 캐패시터, 터널 산화막
Description
도 1은 종래 기술에 따른 플라즈마 데미지를 감소시키기 위한 반도체 소자의 개략적인 회로도이다.
도 2는 도 1의 반도체 소자를 반도체 기판상에 집적시킨 단면도이다.
도 3은 본 발명에 따른 플라즈마 데미지를 감소시키기 위한 반도체 소자의 개략적인 회로도이다.
도 4는 도 3의 반도체 소자를 반도체 기판상에 집적시킨 단면도이다.
도 5a 내지 도 5d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 각 공정별 단면도이다.
도 6은 불순물의 종류 및 농도에 따른 산화막의 두께 변화를 나타낸 그래프이다.
도 7은 본 발명의 다른 실시예에 따른 반도체 소자의 단면도이다.
도 8 및 도 9는 본 발명의 또 다른 실시예에 따른 반도체 소자의 단면도이다.
(도면의 주요 부분에 대한 부호의 설명)
24 : 게이트 산화막 26 : 터널링 산화막
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 구체적으로는, 플라즈마 식각 공정에 의하여 발생되는 플라즈마 데미지를 감소시킬 수 있는 반도체 소자 및 그 제조방법에 관한 것이다.
일반적으로 플라즈마 식각 공정은 반도체 소자를 제작하는 각 공정에 이용된다. 이러한 플라즈마 식각 공정은 식각되는 매질을 비등방성으로 식각하는 특성을 갖기 때문에, 고집적 반도체 소자의 제조 공정에서 많이 사용되고 있다.
그러나, 플라즈마 식각 공정을 진행하게 되면, 차아지(charge)들이 발생되기 쉽고, 이러한 차아지들은 플로팅된 절연막, 특히 게이트 산화막에 잔류하여, 차아지 데미지(charge damage)를 일으킨다. 이와같이, 게이트 산화막과 같은 절연막에 차아지 데미지가 발생되면, 절연 특성에 치명적인 영향을 미친다. 더욱이, 게이트 산화막에 차아지 데미지가 발생되면, 소자의 문턱 전압(Vt), 서브 쓰레쉬홀드 슬로프(sub threshold slope:Vss), 게이트 전도도(Gm) 및 포화 드레인 전류(Idsat)등과 같은 소자 특성에 영향을 미치는 성분들이 변화 또는 열화되어, 반도체 소자의 신뢰성을 저하시킨다. 특히, 현재에는 더욱 미세한 선폭을 얻기 위하여, 고밀도 플라즈마(high density plasma)와 같이 증가된 플라즈마원을 가지고 식각을 진행하는 공정이 더욱 많이 사용되므로써, 상술한 플라즈마 식각으로 인한 차아지 데미지 즉, 플라즈마 데미지가 더욱 심각해지고 있다.
종래에는 게이트 산화막에 잔류하는 차아지들을 용이하게 배출시키기 위하여, 모스 트랜지스터에 다이오드를 연결하는 기술이 제안되었다. 이러한 종래 기술을 도 1을 참조하여 설명하면, 모스 트랜지스터(110)의 게이트 전극(15)에, 역방향 다이오드(110)가 연결된다. 역방향 다이오드(110)는 모스 트랜지스터(110)의 게이트 산화막에 잔류하는 차아지들을 누설 전류의 형태로 배출시키는 역할을 한다. 여기서, 도면의 미설명 부호 120은 모스 트랜지스터(110)의 게이트 전극(15)과 연결되는 금속 배선을 나타낸다.
도 2는 도 1의 구조를 반도체 기판에 집적시킨 단면도로서, 도 2를 참조하여 보다 자세히 설명한다. 먼저, 반도체 기판(11)에 모스 트랜지스터가 형성될 영역 및 다이오드가 형성될 영역이 한정되도록 소자 분리막(12)을 형성한다. 그후, 반도체 기판(11) 표면을 열산화하여, 노출된 반도체 기판(11) 표면에 게이트 산화막(13)을 형성한다. 이때, 다이오드 영역에도 게이트 산화막(13)이 형성된다. 그 다음, 지체없이, 반도체 기판(11) 결과물 상부에 게이트 전극용 폴리실리콘막을 증착한다. 이때, 지체없이 폴리실리콘막을 형성하는 것은, 게이트 산화막(13) 표면에 자연 산화막이 발생되는 것을 방지하기 위함이다. 게이트 전극용 폴리실리콘막을 소정부분 패터닝하여, 게이트 전극(15)을 형성한다. 그후, 게이트 전극(15) 양측 반도체 기판 영역(도시되지 않음)과 다이오드로 한정된 영역에, 기판 형과 반대 형의 불순물을 이온 주입하여, 접합 영역(도시되지 않음)과 다이오드 영역(14)을 형성한다. 후속으로, 플러그 공정, 비트 라인 형성 공정 또는 국부 배선 형성 공정등을 진행한다음, 층간 절연막(16)을 형성한다. 이어서, 게이트 전극(15) 및 다이 오드 영역(14)과 콘택되도록 층간 절연막(16) 상부에 연결 배선(18)을 형성한다.
그러나, 종래의 다이오드(110)는 모스 트랜지스터를 완성한 후 여러가지의 후속 공정을 진행한 다음, 연결 배선(18)에 의하여 모스 트랜지스터의 게이트 전극과 연결된다. 즉, 게이트 산화막(13)을 형성한다음, 지체없이 게이트 전극을 형성하여야 하므로, 다이오드에 전기적 신호를 부여하기 위한 공정은 층간 절연막 형성 공정 이후에 진행된다.
이에따라, 다이오드(110)는 연결 배선(18)에 의하여 전기적 신호가 전달되기 이전의 플라즈마 식각으로 발생되는 플라즈마 데미지들을 제거할 수 없다. 그러므로, 다이오드를 형성하여도, 여전히 플라즈마 데미지 문제가 발생된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 플라즈마 식각 공정이 이용되는 모든 공정에서, 플라즈마 식각 공정으로 발생되는 플라즈마 데미지를 최소화할 수 있는 반도체 소자를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는, 상기한 반도체 소자의 제조방법을 제공하는 것이다.
상기한 본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 일실시예에 따른 반도체 소자는, 제 1 도전형의 반도체 기판과, 기판 상부에 순차적으로 적층되는 게이트 산화막 및 게이트 전극을 포함하는 모스 트랜지스터, 및 모스 트랜지스터의 게이트 전극과 전기적으로 연결되며, 상기 모스 트랜지스터의 게이트 산화막 에 잔류하는 데미지를 배출시키는 터널링 캐패시터를 포함한다.
여기서, 터널링 캐패시터는 게이트 산화막보다 박막의 터널링 산화막을 포함한다. 아울러, 터널링 캐패시터는 하부 전극 역할을 하는 기판과, 기판 상부에 형성되는 터널링 산화막 및 상기 터널링 산화막 상부에 형성되며, 상기 게이트 전극과 일체로 형성되는 상부 전극을 포함한다. 또한, 터널링 산화막 하부에는 제 2 전도형의 불순물 영역이 더 형성될 수 있다.
또한, 본 발명의 기술적 과제를 달성하기 위한, 본 발명에 따른 반도체 소자의 제조방법은 다음과 같은 구성을 갖는다. 먼저, 모스 트랜지스터 영역 및 터널링 캐패시터 영역이 한정된 제 1 전도형을 갖는 반도체 기판을 제공한다. 모스 트랜지스터 영역에 제 1 두께의 게이트 산화막을 형성하고, 상기 터널링 캐패시터 영역에 제 1 두께보다 박막인 제 2 두께로 터널 산화막을 형성한다. 이어서, 게이트 산화막 상부에 게이트 전극을 형성함과 동시에, 상기 터널 산화막 상부에 상기 게이트 전극과 전기적으로 연결되는 상부 전극을 형성한다.
여기서, 두께가 상이한 게이트 산화막 및 터널 산화막은 다음과 같은 방법으로 형성한다. 먼저, 반도체 기판 상부에 동일한 두께로 산화막을 형성한다. 이어서, 터널 산화막 예정 영역의 산화막을 선택적으로 노출시킨다음, 노출된 터널 산화막 예정 영역의 산화막에 산화 저지용 불순물을 주입한다. 그후, 산화막을 열처리하여, 게이트 산화막 및 터널 산화막을 형성하는 단계를 포함한다. 이때, 산화 저지용 불순물은 질소(N)일 수 있다.
또한, 두께가 상이한 게이트 산화막 및 터널 산화막은 다음과 같은 방법으로 도 형성할 수 있다. 먼저, 반도체 기판 상부에 동일한 두께로 산화막을 형성한다. 그후, 게이트 산화막 예정 영역의 산화막을 선택적으로 노출시킨다음, 노출된 게이트 산화막 예정 영역의 산화막에 산화 촉진용 불순물을 주입한다. 이어서, 산화막을 열처리하여, 게이트 산화막 및 터널 산화막을 형성한다. 이때, 산화 촉진용 불순물은 불소(F) 또는 아르곤(Ar)일 수 있다.
또한, 게이트 전극 및 터널링 캐패시터의 상부 전극을 형성하는 단계 이후에, 상기 터널링 산화막 하부에 상기 제 1 전도형과 반대인 제 2 전도형의 불순물을 주입하여, 불순물 영역을 형성할 수 있다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예들을 설명하도록 한다.
여기서, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한, 어떤 층이 다른 층 또는 반도체 기판의 "상"에 있다라고 기재되는 경우에, 어떤 층은 상기 다른 층 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제 3의 층이 개재되어질 수 있다.
(실시예 1)
첨부한 도면 도 3은 본 발명에 따른 플라즈마 데미지를 감소시키는 반도체 소자를 개략적으로 나타낸 회로도이고, 도 4는 본 발명에 따른 반도체 소자를 기판상에 집적시킨 단면도이다.
먼저, 도 3을 참조하여, 모스 트랜지스터(200)의 게이트 전극(25)에 터널링 캐패시터(210)가 연결된다. 터널링 캐패시터(210)는 하부 전극으로 이용되는 반도체 기판과, 상부 전극 및 반도체 기판과 하부 전극 사이에 개재되는 터널링 산화막으로 구성된다.
이러한 구성을 갖는 반도체 소자를 도 4를 참조하여 보다 자세히 설명한다.
도 4에 도시된 바와 같이, 반도체 기판(20)은 소자 분리막(22)에 의하여, 모스 트랜지스터 영역(MOS)과, 터널링 캐패시터 영역(CAP)으로 한정된다. 모스 트랜지스터 영역(MOS)의 반도체 기판(20) 표면에는 게이트 산화막(24)이 형성되어 있고, 터널링 캐패시터 영역(CAP)의 반도체 기판(20) 표면에는 터널링 산화막(26)이 형성되어 있다. 터널링 캐패시터(210)를 통하여 모스 트랜지스터(200), 보다 구체적으로는 모스 트랜지스터의 게이트 산화막(24)에 잔류하는 차아지 데미지가 용이하게 터널링되도록, 터널링 산화막(26)은 게이트 산화막(24)보다 상대적으로 박막으로 형성된다. 게이트 산화막(24) 상부 및 터널링 산화막(26) 상부에는 게이트 전극(28a)과 터널링 캐패시터 상부 전극(28b)이 각각 형성되는데, 게이트 전극(28a)과 터널링 캐패시터 상부 전극(28b)은 동일 레벨(level) 즉, 일체로 형성된다.
반도체 기판(20)의 결과물 상부에는 층간 절연막(34)이 형성되고, 게이트 전극(28a) 또는 상부 전극(28b)과 연결되도록 층간 절연막(34) 상부에 금속 배선(36) 이 형성된다.
이와같이, 모스 트랜지스터에 터널링 캐패시터(210)가 연결됨에 따라, 모스 트랜지스터의 게이트 산화막(24)에 잔류하는 플라즈마 데미지들이 터널링 캐패시터(210)의 터널링 산화막(26)을 통하여, 누설 전류의 형태로 디스차아지(discharge)된다. 이때, 터널링 캐패시터(210)의 상부 전극(28b)이 모스 트랜지스터(200)의 게이트 전극(28a)과 일체로 형성되기 때문에, 형성과 동시에 플라즈마 식각으로 부터 발생된 데미지를 제거할 수 있다.
(실시예 2)
첨부 도면 도 5a 내지 도 5d는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 각 공정별 단면도로서, 도 5a 내지 도 5d를 참조하여, 본 발명에 따른 반도체 소자의 제조방법을 설명하도록 한다.
먼저, 도 5a를 참조하여, 반도체 기판(20)에 모스 트랜지스터 영역 및 터널링 캐패시터 영역을 한정하도록 공지의 LOCOS(local oxidation) 방식으로 소자 분리막(22)을 형성한다. 이때, 소자 분리막(22)은 트랜치(trench) 형일 수 있다. 아울러, 반도체 기판(20)은 소정의 전도 형을 가질수 있고, 예를들어, N모스 트랜지스터를 형성할 경우 P형 기판이 제공되고, P모스 트랜지스터를 형성할 경우, N웰을 구비한 P형 기판 또는 N형 기판이 제공된다. 그후, 반도체 기판(20)의 표면을 열산화하여, 게이트 산화막(24) 및 터널 산화막(26)을 형성한다. 이때, 게이트 산화막(24)과 터널 산화막(26)은 서로 동일한 두께를 갖도록 형성한다.
그후, 도 5b에 도시된 바와 같이, 반도체 기판(20) 결과물 상부에 게이트 전 극용 도전층을 증착한다. 이때, 게이트 전극용 도전층은 불순물이 도핑된 폴리실리콘막일 수 있다. 그후, 게이트 전극용 도전층을 게이트 산화막(24)과 오버랩되면서, 터널 산화막(26)과도 오버랩되도록 소정 부분 패터닝하여, 게이트 전극(28a) 및 캐패시터 상부 전극(28b)을 형성한다. 여기서, 게이트 전극(28a) 및 캐패시터 상부 전극(28b)은 도면에서 보여지는 바와 같이, 동일 레벨로 형성되고, 캐패시터 상부 전극(28b)은 터널 산화막(26)을 사이에 두고 반도체 기판(20)과 대응되도록 형성되어, 터널 캐패시터(210)를 형성한다.
그 다음, 도 5c에서와 같이, 반도체 기판(20) 상부에 터널 캐패시터(210)가 형성된 영역이 노출되도록 차단 패턴(30)을 형성한다. 여기서, 차단 패턴(30)으로는 캐패시터 전극(28b)보다 두꺼운 두께를 갖는 산화막 또는 포토레지스트 패턴을 사용할 수 있다. 이어서, 노출된 터널 캐패시터(210) 영역에 터널 산화막(26)의 두께를 보다 박막화하기 위한 불순물(32, 이하 산화 저지용 불순물이라 칭함)을 주입한다. 여기서, 산화 저지용 불순물(32)은 예를들어, 질소(N)일 수 있으며, 이러한산화 저지용 불순물(32)이 터널 산화막(26)에 주입되면, 후속의 열공정시 터널 산화막(26)의 산화를 저지하여, 터널 산화막(26)의 두께를 게이트 산화막(24)보다 감소시킨다. 이때, 터널 산화막(26)의 두께는 산화 저지용 불순물의 주입 에너지 또는 농도로서 조절이 가능하다. 즉, 도 6은 불순물 종류 및 농도에 따른 산화막 두께를 나타낸 그래프로서, 도 6에 의하면, 질소 이온(N)이 터널 산화막(26)에 주입되면 열공정 이후, 불순물이 주입되지 않은 기준 게이트 산화막 두께보다 그 두께가 감소된다. 아울러, 질소 이온의 농도가 점차 증대됨에 따라, 터널 산화막(24)의 두께도 보다 박막화된다. 여기서, 미설명 도면 부호 32a는 터널 산화막(26)의 표면에 주입된 불순물을 나타낸다.
도 5d에 도시된 바와 같이, 차단 패턴(30)을 공지의 방식으로 제거한다. 그 다음, 접합 영역 형성용 불순물을 반도체 기판(20)의 소정 부분에 이온 주입하여 접합 영역(도시되지 않음)을 형성한다. 여기서, 접합 영역용 불순물은 N모스를 형성할 경우, P형 기판 또는 P웰을 구비한 N형 기판에, N형 불순물을 주입하고, P모스를 형성할 경우, P형 불순물을 주입한다. 아울러, P모스를 형성하는 경우, 상술한 바와 같이, 반도체 기판(20)은 N웰(도시되지 않음)을 구비하거나, N형 기판이어야 한다. 그후, 반도체 기판(20) 결과물 상부에 층간 절연막(34)을 형성한다. 이어서, 게이트 전극(28a) 또는 캐패시터 전극(28b) 중 선택되는 부분이 오픈되도록, 층간 절연막(34)을 식각하여, 콘택홀을 형성한다. 이어서, 노출된 게이트 전극(28a) 또는 캐패시터 전극(28b) 중 선택되는 부분과 콘택되도록 금속 배선(36)을 형성한다.
본 실시예에 의하면, 게이트 전극(28a)과 연결되도록, 터널 산화막(26)을 갖는 터널링 캐패시터(210)를 형성한다. 이때, 터널 산화막(26)은 산화 저지용 불순물이 주입되어, 게이트 산화막(24)보다 더욱 박막으로 형성된다. 이에따라, 게이트 산화막(24)에 잔류하는 플라즈마 데미지가 누설 전류의 형태로 터널 산화막(26)을 통해서 쉽게 터널링되어, 기판(20)쪽으로 디스차아지된다. 더욱이, 터널 캐패시터(210)의 전극이 게이트 전극(28a)과 일체로 형성되므로, 플라즈마 식각 공정이 적용되는 모든 공정의 플라즈마 데미지를 용이하게 배출시킬 수 있다.
(실시예 3)
도 7은 본 발명의 다른 실시예를 설명하기 위한 반도체 소자의 단면도로서, 본 실시예는 상술한 실시예 2와 도 4b까지의 공정은 동일하며, 터널 산화막을 박막화하는 대신, 게이트 산화막을 후막화한다.
즉, 도 7을 참조하여, 반도체 기판(20) 상부에 게이트 산화막(24)이 형성된 영역이 노출되도록 차단 패턴(31)을 형성한다. 여기서, 차단 패턴(31)으로는 게이트 전극(28a)보다 두꺼운 두께를 갖는 산화막 또는 포토레지스트 패턴을 사용할 수 있다. 이어서, 노출된 게이트 산화막(24)의 두께를 터널 산화막(26)의 두께보다 후막화하기 위한 불순물(33, 이하 산화 촉진용 불순물이라 칭함)을 주입한다. 여기서, 산화 촉진용 불순물(33)은 예를들어, 불소(F), 아르곤(Ar)일 수 있다. 이러한 산화 촉진용 불순물(33)이 게이트 산화막(24)에 주입되면, 후속의 열공정시 게이트 산화막(24)의 산화가 촉진되어, 게이트 산화막(24)의 두께가 증대된다. 여기서, 게이트 산화막(24)의 두께는 산화 촉진용 불순물의 주입 에너지 또는 농도에 의하여 조절이 가능하다. 즉, 상기 도 6을 참조하여 설명하면, 불소 또는 아르곤 이온(F,Ar)을 게이트 산화막(24)에 주입한 후, 열처리 공정을 진행하면, 불순물이 주입되지 않은 기준 게이트 산화막 두께보다 산화가 촉진되어, 그 두께가 증가된다. 아울러, 불순물 농도를 증대시키면, 게이트 산화막(24) 두께가 점점 증가된다. 미설명 도면 부호 33a는 터널 산화막(26)의 표면에 주입된 불순물을 나타낸다.
이와같이 게이트 산화막(24)에 불소 또는 아르곤 이온을 주입하여, 게이트 산화막(24)의 두께를 터널 산화막(26)의 두께보다 상대적으로 증대시킨다. 그러므 로, 게이트 산화막(24)의 두께가 터널 산화막(26)의 두께 보다 더욱 후막화되어, 터널 산화막(26)을 통하여 플라즈마 데미지가 용이하게 빠져나가게 된다.
(실시예 4)
첨부 도면 도 8 및 도 9는 본 발명의 또 다른 실시예를 설명하기 위한 반도체 소자의 단면도이다.
본 실시예에서는 누설 전류의 디스차아지 특성을 한층 더 강화하기 위하여, 터널 산화막(26) 하부에 불순물 영역을 형성한다. 이때, 터널 산화막(26)은 게이트 산화막(24)보다 상대적으로 얇은 두께로 형성되어 있다.
즉, 도 8에서와 같이, 반도체 기판(20)이 P형 기판이고, N모스 트랜지스터를 형성하는 경우, 터널 산화막(26) 하부에 N형의 불순물을 주입하여, 불순물 영역(100)을 형성한다. 이때, 불순물 영역(100)은 N모스 트랜지스터의 접합 영역(도시되지 않음) 형성과 동시에 형성된다.
이와같이, 터널 산화막(26) 하부에 N형 불순물 영역(100)을 형성하면, N형 불순물 영역(100)과 반도체 기판(20)사이에, N-P 다이오드가 형성된다. 그러면, 이 N-P 다이오드에 의하여, 터널링 산화막(26)을 통하여 디스차아지되는 전류량을 용이하게 제어할 수 있다.
한편, P모스 트랜지스터를 형성하는 경우는, 도 7에서와 같이, 터널 산화막(26) 하부의 일정 영역에 N웰(120)을 형성한다음, N웰(120) 내의 터널 산화막(26) 하부에 P형 불순물 영역(140)을 형성하여, P-N 다이오드를 형성하여도 동일한 효과를 발휘한다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 본 실시예에 의하면, 모스 트랜지스터의 게이트 전극과 연결되도록, 게이트 산화막 보다 더 얇은 두께를 갖는 터널 산화막을 구비한 터널링 캐패시터를 형성한다.
이에따라, 게이트 산화막에 잔류하는 플라즈마 데미지가 누설 전류의 형태로 터널 산화막을 통해서 쉽게 터널링되어, 기판쪽으로 디스차아지된다. 이때, 터널 캐패시터의 전극이 게이트 전극과 일체로 형성되므로, 게이트 전극을 형성하는 단계 이후로 부터 발생되는 플라즈마 데미지를 용이하게 배출시킬 수 있다.
기타, 본 발명의 요지를 벗어나지 않는 범위에서 다양하게 변경, 실시할 수 있다.
Claims (10)
- 제 1 도전형의 반도체 기판, 기판 상부에 순차적으로 적층되는 게이트 산화막 및 게이트 전극을 포함하는 모스 트랜지스터; 및상기 모스 트랜지스터의 게이트 전극과 전기적으로 연결되며, 상기 모스 트랜지스터의 게이트 산화막에 잔류하는 데미지를 배출시키는 터널링 캐패시터를 포함하는 반도체 소자.
- 제 1 항에 있어서, 상기 터널링 캐패시터는 상기 게이트 산화막보다 박막의 터널링 산화막을 포함하는 것을 특징으로 하는 반도체 소자.
- 제 1 항 또는 제 2 항에 있어서, 상기 터널링 캐패시터는 하부 전극 역할을 하는 기판과, 기판 상부에 형성되는 터널링 산화막 및 상기 터널링 산화막 상부에 형성되며, 상기 게이트 전극과 일체로 형성되는 상부 전극을 포함하는 것을 특징으로 하는 반도체 소자.
- 제 3 항에 있어서, 상기 터널링 산화막 하부에는 제 2 전도형의 불순물 영역이 더 구비된 것을 특징으로 하는 반도체 소자.
- 모스 트랜지스터 영역 및 터널링 캐패시터 영역이 한정된 제 1 전도형을 갖는 반도체 기판을 제공하는 단계;상기 모스 트랜지스터 영역에 제 1 두께의 게이트 산화막을 형성하고, 상기 터널링 캐패시터 영역에 제 1 두께보다 박막인 제 2 두께로 터널 산화막을 형성하는 단계; 및상기 게이트 산화막 상부에 게이트 전극을 형성함과 동시에, 상기 터널 산화막 상부에 상기 게이트 전극과 전기적으로 연결되는 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 5 항에 있어서, 상기 게이트 산화막 및 터널 산화막을 형성하는 단계는,상기 반도체 기판 상부에 동일한 두께로 산화막을 형성하는 단계;상기 터널 산화막 예정 영역의 산화막을 선택적으로 노출시키는 단계;상기 노출된 터널 산화막 예정 영역의 산화막에 산화 저지용 불순물을 주입하는 단계; 및상기 산화막을 열처리하여, 게이트 산화막 및 터널 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 6 항에 있어서, 상기 산화 저지용 불순물은 질소(N)인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 5 항에 있어서, 상기 게이트 산화막 및 터널 산화막을 형성하는 단계는,상기 반도체 기판 상부에 동일한 두께로 산화막을 형성하는 단계;상기 게이트 산화막 예정 영역의 산화막을 선택적으로 노출시키는 단계;상기 노출된 게이트 산화막 예정 영역의 산화막에 산화 촉진용 불순물을 주입하는 단계; 및상기 산화막을 열처리하여, 게이트 산화막 및 터널 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 6 항에 있어서, 상기 산화 촉진용 불순물은 불소(F) 또는 아르곤(Ar)인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 5 항에 있어서, 상기 게이트 전극 및 터널링 캐패시터의 상부 전극을 형성하는 단계 이후에, 상기 터널링 산화막 하부에 상기 제 1 전도형과 반대인 제 2 전도형의 불순물을 주입하여, 불순물 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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