JP3482201B2 - 半導体装置及びその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置および
その製造方法に係り、特にその信頼性の向上対策に関す
るものである。

【０００２】

【従来の技術】近年、ＬＳＩの小型化，高速動作化に伴
って、ＬＳＩ中のＭＩＳＦＥＴのスケーリング則に沿っ
た各部の寸法の縮小が要求されており、特に、ゲート電
極とソース・ドレインとなる活性領域のコンタクトとの
マージンの縮小がますます必要となってきている。一般
的に、ソース・ドレインコンタクトがゲート電極やサイ
ドウォールにオーバーラップして形成されることを許容
するセルフアラインコンタクト（以下、「ＳＡＣ」とい
う）の場合、コンタクトとゲート電極との間の短絡，コ
ンタクトと半導体基板のサイドウォール直下方の領域と
の間の短絡を防止するために、ゲート上保護膜とサイド
ウォールは、層間絶縁膜を構成する酸化膜に対してドラ
イエッチ選択比の高いシリコン窒化膜によって構成され
ている。

【０００３】図８（ａ）〜（ｃ）は、従来のポリメタル
ゲート電極を有しＳＡＣ構造のｐチャネル型ＭＩＳＦＥ
Ｔの製造工程を示す断面図である。一般には、他の領域
にｎチャネル型ＭＩＳＦＥＴが形成されるが、図８
（ａ）〜（ｃ）においては、ｎ型ＭＩＳＦＥＴの製造工
程の図示は省略されている。

【０００４】まず、図８（ａ）において、Ｓｉ基板１０
１の主面上に、ゲート絶縁膜として機能するシリコン酸
窒化膜を形成した後、ＬＰＣＶＤ法により、シリコン酸
窒化膜の上にポリシリコン膜を堆積する。このとき、Ｓ
ｉ基板の裏面にも裏側ポリシリコン膜１２０が堆積され
る。そして、表側のポリシリコン膜のうちｐチャネル型
ＭＩＳＦＥＴ形成領域に位置する部分に、ｐ型不純物イ
オンであるボロンイオン（Ｂ⁺ ）を、加速エネルギー５
ｋｅＶ，ドーズ量３×１０¹⁵ｃｍ^-2の条件で注入する。
なお、一般的には、ｎチャネル型ＭＩＳＦＥＴ形成領域
には、ｎ型不純物イオンが注入される。さらに、スパッ
タにより、厚み５０ｎｍの金属膜を堆積した後、金属膜
の上に厚み１００ｎｍのシリコン窒化膜を堆積する。こ
のとき、Ｓｉ基板１０１の裏側ポリシリコン膜１２０の
上にも裏側シリコン窒化膜１２１が堆積される。その
後、フォトリソグラフィー工程及びドライエッチング工
程により、Ｓｉ基板１０１の主面側に形成されているシ
リコン窒化膜，金属膜，ポリシリコン膜及びシリコン酸
窒化膜をパターニングして、Ｓｉ基板１０１の上に、ゲ
ート絶縁膜１０２と、下部ゲート電極１０３と、上部ゲ
ート電極１０４と、ゲート上保護膜１０５とからなるゲ
ート電極部１１３を形成する。

【０００５】次に、ｐチャネル型ＭＩＳＦＥＴ形成領域
を開口し、ｎチャネル型ＭＩＳＦＥＴ形成領域を覆うレ
ジストマスクを形成した状態で、ゲート電極部１１３を
マスクにして、ｐ型不純物イオンであるフッ化ボロンイ
オン（ＢＦ₂ ⁺）を、加速エネルギー１０ｋｅＶ， ドー
ズ量３.０×１０¹⁴ｃｍ^-2の条件で、Ｓｉ基板１０１内
に注入し、ｐ型のＬＤＤ層１０６を形成する。

【０００６】次に、図８（ｂ）に示す工程で、レジスト
マスクを除去した後、ＬＰＣＶＤ法により、基板上に厚
み８０ｎｍのシリコン窒化膜を堆積した後、このシリコ
ン窒化膜をエッチバックして、ゲート電極部１１３の側
面上に窒化膜サイドウォール１０７を形成する。このと
き、Ｓｉ基板１０１の裏面側の裏側シリコン窒化膜１２
１上には、サイドウォール用のシリコン窒化膜の堆積時
に堆積された裏側シリコン窒化膜１２２が残存した状態
になる。その後、ｐチャネル型ＭＩＳＦＥＴ形成領域を
開口し、ｎチャネル型ＭＩＳＦＥＴ形成領域を覆うレジ
ストマスクを形成した状態で、ゲート電極部１１３及び
窒化膜サイドウォール１０７をマスクとして、ｐ型不純
物イオンであるフッ化ボロンイオン（ＢＦ₂ ⁺）を、加速
エネルギー５０ｋｅＶ， ドーズ量５.０×１０¹⁵ｃｍ^-2
の条件で、Ｓｉ基板１０１内に注入して、ｐ型のソース
・ドレイン領域１０８を形成する。

【０００７】さらに、１０００℃，１０秒の短時間アニ
ール（ＲＴＡ）により、ＬＤＤ領域１０６及びソース・
ドレイン領域１０８に導入された不純物の活性化を行な
う。

【０００８】続いて、基板上に厚み８ｎｍのＣｏ膜を堆
積し、約５００℃，６０秒の条件で熱処理を行なうこと
により、ＳｉとＣｏとを反応させて、ソース・ドレイン
領域１０８の上部にコバルトシリサイド膜１０９を形成
する。その後、未反応のＣｏ膜はエッチングにより除去
される。

【０００９】次に、図８（ｃ）に示す工程で、基板上に
厚み８００ｎｍのＢＰＳＧ膜からなる層間絶縁膜１１０
を堆積した後、ＣＭＰ法により層間絶縁膜１１０の平坦
化を行う。そして、レジストマスクを用いたドライエッ
チングにより、層間絶縁膜１１０を貫通して、ソース・
ドレイン領域１０８の上部のコバルトシリサイド膜１０
９に到達するコンタクトホールを形成した後、コンタク
トホール内をタングステンなどで埋めてソース・ドレイ
ンコンタクト１１１を形成する。その際、ゲート電極パ
ターニングに用いるフォトマスクと、コンタクトホール
形成時に用いるフォトマスクとの位置合わせのためのマ
ージンを設定しない（セルフアライン）ことで、ＭＩＳ
ＦＥＴ形成領域の縮小が可能となる。

【００１０】その後、層間絶縁膜１１０の上に、アルミ
ニウム合金膜などの金属膜を堆積した後、金属膜をパタ
ーニングして、層間絶縁膜１１０の上に、ソース・ドレ
インコンタクト１１１に接続される金属配線１１２を形
成する。

【００１１】通常、この配線形成の際、Ｓｉ基板１０１
とゲート絶縁膜１０２との境界面において誘起された固
定準位や、Ｓｉ基板１０１中のダメ−ジ層を回復するた
めに、水素雰囲気で例えば４００℃、３０分熱処理（水
素シンター）が行なわれる。

【００１２】

【発明が解決しようとする課題】しかしながら、上記従
来の製造工程によって形成されるＭＩＳトランジスタに
おいては、以下のような不具合があった。

【００１３】まず、図８（ａ）に示す工程で、下部ゲー
ト電極１０３やＳｉ基板１０１の裏面は窒化膜からなる
ゲート上保護膜１０５や裏側シリコン窒化膜１２１によ
り覆われた状態で高温の熱処理を受けるので、シリコン
窒化膜からストレスを強く受けることとなる。また、Ｌ
ＰＣＶＤ法によるシリコン窒化膜の形成の際にシリコン
窒化膜中に混入した水素の外方への拡散がシリコン窒化
膜自体によって妨害され、ゲート電極内に残る。そし
て、ソース・ドレイン領域１０８などに注入した不純物
の活性化の際に、ゲート電極中における水素の存在やス
トレスにより、ゲート電極中のボロンのゲート絶縁膜１
０２やＳｉ基板１０１への侵入が促進される。その結
果、ＭＩＳキャパシタのフラットバンド電圧が低下し
て、トランジスタのしきい値電圧のばらつきが大きくな
るおそれがあった。

【００１４】また、水素シンター処理時に、下部ゲート
電極１０３やＳｉ基板１０１の裏面は窒化膜からなるゲ
ート上保護膜１０５や裏側シリコン窒化膜１２１により
覆われているので、今度はゲート絶縁膜１０２やＳｉ基
板１０１への水素の供給が不十分となる。その結果、Ｓ
ｉ基板１０１とゲート絶縁膜１０２との境界面において
誘起された固定準位や、Ｓｉ基板１０１中のダメ−ジの
回復が不十分となるので、半導体装置の実使用時におけ
るホットキャリア耐性が劣化するなど、信頼性の悪化を
招くおそれがあった。

【００１５】図９は、ｐＭＩＳキャパシタのフラットバ
ンド電圧のゲート面積依存性を示す図である。同図に示
すように、ゲート面積が大きいほどフラットバンド電圧
が小さくなっていることがわかる。これは、ゲート面積
が大きいほど下部ゲート電極１０３がシリコン窒化膜の
ストレスを大きく受けるため、ゲート電極からゲート絶
縁膜１０２やＳｉ基板１０１へのボロンの拡散が起きや
すいからである。そして、フラットバンド電圧の低下に
より、サイズの異なるトランジスタではしきい値電圧が
ずれてしまうことになり、ロジック回路にとって非常に
大きな問題となっている。

【００１６】本発明の目的は、ＳＡＣ構造のＭＩＳＦＥ
Ｔを配置して高い集積度を有しながら、信頼性の高い半
導体装置およびその製造方法を提供することにある。

【００１７】

【課題を解決するための手段】本発明の半導体装置は、
半導体基板と、上記半導体基板上に設けられたゲート絶
縁膜と、上記ゲート絶縁膜の上に設けられた導体材料か
らなるゲート電極と、上記ゲート電極の上に形成された
絶縁性材料からなるゲート上保護膜と、上記半導体基板
のうち上記ゲート電極の両側方に位置する領域に不純物
を導入して形成されたソース・ドレイン領域と、基板上
に設けられた層間絶縁膜と、上記層間絶縁膜及び上記ゲ
ート上保護膜を貫通して上記ゲート電極に到達するゲー
トコンタクトホールを導体材料で埋めてなるゲートコン
タクト部材とを備え、上記ゲート上保護膜は、ゲート電
極の上面上に位置する領域のうち，上記ゲートコンタク
トホール以外の領域の一部を開口した開口部を有してい
る。

【００１８】これにより、ゲート上保護膜がゲート電極
全体を覆っているわけではないので、ゲート電極中の水
素の外方への拡散が促進されるとともに、ゲート電極に
加わるストレスも緩和される。したがって、ゲート電極
中のボロンなどの不純物がゲート絶縁膜やゲート電極に
侵入するのを抑制しうる構造となり、しきい値電圧のば
らつきの小さい信頼性の高い半導体装置が得られる。ま
た、製造工程中における水素シンター処理の際に、ゲー
ト電極のうちゲート上保護膜によって覆われていない領
域からゲート電極を経てゲート絶縁膜は半導体基板に水
素が供給されやすい構造となっているので、固定準位や
ダメージの回復が促進され、半導体装置の実使用時にお
けるホットキャリア耐性の高い構造となっている。

【００１９】上記ゲート上保護膜は、シリコン窒化膜で
あること煮より、ＳＡＣ構造を採用して、半導体装置を
高密度化するのに適した構造となる。

【００２０】上記層間絶縁膜を貫通して上記ソース・ド
レイン領域に到達するホールを導体材料で埋めてなるソ
ース・ドレインコンタクト部材をさらに備え、上記ゲー
ト上保護膜は、ゲート電極の上面上の領域のうち，上記
ソース・ドレインコンタクト部材とのオーバーラップを
考慮した領域にのみ残されていることにより、ゲート上
保護膜の残留している部分により、ＳＡＣ工程が可能な
構造となっているので、微細化に適した構造ともなって
いる。すなわち、高い信頼性を維持しつつ、微細化に適
した構造を有する半導体装置が得られる。

【００２１】上記ゲート上保護膜の上記開口部は、上記
層間絶縁膜及び上記ゲート上保護膜を貫通して上記ゲー
ト電極に到達するダミーコンタクトホールの一部であ
り、上記ダミーコンタクトホールを導体材料で埋めてな
る，上記ゲート電極への電圧の供給に用いられないダミ
ーコンタクト部材をさらに備えることにより、ダミーの
コンタクト部材によりゲート電極上の一部が開放されて
いるので、コンタクトを利用してアニールや水素シンタ
ー処理を行なうことにより、ゲート電極中の水素の外方
への拡散を促進し、固定準位やダメージの回復に適した
構造を有する半導体装置が得られる。

【００２２】上記ダミーコンタクト部材は、上記ゲート
コンタクト部材よりも大きい横断面積を有していること
が好ましい。

【００２３】本発明の第１の半導体装置の製造方法は、
半導体基板上にゲート絶縁膜を形成する工程（ａ）と、
上記ゲート絶縁膜の上に導体膜を堆積する工程（ｂ）
と、上記工程（ｂ）の後、上記半導体基板の両面を覆う
シリコン窒化膜を形成する工程（ｃ）と、上記導体膜
と、上記シリコン窒化膜のうち上記半導体基板の主面側
に位置する部分とをパターニングして、ゲート電極とゲ
ート上保護膜とをそれぞれ形成する工程（ｄ）と、上記
工程（ｄ）の後、上記半導体基板内に不純物イオンを注
入してソース・ドレイン領域を形成する工程（ｅ）と、
上記ソース・ドレイン領域に注入された不純物を活性す
るためのアニールを行なう工程（ｆ）と、上記工程
（ｃ）の後で上記工程（ｆ）の前に、上記シリコン窒化
膜のうち上記半導体基板の裏面側に位置する部分を除去
する工程（ｇ）とを含んでいる。

【００２４】この方法により、不純物の活性化のための
熱処理を行なう工程では、基板の裏面側のシリコン窒化
膜が除去されているので、ゲート電極や半導体基板への
ストレスの印加が抑制される。その結果、ゲート電極中
のボロンなどの不純物の拡散が抑制されるので、しきい
値電圧のばらつきの小さい，信頼性の高い半導体装置が
形成されることになる。

【００２５】上記工程（ｆ）の後、水素シンター処理を
行なう工程をさらに含むことにより、半導体基板の裏面
からゲート絶縁膜や半導体基板の主面付近に水素が効率
よく供給されるので、固定準位やダメージの回復が促進
され、半導体装置の実使用時におけるホットキャリア耐
性の高い半導体装置が形成されることになる。

【００２６】本発明の第２の半導体装置の製造方法は、
半導体基板上にゲート絶縁膜を形成する工程（ａ）と、
上記ゲート絶縁膜の上に導体膜を堆積する工程（ｂ）
と、上記工程（ｂ）の後、上記半導体基板の主面を覆う
シリコン窒化膜を形成する工程（ｃ）と、上記シリコン
窒化膜をパターニングして、上記導体膜のゲート電極の
直上となる領域のうち一部の上のみにゲート上保護膜を
形成する工程（ｄ）と、上記導体膜をパターニングし
て、上記ゲート電極を形成する工程（ｅ）と、上記工程
（ｅ）の後、上記半導体基板内に不純物イオンを注入し
てソース・ドレイン領域を形成する工程（ｆ）と、上記
ソース・ドレイン領域に注入された不純物を活性するた
めのアニールを行なう工程（ｇ）と、基板上に層間絶縁
膜を形成する工程（ｈ）と、上記層間絶縁膜を貫通し
て、上記ソース・ドレイン領域に到達し、かつ、ゲート
電極とオーバーラップする部分では上記ゲート上保護膜
のみに跨るコンタクトホールを形成する工程（ｉ）とを
含んでいる。

【００２７】この方法により、工程（ｇ）でアニールを
行なう際には、ゲート上保護膜がゲート電極の全面を覆
っているわけではないので、ゲート電極中の水素の外方
への拡散が促進される。また、熱処理の際にゲート電極
に加わるストレスも緩和される。したがって、ゲート電
極中の不純物のゲート絶縁膜や半導体基板への侵入に起
因するフラットバンド電圧の低下が抑制され、しきい値
電圧のばらつきの小さい半導体装置が形成される。

【００２８】上記工程（ｇ）の後で上記工程（ｈ）の前
に、水素シンター処理を行なう工程をさらに含むことに
より、水素シンター処理の際に、ゲート電極のうちゲー
ト上保護膜によって覆われていない領域からゲート電極
を経てゲート絶縁膜や半導体基板に水素が浸透しやすい
構造となっているので、固定準位やダメージの回復が促
進され、半導体装置の実使用時におけるホットキャリア
耐性の高い構造となっている。しかも、ゲート電極上で
部分的に設けられたゲート上保護膜により、ＳＡＣ工程
が可能である。したがって、高い信頼性を有しながら、
微細化された半導体装置が形成される。

【００２９】本発明の第３の半導体装置の製造方法は、
半導体基板上にゲート絶縁膜を形成する工程（ａ）と、
上記ゲート絶縁膜の上に導体膜を堆積する工程（ｂ）
と、上記工程（ｂ）の後、上記半導体基板の主面を覆う
シリコン窒化膜を形成する工程（ｃ）と、上記シリコン
窒化膜及び導体膜をパターニングして、ゲート上保護膜
及びゲート電極を形成する工程（ｄ）と、上記工程
（ｄ）の後、上記半導体基板内に不純物イオンを注入し
てソース・ドレイン領域を形成する工程（ｅ）と、上記
工程（ｅ）の後、基板上に層間絶縁膜を形成する工程
（ｆ）と、上記層間絶縁膜及び上記ゲート上保護膜を貫
通して上記ゲート電極に到達するホールを形成する工程
（ｇ）と、上記工程（ｇ）の後、上記ソース・ドレイン
領域に注入された不純物の活性化のための熱処理を行な
う工程（ｈ）とを含んでいる。

【００３０】この方法により、アニールを行なう際に
は、ゲート上保護膜及び層間絶縁膜がゲート電極の全面
を覆っているわけではないので、ゲート電極中の水素の
外方への拡散が促進される。また、熱処理の際にゲート
電極に加わるストレスも緩和される。したがって、ゲー
ト電極中の不純物のゲート絶縁膜や半導体基板への侵入
に起因するフラットバンド電圧の低下が抑制され、しき
い値電圧のばらつきの小さい半導体装置が形成される。

【００３１】上記工程（ｇ）の後、水素シンター処理を
行なう工程をさらに含むことにより、水素シンター処理
の際に、ゲート電極のうちゲート上保護膜によって覆わ
れていない領域からゲート電極を経てゲート絶縁膜や半
導体基板に水素が浸透しやすい構造となっているので、
固定準位やダメージの回復が促進され、半導体装置の実
使用時におけるホットキャリア耐性の高い構造となって
いる。しかも、ゲート電極上で部分的に設けられたゲー
ト上保護膜により、ＳＡＣ工程が可能である。したがっ
て、高い信頼性を有しながら、微細化された半導体装置
が形成される。

【００３２】上記ホール及び層間絶縁膜の上にバリアメ
タル膜を形成する工程をさらに含む場合には、上記工程
（ｈ）を、上記バリアメタルを形成する工程の後に行な
うこおとが好ましく、上記バリアメタルを形成する工程
の後、水素シンター処理を行なう工程をさらに含むこと
がより好ましい。

【００３３】上記工程（ｇ）の後、上記ホールを導体材
料で埋めて、コンタクト部材を形成する工程をさらに含
んでいる場合には、上記工程（ｈ）を、上記コンタクト
部材を形成する工程の後に行なってもよい。

【００３４】その場合にも、上記コンタクト部材を形成
する工程の後、水素シンター処理を行なう工程をさらに
含むことが好ましい。

【００３５】上記工程（ｇ）では、上記ホールとして、
少なくともゲートコンタクトホールとダミーコンタクト
ホールとを形成し、上記ゲートコンタクトホールは、上
記ゲート電極への電圧の供給に用いられるコンタクト部
材を埋め込むためのホールであり、上記ダミーコンタク
トホールは、上記ゲート電極への電圧の供給に用いられ
ないダミーコンタクト部材を埋め込むためのホールであ
ることが好ましい。

【００３６】

【発明の実施の形態】（第１の実施形態）図１（ａ）〜
（ｃ）は、本発明の第１の実施形態におけるＳＡＣ構造
のｐチャネル型ＭＩＳＦＥＴの製造工程を示す断面図で
ある。一般には、他の領域にｎチャネル型ＭＩＳＦＥＴ
が形成されるが、図１（ａ）〜（ｄ）においては、ｎ型
ＭＩＳＦＥＴの製造工程の図示は省略されている。

【００３７】まず、図１（ａ）において、Ｓｉ基板１の
主面上に、ゲート絶縁膜として機能するシリコン酸窒化
膜２ｘを形成した後、ＬＰＣＶＤ法により、シリコン酸
窒化膜２ｘの上にポリシリコン膜３ｘを堆積する。この
とき、Ｓｉ基板の裏面にも裏側ポリシリコン膜２０が堆
積される。そして、Ｓｉ基板１の主面側のポリシリコン
膜３ｘのうちｐチャネル型ＭＩＳＦＥＴ形成領域に位置
する部分に、ｐ型不純物イオンであるボロンイオン（Ｂ
⁺ ）を、加速エネルギー５ｋｅＶ，ドーズ量３×１０¹⁵
ｃｍ^-2の条件で注入する。なお、一般的には、ｎチャネ
ル型ＭＩＳＦＥＴ形成領域には、ｎ型不純物イオンが注
入される。さらに、スパッタにより、厚み５０ｎｍの金
属膜４ｘを堆積した後、金属膜４ｘの上に厚み１００ｎ
ｍのシリコン窒化膜５ｘを堆積する。このとき、Ｓｉ基
板１の裏面側の裏側ポリシリコン膜２０の上にも裏側シ
リコン窒化膜２１が堆積される。その後、シリコン窒化
膜５ｘ上にプラズマＣＶＤ法により、選択的にシリコン
酸化膜１９を形成する。

【００３８】次に、図１（ｂ）に示す工程で、シリコン
酸化膜１９をマスクにして、バッファードフッ酸溶液を
用いたウエットエッチングにより、Ｓｉ基板１の裏面側
に形成されている裏側シリコン窒化膜２１を除去する。
その後、選択的エッチングによりシリコン酸化膜１９を
除去した後、フォトリソグラフィー工程及びドライエッ
チング工程により、Ｓｉ基板１の主面側に形成されてい
るシリコン窒化膜５ｘ，金属膜４ｘ，ポリシリコン膜３
ｘ及びシリコン酸窒化膜２ｘをパターニングして、Ｓｉ
基板１の上に、ゲート絶縁膜２と、下部ゲート電極３
と、上部ゲート電極４と、ゲート上保護膜５とが順次積
層されてなるゲート電極部１３を形成する。なお、本実
施形態及び後述の実施形態において、単に「ゲート電
極」と記載するときは、上部ゲート電極４及び下部ゲー
ト電極３を併せたものを示すこととする。

【００３９】次に、図１（ｃ）に示す工程で、ｐチャネ
ル型ＭＩＳＦＥＴ形成領域を開口し、ｎチャネル型ＭＩ
ＳＦＥＴ形成領域を覆うレジストマスクを形成した状態
で、ゲート電極部１３をマスクにして、ｐ型不純物イオ
ンであるフッ化ボロンイオン（ＢＦ₂ ⁺）を、加速エネル
ギー１０ｋｅＶ， ドーズ量３.０×１０¹⁴ｃｍ^-2の条件
で、Ｓｉ基板１内に注入し、ｐ型のＬＤＤ層６を形成す
る。

【００４０】次に、レジストマスクを除去した後、ＬＰ
ＣＶＤ法により、基板上に厚み８０ｎｍのシリコン窒化
膜を堆積した後、シリコン窒化膜のうちＳｉ基板１の主
面側に位置する部分の上のみにプラズマＣＶＤ法により
選択的にシリコン酸化膜を形成する。その後、シリコン
酸化膜をマスクにして、バッファードフッ酸溶液を用い
たウェットエッチングにより、Ｓｉ基板１の裏面に形成
された裏側シリコン窒化膜を除去した後、選択的エッチ
ングによりシリコン酸化膜を除去する。

【００４１】次に、シリコン窒化膜をエッチバックし
て、ゲート電極部１３の側面上に窒化膜サイドウォール
７を形成する。その後、ｐチャネル型ＭＩＳＦＥＴ形成
領域を開口し、ｎチャネル型ＭＩＳＦＥＴ形成領域を覆
うレジストマスクを形成した状態で、ゲート電極部１３
及び窒化膜サイドウォール７をマスクとして、ｐ型不純
物イオンであるフッ化ボロンイオン（ＢＦ₂ ⁺）を、加速
エネルギー５０ｋｅＶ，ドーズ量５.０×１０¹⁵ｃｍ^-2
の条件で、Ｓｉ基板１内に注入して、ｐ型のソース・ド
レイン領域８を形成する。

【００４２】さらに、１０００℃，１０秒の短時間アニ
ール（ＲＴＡ）により、ＬＤＤ領域６及びソース・ドレ
イン領域８に導入された不純物の活性化を行なう。続い
て、基板上に厚み８ｎｍのＣｏ膜を堆積し、約５００
℃，６０秒の条件で熱処理を行なうことにより、Ｓｉと
Ｃｏとを反応させて、ソース・ドレイン領域８の上部に
コバルトシリサイド膜９を形成する。その後、未反応の
Ｃｏ膜はエッチングにより除去される。

【００４３】このとき、図１（ｄ）に示す工程における
不純物活性化のためのＲＴＡの際に、Ｓｉ基板１の裏面
の窒化膜は除去されているので、Ｓｉ基板１に加わるス
トレスを緩和することができる。

【００４４】その後の工程の図示は省略するが、上記従
来の製造工程における図８（ｃ）に示す工程と同様に、
層間絶縁膜の堆積、セルフアラインコンタクト孔の形
成、ゲートコンタクト，ソース・ドレインコンタクトの
形成、配線の形成などを行なう。また、この配線形成の
際、Ｓｉ基板１とゲート絶縁膜２との境界面において誘
起された固定準位や、Ｓｉ基板１中のダメ−ジ層を回復
するために、水素雰囲気中で例えば４００℃、３０分間
の熱処理（水素シンター処理）が行なわれる。

【００４５】本発明の第１の実施形態によると、図１
（ｂ）及び（ｃ）に示す工程で、Ｓｉ基板１とゲート絶
縁膜２との境界面において準位が誘起されたり、Ｓｉ基
板１中にダメージ層が形成されるが、この準位やダメー
ジ層を回復させるために、て誘起された準位や、Ｓｉ基
板１中のダメージ層を回復させるために、水素雰囲気で
例えば４００℃，３０分間の熱処理（水素シンター処
理）を行なうので、その後のアニール処理や水素シンタ
ー処理の際に、Ｓｉ基板１に加わるストレスを緩和する
ことができる。よって、下部ゲート電極３中のボロンの
ゲート絶縁膜２やシリコン基板１への拡散を有効に抑制
することができ、フラットバンド電圧の低下に起因する
しきい値電圧のばらつきを小さくすることができ、信頼
性の向上を図ることができる。

【００４６】（第２の実施形態）図２（ａ）〜（ｄ）
は、本発明の第２の実施形態におけるＳＡＣ構造のｐチ
ャネル型ＭＩＳＦＥＴの製造工程を示す断面図である。
一般には、他の領域にｎチャネル型ＭＩＳＦＥＴが形成
されるが、図２（ａ）〜（ｄ）においては、ｎ型ＭＩＳ
ＦＥＴの製造工程の図示は省略されている。

【００４７】まず、図２（ａ）に示す工程において、Ｓ
ｉ基板１の主面上に、ゲート絶縁膜として機能するシリ
コン酸窒化膜を形成した後、ＬＰＣＶＤ法により、シリ
コン酸窒化膜の上にポリシリコン膜を堆積する。このと
き、Ｓｉ基板１の裏面にも裏側ポリシリコン膜２０が堆
積される。そして、Ｓｉ基板１の主面側のポリシリコン
膜のうちｐチャネル型ＭＩＳＦＥＴ形成領域に位置する
部分に、ｐ型不純物イオンであるボロンイオン（Ｂ⁺ ）
を、加速エネルギー５ｋｅＶ，ドーズ量３×１０¹⁵ｃｍ
^-2の条件で注入する。なお、一般的には、ｎチャネル型
ＭＩＳＦＥＴ形成領域には、ｎ型不純物イオンが注入さ
れる。さらに、スパッタにより、厚み５０ｎｍの金属膜
を堆積した後、金属膜の上に厚み１００ｎｍのシリコン
窒化膜を堆積する。このとき、Ｓｉ基板１の裏面側の裏
側ポリシリコン膜２０の上にも裏側シリコン窒化膜２１
が堆積される。その後、フォトリソグラフィー工程及び
ドライエッチング工程により、Ｓｉ基板１の主面側に形
成されているシリコン窒化膜，金属膜，ポリシリコン膜
及びシリコン酸窒化膜をパターニングして、Ｓｉ基板１
の上に、ゲート絶縁膜２と、下部ゲート電極３と、上部
ゲート電極４と、ゲート上保護膜５とが順次積層されて
なるゲート電極部１３を形成する。

【００４８】次に、ｐチャネル型ＭＩＳＦＥＴ形成領域
を開口し、ｎチャネル型ＭＩＳＦＥＴ形成領域を覆うレ
ジストマスクを形成した状態で、ゲート電極部１３をマ
スクとして、ｐ型不純物イオンであるフッ化ボロンイオ
ン（ＢＦ₂ ⁺）を、加速エネルギー１０ｋｅＶ， ドーズ
量３.０×１０¹⁴ｃｍ^-2の条件で、Ｓｉ基板１内に注入
し、ｐ型のＬＤＤ層６を形成する。

【００４９】次に、図２（ｂ）に示す工程で、レジスト
マスクを除去した後、ＬＰＣＶＤ法により、基板上に厚
み８０ｎｍのシリコン窒化膜を堆積した後、シリコン窒
化膜のうちＳｉ基板１の主面側に位置する部分の上のみ
にプラズマＣＶＤ法により選択的にシリコン酸化膜を形
成する。その後、シリコン酸化膜をマスクにして、バッ
ファードフッ酸溶液を用いたウエットエッチングによ
り、Ｓｉ基板１の裏面側に形成されている裏側シリコン
窒化膜を除去した後、選択的エッチングによりシリコン
酸化膜を除去する。このとき、本実施形態においては、
ゲート上絶縁膜用シリコン窒化膜と同時に基板の裏面側
に形成された裏側シリコン窒化膜２１と、サイドウォー
ル用シリコン窒化膜と同時に基板の裏面に形成された裏
側シリコン窒化膜とを除去する。

【００５０】次に、このシリコン窒化膜をエッチバック
して、ゲート電極部１３の側面上に窒化膜サイドウォー
ル７を形成する。その後、ｐチャネル型ＭＩＳＦＥＴ形
成領域を開口し、ｎチャネル型ＭＩＳＦＥＴ形成領域を
覆うレジストマスクを形成した状態で、下部ゲート電極
３及び窒化膜サイドウォール７をマスクとして、ｐ型不
純物イオンであるフッ化ボロンイオン（ＢＦ₂ ⁺）を、加
速エネルギー５０ｋｅＶ， ドーズ量５.０×１０¹⁵ｃｍ
^-2の条件で、Ｓｉ基板１内に注入して、ｐ型のソース・
ドレイン領域８を形成する。

【００５１】さらに、図２（ｃ）に示す工程で、１００
０℃，１０秒の短時間アニール（ＲＴＡ）により、ＬＤ
Ｄ領域６及びソース・ドレイン領域８に導入された不純
物の活性化を行なう。続いて、基板上に厚み８ｎｍのＣ
ｏ膜を堆積し、約５００℃，６０秒の条件で熱処理を行
なうことにより、ＳｉとＣｏとを反応させて、ソース・
ドレイン領域８の上部にコバルトシリサイド膜９を形成
する。その後、未反応のＣｏ膜はエッチングにより除去
される。

【００５２】このとき、図２（ｃ）に示す工程における
不純物活性化のためのＲＴＡの際に、Ｓｉ基板１の裏面
の窒化膜は除去されているので、Ｓｉ基板１に加わるス
トレスを緩和することができる。

【００５３】次に、図２（ｄ）に示す工程で、Ｓｉ基板
１とゲート絶縁膜２との境界面において誘起された準位
や、Ｓｉ基板１中のダメージ層を開封するために、水素
雰囲気で例えば４００℃，３０分間の熱処理（水素シン
ター処理）を行なう。

【００５４】その後の工程の図示は省略するが、上記従
来の製造工程における図８（ｃ）に示す工程と同様に、
層間絶縁膜の堆積、セルフアラインコンタクト孔の形
成、ゲートコンタクト，ソース・ドレインコンタクトの
形成、配線の形成などをおこなう。また、この配線形成
の際、Ｓｉ基板１とゲート絶縁膜２との境界面において
誘起された固定準位や、Ｓｉ基板１中のダメ−ジ層を回
復するために、水素雰囲気中で例えば４００℃、３０分
間の熱処理（水素シンター処理）が行なわれる。

【００５５】本発明の第２の実施形態によると、図２
（ｂ）に示す工程で、ゲート上絶縁膜用シリコン窒化膜
と同時に半導体基板の裏面側に形成された裏側シリコン
窒化膜２１と、サイドウォール用シリコン窒化膜と同時
に半導体基板の裏面側に形成された裏側シリコン窒化膜
とを除去することにより、その後のアニール処理の際
に、Ｓｉ基板１に加わるストレスを緩和することができ
る。よって、第１の実施形態と同様に、フラットバンド
電圧の低下に起因するしきい値電圧のばらつきを小さく
することができる。

【００５６】加えて、本実施形態においては、図２
（ｄ）に示す工程で、Ｓｉ基板１の裏面のシリコン窒化
膜が除去された状態で、水素シンター処理を行なってい
るので、Ｓｉ基板１の裏面からＳｉ基板１とゲート絶縁
膜２とに効率よく水素を導入することができる。したが
って、シリコン基板１とゲート絶縁膜２との境界面付近
における固定準位や、シリコン基板中のダメージを有効
に回復させることができ、信頼性の向上を図ることがで
きる。

【００５７】なお、本実施形態では、図２（ｂ）に示す
工程で、ゲート上絶縁膜用シリコン窒化膜と同時に半導
体基板の裏面側に形成された裏側シリコン窒化膜２１
と、サイドウォール用シリコン窒化膜と同時に半導体基
板の裏面側に形成された裏側シリコン窒化膜とを１つの
工程で連続的に除去したが、第１の実施形態と同様に、
両裏側シリコン窒化膜を別工程で除去してもよい。

【００５８】（第３の実施形態）図３（ａ）〜（ｃ）
は、本発明の第３の実施形態におけるＳＡＣ構造のｐチ
ャネル型ＭＩＳＦＥＴの製造工程を示す断面図である。
一般には、他の領域にｎチャネル型ＭＩＳＦＥＴが形成
されるが、図３（ａ）〜（ｃ）においては、ｎ型ＭＩＳ
ＦＥＴの製造工程の図示は省略されている。

【００５９】まず、図３（ａ）において、Ｓｉ基板１の
主面上に、ゲート絶縁膜として機能するシリコン酸窒化
膜を形成した後、ＬＰＣＶＤ法により、シリコン酸窒化
膜の上にポリシリコン膜を堆積する。このとき、Ｓｉ基
板１の裏面にも裏側ポリシリコン膜２０が堆積される。
そして、Ｓｉ基板１の主面側のポリシリコン膜のうちｐ
チャネル型ＭＩＳＦＥＴ形成領域に位置する部分に、ｐ
型不純物イオンであるボロンイオン（Ｂ⁺ ）を、加速エ
ネルギー５ｋｅＶ，ドーズ量３×１０¹⁵ｃｍ^-2の条件で
注入する。なお、一般的には、ｎチャネル型ＭＩＳＦＥ
Ｔ形成領域には、ｎ型不純物イオンが注入される。さら
に、スパッタにより、厚み５０ｎｍの金属膜を堆積した
後、金属膜の上に厚み１００ｎｍのシリコン窒化膜を堆
積する。このとき、Ｓｉ基板１の裏面側の裏側ポリシリ
コン膜２０の上にも裏側シリコン窒化膜２１が堆積され
る。その後、フォトリソグラフィー工程及びドライエッ
チング工程により、Ｓｉ基板１の主面側に形成されてい
るシリコン窒化膜，金属膜，ポリシリコン膜及びシリコ
ン酸窒化膜をパターニングして、Ｓｉ基板１の上に、ゲ
ート絶縁膜２と、下部ゲート電極３と、上部ゲート電極
４と、ゲート上保護膜５とが順次積層されてなるゲート
電極部１３を形成する。

【００６０】次に、図３（ｂ）に示す工程で、ｐチャネ
ル型ＭＩＳＦＥＴ形成領域を開口し、ｎチャネル型ＭＩ
ＳＦＥＴ形成領域を覆うレジストマスクを形成した状態
で、ゲート電極部１３をマスクとして、ｐ型不純物イオ
ンであるフッ化ボロンイオン（ＢＦ₂ ⁺）を、加速エネル
ギー１０ｋｅＶ， ドーズ量３.０×１０¹⁴ｃｍ^-2の条件
で、Ｓｉ基板１内に注入し、ｐ型のＬＤＤ層６を形成す
る。次に、レジストマスクを除去した後、ＬＰＣＶＤ法
により、基板上に厚み８０ｎｍのシリコン窒化膜を堆積
してから、このシリコン窒化膜をエッチバックして、ゲ
ート電極部１３の側面上に窒化膜サイドウォール７を形
成する。このとき、Ｓｉ基板１の裏面側の裏側シリコン
窒化膜２１上には、サイドウォール用のシリコン窒化膜
の堆積時に形成された裏側シリコン窒化膜１４が残存し
た状態となる。その後、ｐチャネル型ＭＩＳＦＥＴ形成
領域を開口し、ｎチャネル型ＭＩＳＦＥＴ形成領域を覆
うレジストマスクを形成した状態で、ゲート電極部１３
及び窒化膜サイドウォール７をマスクとして、ｐ型不純
物イオンであるフッ化ボロンイオン（ＢＦ₂ ⁺）を、加速
エネルギー５０ｋｅＶ，ドーズ量５．０×１０¹⁵ｃｍ^-2
の条件で、Ｓｉ基板１内に注入して、ｐ型のソース・ド
レイン領域８を形成する。

【００６１】次に、本実施形態の製造方法においては、
フォトリソグラフィー工程及びドライエッチング工程に
より、ゲート上保護膜５をパターニングして、ゲート上
保護膜５のうち後で形成されるソース・ドレインコンタ
クトがオーバーラップする可能性がある一部５ａを残
す。言い換えると、図３（ａ）に示すゲート上保護膜５
に、一部５ａを除く開口部５ｂを形成する。

【００６２】次に、１０００℃，１０秒の短時間アニー
ル（ＲＴＡ）により、ＬＤＤ領域６及びソース・ドレイ
ン領域８に導入された不純物の活性化を行なう。続い
て、基板上に厚み８ｎｍのＣｏ膜を堆積し、約５００
℃，６０秒の条件で熱処理を行なうことにより、Ｓｉと
Ｃｏとを反応させて、ソース・ドレイン領域８の上部に
コバルトシリサイド膜９を形成する。その後、未反応の
Ｃｏ膜はエッチングにより除去される。

【００６３】次に、図３（ｃ）に示す工程で、基板上に
厚み８００ｎｍのＢＰＳＧ膜からなる層間絶縁膜１０を
堆積した後、ＣＭＰ法により層間絶縁膜１０の平坦化を
行う。そして、レジストマスクを用いたドライエッチン
グにより、層間絶縁膜１０を貫通して、ソース・ドレイ
ン領域８の上部のコバルトシリサイド膜９に到達するソ
ース・ドレインコンタクトホールと、ゲート電極４に到
達するゲートコンタクトホールとをそれぞれ形成した
後、各コンタクトホール内をＴｉ／ＴｉＮバリアメタル
膜及びタングステン膜タングステンなどで埋めてバリア
層１１ａ及びプラグ１１ｂからなるソース・ドレインコ
ンタクト１１と、バリア層２３ａ及びプラグ２３ｂから
なるゲートコンタクト２３（図４（ａ），（ｂ）参照）
とを形成する。その際、後述するように、ゲート電極パ
ターニングに用いるフォトマスクと、各コンタクトホー
ル形成時に用いるフォトマスクとの位置合わせのための
マージンを設定しない（セルフアラインコンタクト：Ｓ
ＡＣ）ことで、ＭＩＳＦＥＴ形成領域の縮小が可能とな
る。

【００６４】その後、層間絶縁膜１０の上に、アルミニ
ウム合金膜などの金属膜を堆積した後、金属膜をパター
ニングして、層間絶縁膜１０の上に、ソース・ドレイン
コンタクト１１やゲートコンタクト２３に接続される金
属配線層１２を形成する。

【００６５】図４（ａ），（ｂ）は、それぞれ順に、図
３（ｃ）に示す工程における断面構造を説明するための
IVb-IVb 線における横断面図及びIVa-IVa 線における縦
断面図である。図４（ａ）においては、層間絶縁膜が透
明体として表わされており、かつ、素子分離領域などの
表示は省略されている。図４（ａ）に示すように、ゲー
ト上保護膜５のうちソース・ドレインコンタクト１１が
オーバーラップする可能性がある部分５ａのみが残され
ており、他の部分は除去されている。言い換えると、図
３（ａ）に示すゲート上保護膜５は、上部ゲート電極４
の上面上の領域のうち，ゲートコンタクト２３と接触す
る領域以外の領域の少なくとも一部を開口した開口部５
ｂを有していることになる。

【００６６】ここで、ＳＡＣを形成する前準備としての
工程は、より詳細には以下の手順で行なわれる。まず、
層間絶縁膜の上にフォトレジスト膜を形成して、このフ
ォトレジスト膜をパターニングすることにより、コンタ
クトホールを形成しようとする領域を開口したレジスト
マスクを形成する。そして、このレジストマスクを用い
たドライエッチングにより、層間絶縁膜を貫通してソー
ス・ドレイン領域８上部のコバルトシリサイド膜９に到
達するコンタクトホールを形成する。この一連の処理に
おいて、フォトレジスト膜をパターニングしてレジスト
マスクを形成する際には、いわゆるレチクルと呼ばれる
フォトマスクが用いられる。このときに、レジストマス
クを形成するためのフォトマスクと、ゲート電極を形成
するために用いられたフォトマスクとの位置合わせを行
なう。その際に、フォトリソグラフィーやドライエッチ
ングのプロセス上の誤差によって、最終的なソース・ド
レインコンタクトとゲート電極との相対的な位置が設計
位置からずれることを考慮して、例えば±０．０２μｍ
程度のマージンを設けておくのが普通である。しかし、
このマージンを設定すると、活性領域の面積を広く確保
する必要が生じる。そこで、本実施形態のように、微細
化を目的とするＳＡＣ構造の半導体装置においては、コ
ンタクトホールがゲート電極にオーバーラップしても、
コンタクトホールがゲート電極の上面に達することがな
いように、ゲート電極の上にシリコン窒化膜からなるゲ
ート上保護膜を設け、あるいは、ゲート上保護膜に加え
て窒化膜サイドウォールを設けている。これにより、セ
ルフアラインのコンタクトホールを形成することができ
る。

【００６７】したがって、本実施形態においては、ソー
ス・ドレインコンタクト１１がプロセス上の誤差によっ
てソース・ドレインコンタクト１１の位置がばらついて
も、ソース・ドレインコンタクト１１がゲート上保護膜
５の残留部分である一部５ａからはみ出て上部電極４に
達することがないように、ゲート上保護膜５の一部５ａ
の大きさと位置とを設定しておけばよい。例えば、図４
（ａ）に示すソース・ドレインコンタクト１１の位置が
設計位置である場合、プロセス上の誤差によってソース
・ドレインコンタクト１１とゲート電極（上部ゲート電
極４）との相対的な位置のばらつきが±Ｗ０（例えば±
０．０２μｍ）であるとする。この場合には、ゲート上
保護膜５の一部５ａの広さ及び位置を、ソース・ドレイ
ンコンタクト１１の設計位置から、上述のばらつきＷ０
に安全係数を乗じた値Ｗ１（例えば０．０３μｍ）だけ
広い範囲にしておけばよいことになる（図４（ａ）参
照）。

【００６８】ただし、ゲート上保護膜５の残留部分であ
る一部５ａの位置及び広さは、当該半導体装置が形成さ
れるプロセスの種類や製造装置によって異なるので、上
述の説明で例示した寸法に限定されるものではない。

【００６９】本実施形態の製造方法によると、裏側シリ
コン窒化膜１４，２１は除去されていないが、図３
（ｂ）に示す工程で、ゲート上保護膜５の大部分を除去
し、ＳＡＣのために必要な部分５ａのみを残した状態で
アニールを行なっているので、Ｓｉ基板１へのストレス
の印加を抑制することができ、かつ、下部ゲート電極３
中の水素を効率よく外方に拡散させることができる。し
たがって、上記各実施形態に比べて、特に、下部ゲート
電極３中のボロンがゲート絶縁膜２やＳｉ基板１中に拡
散するのを有効に抑制することができる。すなわち、半
導体装置の実使用時におけるホットキャリア耐性の悪化
を抑制し、フラットバンド電圧の低下によるしきい値電
圧のばらつきを有効に防止することができる。また、半
導体装置の実使用時におけるホットキャリア耐性が向上
することにより、ゲート絶縁膜２をより薄くすることが
可能となる。

【００７０】なお、第１の実施形態又は第２の実施形態
と同様の方法により、裏側シリコン窒化膜１４，２１を
除去してもよい。

【００７１】（第４の実施形態）図５（ａ）〜（ｃ）
は、本発明の第４の実施形態におけるＳＡＣ構造のｐチ
ャネル型ＭＩＳＦＥＴの製造工程を示す断面図である。
一般には、他の領域にｎチャネル型ＭＩＳＦＥＴが形成
されるが、図５（ａ）〜（ｃ）においては、ｎ型ＭＩＳ
ＦＥＴの製造工程の図示は省略されている。

【００７２】まず、図５（ａ）において、Ｓｉ基板１の
主面上に、ゲート絶縁膜として機能するシリコン酸窒化
膜を形成した後、ＬＰＣＶＤ法により、シリコン酸窒化
膜の上にポリシリコン膜を堆積する。このとき、Ｓｉ基
板１の裏面にも裏側ポリシリコン膜２０が堆積される。
そして、Ｓｉ基板１の主面側のポリシリコン膜のうちｐ
チャネル型ＭＩＳＦＥＴ形成領域に位置する部分に、ｐ
型不純物イオンであるボロンイオン（Ｂ⁺ ）を、加速エ
ネルギー５ｋｅＶ，ドーズ量３×１０¹⁵ｃｍ^-2の条件で
注入する。なお、一般的には、ｎチャネル型ＭＩＳＦＥ
Ｔ形成領域には、ｎ型不純物イオンが注入される。さら
に、スパッタにより、厚み５０ｎｍの金属膜を堆積した
後、金属膜の上に厚み１００ｎｍのシリコン窒化膜を堆
積する。このとき、Ｓｉ基板１の裏面側の裏側ポリシリ
コン膜２０の上にも裏側シリコン窒化膜２１が堆積され
る。その後、フォトリソグラフィー工程及びドライエッ
チング工程により、Ｓｉ基板１の主面側に形成されてい
るシリコン窒化膜，金属膜，ポリシリコン膜及びシリコ
ン酸窒化膜をパターニングして、Ｓｉ基板１の上に、ゲ
ート絶縁膜２と、下部ゲート電極３と、上部ゲート電極
４と、ゲート上保護膜５とが順次積層されてなるゲート
電極部１３を形成する。

【００７３】次に、図５（ｂ）に示す工程で、ｐチャネ
ル型ＭＩＳＦＥＴ形成領域を開口し、ｎチャネル型ＭＩ
ＳＦＥＴ形成領域を覆うレジストマスクを形成した状態
で、ゲート電極部１３をマスクとして、ｐ型不純物イオ
ンであるフッ化ボロンイオン（ＢＦ₂ ⁺）を、加速エネル
ギー１０ｋｅＶ， ドーズ量３.０×１０¹⁴ｃｍ^-2の条件
で、Ｓｉ基板１内に注入し、ｐ型のＬＤＤ層６を形成す
る。次に、レジストマスクを除去した後、ＬＰＣＶＤ法
により、基板上に厚み８０ｎｍのシリコン窒化膜を堆積
してから、このシリコン窒化膜をエッチバックして、ゲ
ート電極部１３の側面上に窒化膜サイドウォール７を形
成する。このとき、Ｓｉ基板１の裏面側の裏側シリコン
窒化膜２１上には、サイドウォール用のシリコン窒化膜
の堆積時に形成された裏側シリコン窒化膜１４が残存し
た状態になる。その後、ｐチャネル型ＭＩＳＦＥＴ形成
領域を開口し、ｎチャネル型ＭＩＳＦＥＴ形成領域を覆
うレジストマスクを形成した状態で、下部ゲート電極３
及び窒化膜サイドウォール７をマスクとして、ｐ型不純
物イオンであるフッ化ボロンイオン（ＢＦ₂ ⁺）を、加速
エネルギー５０ｋｅＶ， ドーズ量５.０×１０¹⁵ｃｍ^-2
の条件で、Ｓｉ基板１内に注入して、ｐ型のソース・ド
レイン領域８を形成する。

【００７４】ここで、本実施形態の製造方法において
は、フォトリソグラフィー工程及びドライエッチング工
程により、ゲート上保護膜５をパターニングして、ゲー
ト上保護膜５のうち後で形成されるソース・ドレインコ
ンタクトがオーバーラップする可能性がある一部５ａを
残して、開口部５ｂを形成する。この一部５ａの形成位
置や寸法については、第３の実施形態で、図４（ａ），
（ｂ）を参照しながら説明したとおりである。

【００７５】次に、１０００℃，１０秒の短時間アニー
ル（ＲＴＡ）により、ＬＤＤ領域６及びソース・ドレイ
ン領域８に導入された不純物の活性化を行なう。続い
て、基板上に厚み８ｎｍのＣｏ膜を堆積し、約５００
℃，６０秒の条件で熱処理を行なうことにより、Ｓｉと
Ｃｏとを反応させて、ソース・ドレイン領域８の上部に
コバルトシリサイド膜９を形成する。その後、未反応の
Ｃｏ膜はエッチングにより除去される。

【００７６】この状態で、Ｓｉ基板１とゲート絶縁膜２
との境界面において誘起された固定準位や、Ｓｉ基板１
中のダメ−ジ層を回復するために、水素雰囲気で例えば
４００℃、３０分間の熱処理（水素シンター処理）を行
なう。

【００７７】次に、図５（ｃ）に示す工程で、基板上に
厚み８００ｎｍのＢＰＳＧ膜からなる層間絶縁膜１０を
堆積した後、ＣＭＰ法により層間絶縁膜１０の平坦化を
行う。そして、レジストマスクを用いたドライエッチン
グにより、層間絶縁膜１０を貫通して、ソース・ドレイ
ン領域８に到達するソース・ドレインコンタクトホール
と、ゲート電極４に到達するゲートコンタクトホールと
をそれぞれ形成した後、各コンタクトホール内をＴｉ／
ＴｉＮバリアメタル膜及びタングステン膜タングステン
などで埋めてバリア層１１ａ及びプラグ１１ｂからなる
ソース・ドレインコンタクト１１と、バリア層及びプラ
グからなるゲートコンタクト（図示せず）とを形成す
る。その際、ゲート電極パターニングに用いるフォトマ
スクと、各コンタクトホール形成時に用いるフォトマス
クとの位置合わせのためのマージンを設定しない（セル
フアライン）ことで、ＭＩＳＦＥＴ形成領域の縮小が可
能となる。

【００７８】その後、層間絶縁膜１０の上に、アルミニ
ウム合金膜などの金属膜を堆積した後、金属膜をパター
ニングして、層間絶縁膜１０の上に、ソース・ドレイン
コンタクト１１やゲートコンタクトに接続される金属配
線層１２を形成する。

【００７９】本実施形態の製造方法によると、図５
（ｂ）に示す工程で、ゲート上保護膜５の大部分を除去
し、ＳＡＣのために必要な一部５ａのみを残した状態で
アニール処理を行なっているので、Ｓｉ基板１へのスト
レスの印加を抑制し、かつ、下部ゲート電極３中の水素
を効率よく外方に拡散させることができ、上記第３の実
施形態とほぼ同様の効果を発揮することができる。

【００８０】加えて、本実施形態では、図５（ｂ）に示
す工程で、ゲート上保護膜５の大部分を除去した後に水
素シンター処理を行なっているので、ゲート絶縁膜２や
Ｓｉ基板１に効果的に水素を導入することができ、ゲー
ト絶縁膜２とＳｉ基板１との間の境界面付近における固
定準位や、Ｓｉ基板１中のダメージを効果的に回復させ
ることができる。よって、半導体装置の実使用時におけ
るホットキャリア耐性の悪化を有効に防止することがで
きる。

【００８１】なお、第１の実施形態又は第２の実施形態
と同様の方法により、裏側シリコン窒化膜１４，２１を
除去してもよい。

【００８２】（第５の実施形態）図６（ａ）〜（ｄ）
は、本発明の第５の実施形態におけるＳＡＣ構造のｐチ
ャネル型ＭＩＳＦＥＴの製造工程を示す断面図である。
本実施形態においては、チャネル方向に直交する断面に
おけるトランジスタの構造を示す。一般には、他の領域
にｎチャネル型ＭＩＳＦＥＴが形成されるが、図６
（ａ）〜（ｄ）においては、ｎ型ＭＩＳＦＥＴの製造工
程の図示は省略されている。また、Ｓｉ基板の裏面側に
形成される裏側ポリシリコン膜及び裏側シリコン窒化膜
の図示も省略されている。

【００８３】まず、図６（ａ）に示す工程において、Ｓ
ｉ基板１の主面上に、シャロートレンチ構造の素子分離
用絶縁膜２２を形成し、素子分離用絶縁膜２２によって
囲まれる活性領域上に、ゲート絶縁膜として機能するシ
リコン酸窒化膜を形成した後、ＬＰＣＶＤ法により、シ
リコン酸窒化膜の上にポリシリコン膜を堆積する。そし
て、ポリシリコン膜のうちｐチャネル型ＭＩＳＦＥＴ形
成領域に位置する部分に、ｐ型不純物イオンであるボロ
ンイオン（Ｂ⁺ ）を、加速エネルギー５ｋｅＶ，ドーズ
量３×１０¹⁵ｃｍ^-2の条件で注入する。なお、一般的に
は、ｎチャネル型ＭＩＳＦＥＴ形成領域には、ｎ型不純
物イオンが注入される。さらに、スパッタにより、厚み
５０ｎｍの金属膜を堆積した後、金属膜の上に厚み１０
０ｎｍのシリコン窒化膜を堆積する。その後、フォトリ
ソグラフィー工程及びドライエッチング工程により、シ
リコン窒化膜，金属膜，ポリシリコン膜及びシリコン酸
窒化膜をパターニングして、Ｓｉ基板１の上に、ゲート
絶縁膜２と、下部ゲート電極３と、上部ゲート電極４
と、ゲート上保護膜５とからなるゲート電極部１３を形
成する。

【００８４】次に、図６（ａ）に示す断面には示されて
いないが、上記各実施形態と同様に、ｐチャネル型ＭＩ
ＳＦＥＴ形成領域を開口し、ｎチャネル型ＭＩＳＦＥＴ
形成領域を覆うレジストマスクを形成した状態で、ｐ型
不純物イオンであるフッ化ボロンイオン（ＢＦ₂ ⁺）を、
加速エネルギー１０ｋｅＶ， ドーズ量３.０×１０¹⁴ｃ
ｍ^-2の条件で、Ｓｉ基板１内に注入し、ｐ型のＬＤＤ層
６を形成する。次に、レジストマスクを除去した後、Ｌ
ＰＣＶＤ法により、基板上に厚み８０ｎｍのシリコン窒
化膜を堆積してから、このシリコン窒化膜をエッチバッ
クして、ゲート電極部１３の側面上に窒化膜サイドウォ
ール７を形成する。その後、図６（ａ）に示す断面には
示されていないが、上記各実施形態と同様に、ｐチャネ
ル型ＭＩＳＦＥＴ形成領域を開口し、ｎチャネル型ＭＩ
ＳＦＥＴ形成領域を覆うレジストマスクを形成した状態
で、ゲート電極部１３及び窒化膜サイドウォール７をマ
スクとして、ｐ型不純物イオンであるフッ化ボロンイオ
ン（ＢＦ₂ ⁺）を、加速エネルギー５０ｋｅＶ， ドーズ
量５.０×１０¹⁵ｃｍ^-2の条件で、Ｓｉ基板１内に注入
して、ｐ型のソース・ドレイン領域８を形成する。ま
た、基板上に厚み８ｎｍのＣｏ膜を堆積し、約５００
℃，６０秒の条件で熱処理を行なうことにより、Ｓｉと
Ｃｏとを反応させて、ソース・ドレイン領域８の上部に
コバルトシリサイド膜９を形成する。その後、未反応の
Ｃｏ膜はエッチングにより除去される。

【００８５】次に、図６（ｂ）に示す工程で、基板上に
厚み８００ｎｍのＢＰＳＧ膜からなる層間絶縁膜１０を
堆積した後、ＣＭＰ法により層間絶縁膜１０の平坦化を
行う。そして、レジストマスクを用いたドライエッチン
グにより、層間絶縁膜１０及びゲート上保護膜５を貫通
して、上部ゲート電極４に到達するゲートコンタクトホ
ールＨgcとダミーコンタクトホールＨdcとを形成した
後、ゲートコンタクトホールＨgc，ダミーコンタクトホ
ールＨdc及び層間絶縁膜１０の上にＴｉ／ＴｉＮからな
るバリアメタル膜２５を形成する。

【００８６】この状態で、１０００℃，１０秒の短時間
アニール（ＲＴＡ）により、ＬＤＤ領域６及びソース・
ドレイン領域８に導入された不純物の活性化を行なう。
続いて、Ｓｉ基板１とゲート絶縁膜２との境界面におい
て誘起された固定準位や、Ｓｉ基板１中のダメ−ジ層を
回復するために、水素雰囲気で例えば４００℃、３０分
間の熱処理（水素シンター処理）を行なう。

【００８７】次に、図６（ｃ）に示す工程で、基板上に
タングステン膜を堆積した後、ＣＭＰにより、ゲートコ
ンタクトホールＨgcとダミーコンタクトホールＨdcとを
Ｔｉ／ＴｉＮバリアメタル膜及びタングステン膜で埋め
て、バリア層２３ａ及びプラグ２３ｂからなるゲートコ
ンタクト２３と、バリア層２４ａ及びプラグ２４ａから
なるダミーコンタクト２４とを形成する。

【００８８】その後、図６（ｄ）に示す工程で、層間絶
縁膜１０の上に、アルミニウム合金膜などの金属膜を堆
積した後、金属膜をパターニングして、層間絶縁膜１０
の上に、ゲートコンタクト２３に接続される金属配線層
１２を形成する。ただし、ダミーコンタクト２４には、
金属配線が接続されていない。つまり、ダミーコンタク
ト２４はゲート電極への電圧を印加するために用いられ
るものではない。

【００８９】図７は、図６（ｄ）に示す工程における断
面構造を説明するためのVII-VII 線における横断面図で
ある。図７においては、層間絶縁膜が透明体として表わ
されており、かつ、素子分離領域などの表示は省略され
ている。図７に示すように、ゲート上保護膜５のうちゲ
ートコンタクト２３及びダミーゲートコンタクト２４と
接触する領域が除去されている。言い換えると、ゲート
上保護膜５は、上部ゲート電極４の上面上の領域のう
ち，ゲートコンタクト２３と接触する領域以外の領域の
一部（ダミーコンタクト２４によって貫通されている領
域）を開口した開口部を有していることになる。

【００９０】なお、本実施形態では、ダミーコンタクト
２４上には何ら配線を設けていないが、金属配線層１２
の形成と同時にダミーコンタクト２４上に、電気的にど
こにも接続されないダミー配線を設けてもよい。

【００９１】なお、図６（ｄ）に示すように、一般には
ゲートコンタクトは、活性領域の上方ではなく素子分離
用絶縁膜２２の上方に設けられる。通常、この領域では
ゲート電極がパッド状に広がっていて、チャネル方向の
寸法がゲート長よりも大きくなっている。これは、活性
領域の上方では、ゲート電極が極めて細く（例えばゲー
ト長０．１μｍ程度）なっているからである。一方、図
６（ｄ）に示す構造においては、ダミーコンタクト２４
が活性領域の上方に設けられているので、ダミーコンタ
クト２４がゲート電極からはみ出すおそれもある。しか
し、ダミーコンタクトを形成するためのダミーコンタク
トホールＨdcが窒化膜サイドウォール７とオーバーラッ
プしてもソース・ドレイン領域にさえ到達しなければ不
具合はない。したがって、ダミーコンタクト２４の横断
面積を十分大きく，例えばゲートコンタクト２３の横断
面積よりも大きく確保することは容易である。ただし、
必ずしもダミーコンタクト２４の横断面積がゲートコン
タクト２３の横断面積よりも大きくなくてもよい。ま
た、１つのゲート電極に対して複数個のダミーコンタク
トを設けてもよい。さらに、ゲート電極のうち素子分離
用絶縁膜２２の上方に位置する領域にダミーコンタクト
が設けられていてもよい。

【００９２】本実施形態の製造方法によると、図６
（ｂ）に示す工程で、層間絶縁膜１０を貫通して上部ゲ
ート電極４に到達するゲートコンタクトホールＨgc及び
ダミーコンタクトホールＨdcを形成し、さらに、Ｔｉ／
ＴｉＮからなるバリアメタル膜２５を形成した状態で、
不純物活性化のための熱処理を行なっているので、ゲー
ト電極中の不純物の外方への拡散が促進されるととも
に、熱処理時にゲート電極に加わるストレスも抑制され
る。したがって、ゲート電極中のボロンがゲート絶縁膜
２及びＳｉ基板１に侵入してフラットバンド電圧が低下
することに起因するしきい値電圧のばらつきを抑制する
ことができる。また、この時点で水素シンター処理を行
なっているので、ゲート絶縁膜２やＳｉ基板１に効果的
に水素を導入することができ、ゲート絶縁膜２とＳｉ基
板１との間の境界面付近における固定準位や、Ｓｉ基板
１中のダメージを効果的に回復させることができる。よ
って、半導体装置の実使用時におけるホットキャリア耐
性の悪化を有効に防止することができ、信頼性の高い半
導体装置を形成することができる。

【００９３】前に説明した第４の実施形態の場合には、
ゲート電極をパターニングするためのフォトリソグラフ
ィー工程及びドライエッチング工程と、ゲート上保護膜
をある部分５ａのみを残留させるようにパターニングす
るためのフォトリソグラフィー工程及びドライエッチン
グ工程とが必要である。それに対し、本実施形態におい
ては、ダミーコンタクトホールＨdcを形成する工程はゲ
ートコンタクトホールＨgcを形成する工程と同時に行な
うことができるので、フォトリソグラフィー工程及びド
ライエッチング工程の数を増大することなく、信頼性の
高い半導体装置を形成することができる。

【００９４】−第５の実施形態の変形例− 第５の実施形態においては、ゲートコンタクト２３及び
ダミーコンタクト２４を形成する前に、バリアメタル膜
２５を堆積した時点で、ＲＴＡ及び水素シンター処理を
行なったが、層間絶縁膜１０中にボロンやリンなどの不
純物が含まれていないか含まれていてもわずかであれ
ば、ゲートコンタクトホールＨgc及びダミーコンタクト
ホールＨdcを形成した直後に行なうことも可能である。

【００９５】また、Ｔｉ／ＴｉＮからなるバリアメタル
膜２５の上にさらにタングステン膜を堆積して、ゲート
コンタクト２３及びダミーコンタクト２４を形成した時
点で、ＲＴＡ及び水素シンター処理を行なっても、同じ
効果を発揮することができる。

【００９６】

【発明の効果】本発明の半導体装置及びその製造方法に
より、ＳＡＣ構造を有するＭＩＳＦＥＴである半導体装
置において、ゲート電極中の不純物のゲート絶縁膜や半
導体基板への侵入による信頼性の低下や、不十分な水素
シンター処理に起因する信頼性の低下を抑制することが
でき、信頼性の高い，微細化された半導体装置を得るこ
とができる。

【図面の簡単な説明】

【図１】（ａ）〜（ｄ）は、本発明の第１の実施形態に
おけるＳＡＣ構造のｐチャネル型ＭＩＳＦＥＴの製造工
程を示す断面図である。

【図２】（ａ）〜（ｄ）は、本発明の第２の実施形態に
おけるＳＡＣ構造のｐチャネル型ＭＩＳＦＥＴの製造工
程を示す断面図である。

【図３】（ａ）〜（ｃ）は、本発明の第３の実施形態に
おけるＳＡＣ構造のｐチャネル型ＭＩＳＦＥＴの製造工
程を示す断面図である。

【図４】（ａ），（ｂ）は、それぞれ順に、図３（ｃ）
に示す工程における断面構造を説明するためのIVb-IVb
線における横断面図及びIVa-IVa 線における縦断面図で
ある。

【図５】（ａ）〜（ｃ）は、本発明の第４の実施形態に
おけるＳＡＣ構造のｐチャネル型ＭＩＳＦＥＴの製造工
程を示す断面図である。

【図６】（ａ）〜（ｄ）は、本発明の第４の実施形態に
おけるＳＡＣ構造のｐチャネル型ＭＩＳＦＥＴの製造工
程を示す断面図である。

【図７】図６（ｃ）に示す工程における断面構造を説明
するためのVII-VII 線における横断面図である。

【図８】（ａ）〜（ｃ）は、従来のポリメタルゲート電
極を有しＳＡＣ構造のｐチャネル型ＭＩＳＦＥＴの製造
工程を示す断面図である。

【図９】ｐＭＩＳキャパシタのフラットバンド電圧のゲ
ート面積依存性を示す図である。

【符号の説明】

１ Ｓｉ基板 ２ ゲート絶縁膜 ３ 下部ゲート電極 ４ 上部ゲート電極 ５ ゲート上保護膜 ５ａ 一部 ５ｂ 開口部 ６ ＬＤＤ領域 ７ 窒化膜サイドウォール ８ ソース・ドレイン領域 ９ コバルトシリサイド膜 １０ 層間絶縁膜 １１ ソース・ドレインコンタクト １１ａ バリア層 １１ｂ プラグ １２ 金属配線 ２０ 裏側ポリシリコン膜 ２１ 裏側シリコン窒化膜 ２２ 素子分離用絶縁膜 ２３ ゲートコンタクト ２３ａ バリア層 ２３ｂ プラグ ２４ ダミーコンタクト ２４ａ バリア層 ２４ｂ プラグ ２５ バリアメタル膜 ２６ タングステン膜 Ｈgc ゲートコンタクトホール Ｈdc ダミーコンタクトホール

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開2000−174268 （ＪＰ，Ａ) 特開 昭54−4578（ＪＰ，Ａ) 特開2000−323430（ＪＰ，Ａ) 特開 平４−287365（ＪＰ，Ａ) 特開 平２−111034（ＪＰ，Ａ) 特開2000−208625（ＪＰ，Ａ) 特開 平８−46186（ＪＰ，Ａ) 特開2001−127169（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/78

Claims (16)

(57)【特許請求の範囲】
1. 【請求項１】 半導体基板と、 上記半導体基板上に設けられたゲート絶縁膜と、 上記ゲート絶縁膜の上に設けられた導体材料からなるゲ
   ート電極と、 上記ゲート電極の上に形成された絶縁性材料からなるゲ
   ート上保護膜と、 上記半導体基板のうち上記ゲート電極の両側方に位置す
   る領域に不純物を導入して形成されたソース・ドレイン
   領域と、 基板上に設けられた層間絶縁膜と、 上記層間絶縁膜及び上記ゲート上保護膜を貫通して上記
   ゲート電極に到達するゲートコンタクトホールを導体材
   料で埋めてなるゲートコンタクト部材とを備え、 上記ゲート上保護膜は、ゲート電極の上面上に位置する
   領域のうち，上記ゲートコンタクトホール以外の領域の
   一部を開口した開口部を有していることを特徴とする半
   導体装置。
2. 【請求項２】 請求項１記載の半導体装置において、 上記ゲート上保護膜は、シリコン窒化膜であることを特
   徴とする半導体装置。
3. 【請求項３】 請求項１又は２記載の半導体装置におい
   て、 上記層間絶縁膜を貫通して上記ソース・ドレイン領域に
   到達するホールを導体材料で埋めてなるソース・ドレイ
   ンコンタクト部材をさらに備え、 上記ゲート上保護膜は、ゲート電極の上面上の領域のう
   ち，上記ソース・ドレインコンタクト部材とのオーバー
   ラップを考慮した領域にのみ残されていることを特徴と
   する半導体装置。
4. 【請求項４】 請求項１又は２記載の半導体装置におい
   て、 上記ゲート上保護膜の上記開口部は、上記層間絶縁膜及
   び上記ゲート上保護膜を貫通して上記ゲート電極に到達
   するダミーコンタクトホールの一部であり、 上記ダミーコンタクトホールを導体材料で埋めてなる，
   上記ゲート電極への電圧の供給に用いられないダミーコ
   ンタクト部材をさらに備えていることを特徴とする半導
   体装置。
5. 【請求項５】 請求項４に記載の半導体装置において、 上記ダミーコンタクト部材は、上記ゲートコンタクト部
   材よりも大きい横断面積を有していることを特徴とする
   半導体装置。
6. 【請求項６】 半導体基板上にゲート絶縁膜を形成する
   工程（ａ）と、 上記ゲート絶縁膜の上に導体膜を堆積する工程（ｂ）
   と、 上記工程（ｂ）の後、上記半導体基板の両面を覆うシリ
   コン窒化膜を形成する工程（ｃ）と、 上記導体膜と、上記シリコン窒化膜のうち上記半導体基
   板の主面側に位置する部分とをパターニングして、ゲー
   ト電極とゲート上保護膜とをそれぞれ形成する工程
   （ｄ）と、 上記工程（ｄ）の後、上記半導体基板内に不純物イオン
   を注入してソース・ドレイン領域を形成する工程（ｅ）
   と、 上記ソース・ドレイン領域に注入された不純物を活性す
   るためのアニールを行なう工程（ｆ）と、 上記工程（ｃ）の後で上記工程（ｆ）の前に、上記シリ
   コン窒化膜のうち上記半導体基板の裏面側に位置する部
   分を除去する工程（ｇ）とを含む半導体装置の製造方
   法。
7. 【請求項７】 請求項６に記載の半導体装置の製造方法
   において、 上記工程（ｆ）の後、水素シンター処理を行なう工程を
   さらに含むことを特徴とする半導体装置の製造方法。
8. 【請求項８】 半導体基板上にゲート絶縁膜を形成する
   工程（ａ）と、 上記ゲート絶縁膜の上に導体膜を堆積する工程（ｂ）
   と、 上記工程（ｂ）の後、上記半導体基板の主面を覆うシリ
   コン窒化膜を形成する工程（ｃ）と、 上記シリコン窒化膜をパターニングして、上記導体膜の
   ゲート電極の直上となる領域のうち一部の上のみにゲー
   ト上保護膜を形成する工程（ｄ）と、 上記導体膜をパターニングして、上記ゲート電極を形成
   する工程（ｅ）と、 上記工程（ｅ）の後、上記半導体基板内に不純物イオン
   を注入してソース・ドレイン領域を形成する工程（ｆ）
   と、 上記ソース・ドレイン領域に注入された不純物を活性す
   るためのアニールを行なう工程（ｇ）と、 基板上に層間絶縁膜を形成する工程（ｈ）と、 上記層間絶縁膜を貫通して、上記ソース・ドレイン領域
   に到達し、かつ、ゲート電極とオーバーラップする部分
   では上記ゲート上保護膜のみに跨るコンタクトホールを
   形成する工程（ｉ）とを含む半導体装置の製造方法。
9. 【請求項９】 請求項８に記載の半導体装置の製造方法
   において、 上記工程（ｇ）の後で上記工程（ｈ）の前に、水素シン
   ター処理を行なう工程をさらに含むことを特徴とする半
   導体装置の製造方法。
10. 【請求項１０】 半導体基板上にゲート絶縁膜を形成す
    る工程（ａ）と、 上記ゲート絶縁膜の上に導体膜を堆積する工程（ｂ）
    と、 上記工程（ｂ）の後、上記半導体基板の主面を覆うシリ
    コン窒化膜を形成する工程（ｃ）と、 上記シリコン窒化膜及び導体膜をパターニングして、ゲ
    ート上保護膜及びゲート電極を形成する工程（ｄ）と、 上記工程（ｄ）の後、上記半導体基板内に不純物イオン
    を注入してソース・ドレイン領域を形成する工程（ｅ）
    と、 上記工程（ｅ）の後、基板上に層間絶縁膜を形成する工
    程（ｆ）と、 上記層間絶縁膜及び上記ゲート上保護膜を貫通して上記
    ゲート電極に到達するホールを形成する工程（ｇ）と、 上記工程（ｇ）の後、上記ソース・ドレイン領域に注入
    された不純物の活性化のための熱処理を行なう工程
    （ｈ）とを含む半導体装置の製造方法。
11. 【請求項１１】 請求項１０に記載の半導体装置の製造
    方法において、 上記工程（ｇ）の後、水素シンター処理を行なう工程を
    さらに含むことを特徴とする半導体装置の製造方法。
12. 【請求項１２】 請求項１０に記載の半導体装置の製造
    方法において、 上記ホール及び層間絶縁膜の上にバリアメタル膜を形成
    する工程をさらに含み、 上記工程（ｈ）は、上記バリアメタルを形成する工程の
    後に行なわれることを特徴とする半導体装置の製造方
    法。
13. 【請求項１３】 請求項１２記載の半導体装置の製造方
    法において、 上記バリアメタルを形成する工程の後、水素シンター処
    理を行なう工程をさらに含むことを特徴とする半導体装
    置の製造方法。
14. 【請求項１４】 請求項１０記載の半導体装置の製造方
    法において、 上記工程（ｇ）の後、上記ホールを導体材料で埋めて、
    コンタクト部材を形成する工程をさらに含み、 上記工程（ｈ）は、上記コンタクト部材を形成する工程
    の後に行なわれることを特徴とする半導体装置の製造方
    法。
15. 【請求項１５】 請求項１４記載の半導体装置の製造方
    法において、 上記コンタクト部材を形成する工程の後、水素シンター
    処理を行なう工程をさらに含むことを特徴とする半導体
    装置の製造方法。
16. 【請求項１６】 請求項１０〜１５のうちいずれか１つ
    に記載の半導体装置の製造方法において、 上記工程（ｇ）では、上記ホールとして、少なくともゲ
    ートコンタクトホールとダミーコンタクトホールとを形
    成し、 上記ゲートコンタクトホールは、上記ゲート電極への電
    圧の供給に用いられるコンタクト部材を埋め込むための
    ホールであり、 上記ダミーコンタクトホールは、上記ゲート電極への電
    圧の供給に用いられないダミーコンタクト部材を埋め込
    むためのホールであることを特徴とする半導体装置の製
    造方法。