JP2003332347A - 半導体装置および製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 共有コンタクトと基板間のリーク電流を、必
要最小限の工程増加で有効に防止する。 【解決手段】 第１導電型半導体１内の表面領域に形成
された第２導電型のソース・ドレイン不純物領域９と、
第１導電型半導体１上に絶縁膜を介在させて形成された
第１の導電体６と、第１の導電体６とソース・ドレイン
不純物領域９の近接領域で、第１の導電体６上とソース
・ドレイン不純物領域９上に重なり、両者を電気的に接
続する第２の導電体(例えば、共有コンタクト)１２と、
第１導電型半導体１内の表面領域に形成された第２導電
型半導体からなり、第２の導電体と１２第１導電型半導
体１との間に形成されたコンタクト不純物領域１３とを
有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ソースまたはドレ
インとなる不純物領域を第１の導電体に接続するための
第２の導電体、例えば共有コンタクトを有する半導体装
置と、その製造方法に関する。

【０００２】

【従来の技術】共有コンタクトは、ゲート電極などの導
電層と、不純物拡散層とを同時に接続できるため多くの
半導体装置に多用されている。

【０００３】図１７は、特開平１１−１５０２６８号公
報で従来技術として述べた共有コンタクトを有する半導
体装置の断面図である。ＬＯＣＯＳ法やトレンチ分離法
を用いて素子分離領域２０２が形成されたシリコン基板
２０１の表面には、ゲート酸化膜２０３ａを介してトラ
ンジスタを形成するための多結晶シリコンからなるゲー
ト電極２０４ａが形成されており、ゲート電極２０４ａ
の側面には二酸化シリコンからなるスペーサー２０５が
形成されている。基板表面の内、ゲート電極２０４ａと
スペーサー２０５によって定義される領域にはＬＤＤト
ランジスタを構成する低濃度不純物層２０６と高濃度不
純物層２０７ａ，２０７ｂが形成されており、高濃度不
純物層２０７ａ，２０７ｂとゲート電極２０４ａの表面
には低抵抗化のためにチタンシリサイド層２０８が形成
されている。これらによってＮ型ＭＯＳＦＥＴ２０９が
構成されている。また、ＭＯＳＦＥＴ２０９のドレイン
節点となる高濃度不純物層２０７ｂ対して電気的に接続
される導電体として、シリコン基板２０１と素子分離領
域２０２上にゲート酸化膜２０３ｂを介して前記ゲート
電極２０４ａと同じ材料からなる配線電極２０４ｂが形
成されている。以上の配線及びトランジスタの上には層
間絶縁膜２１２が形成されており、ドレイン節点となる
高濃度不純物層２０７ｂの表面と電極２０４ｂの両方に
架かるようにポリシリコンやタングステンなどの材料か
らなるコンタクトプラグを層間絶縁膜２１２の開口部に
埋め込んで構成した共有コンタクト２１４が形成されて
いる。この共有コンタクト２１４は必要に応じて上層配
線に接続される。

【０００４】この構造では、埋め込まれた共有コンタク
ト２１４は、スペーサー２０５を跨いでドレイン節点と
なる高濃度不純物層２０７ｂと電極２０４ｂに電気的に
接続しているため、コンタクト径を小さくしていくと、
コンタクト抵抗が上昇してしまうという問題があった。
これを解決するための手段が、特開平４−６３４３６号
公報に開示されている。

【０００５】その手段とは、共有コンタクト内のサイド
ウォールからなるスペーサーを予め除去して、その部分
も共有コンタクトとして利用することである。図１８
（Ａ）〜図２０は、この技術を用いて図１７の構造の半
導体装置を製造する製造方法を示す断面図である。

【０００６】図１８（Ａ）に示すように、ＬＯＣＯＳ法
やトレンチ分離法を用いて素子分離領域２０２が形成さ
れたシリコン基板２０１の表面に、ゲート酸化膜２０３
を介して多結晶シリコンからなるゲート電極２０４ａと
配線層２０４ｂを同時に形成する。その後、イオン注入
等によりＬＤＤトランジスタを構成する低濃度不純物層
２０６を形成した後、ゲート電極２０４ａおよび配線層
２０４ｂの側面に二酸化シリコンからなるスペーサー２
０５を形成する。

【０００７】図１８（Ｂ）に示すように、ゲート電極２
０４ａ、配線層２０４ｂ、スペーサー２０５の周囲の基
板表面領域にイオン注入により高濃度不純物層２０７
ａ、２０７ｂを形成し、高濃度不純物層２０７ａ、２０
７ｂ、ゲート電極２０４ａ、配線層２０４ｂの表面に低
抵抗化のためにチタンシリサイド層２０８を形成する。

【０００８】図１９（Ａ）に示すように、基板表面にレ
ジスト２１０を形成し、パターニングして、スペーサー
除去用の開口部２１１を形成する。そして、この開口部
２１１で露出しているスペーサー２０５をエッチングに
より除去する。

【０００９】レジストを剥離した後、図１９（Ｂ）に示
すように、酸化膜あるいはＢＰＳＧ膜等からなる層間絶
縁膜２１２を形成し、レジストをエッチングに用いて共
有コンタクト孔２１３を形成する。

【００１０】図２０に示すように、共有コンタクト孔２
１３内に、例えばＴｉとＴｉＮの積層構造のバリア膜２
１５をスパッタ法などによって形成した後、タングステ
ンなどの金属材料２１６を埋め込み、共有コンタクト２
１４を形成する。

【００１１】しかしながら、図２０に示した従来の技術
においては、バリア膜２１５が低濃度不純物拡散層２０
６上に形成されるため、共有コンタクト２１４と基板２
０１との間でリーク電流が発生するという問題があっ
た。

【００１２】上述した特開平１１−１５０２６８号公報
に係る発明は、この問題点に鑑みてなされたものであ
り、サイドウォールのスペーサーを除去後、金属シリサ
イドをゲート電極上やソース・ドレインとなる高濃度不
純物拡散層上のみならず、ゲート電極の側面や低濃度不
純物領域拡散層の露出部分上にも形成して、低濃度不純
物領域拡散層が直接共有コンタクトと接触しない構造を
提案している。

【００１３】

【発明が解決しようとする課題】近年のトランジスタの
微細化により、高濃度不純物拡散層の薄層化、および高
濃度化が進み、上述した、いわゆるサリサイドの形成が
必須な技術の１つとなっている。サリサイド（ＳＡＬＩ
ＣＩＤＥ：Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｓｉｌｉｃｉｄ
ｅ）は、トランジスタの微細化にともなうゲート電極，
ソース及びドレイン不純物拡散層の高抵抗化を緩和する
ため、ゲート電極，ソース及びドレイン不純物拡散層上
に金属シリサイド層を一括して自己整合的に形成するも
のである。

【００１４】前述した特開平１１−１５０２６８号公報
に係る半導体装置は、このサリサイドを共有コンタクト
内の底面全域に形成している。ところが、微細化された
トランジスタでは、高濃度不純物拡散層２０７ａ，２０
７ｂ上に金属シリサイド層２０８を形成すると、シリサ
イド化のアニール段階で金属シリサイド層２０８が基板
側から不純物を吸い上げてしまい、この結果、コンタク
ト抵抗が高くなるといった問題がある。つまり、上記公
報の技術では素子微細化のために高濃度不純物拡散層２
０７ａ，２０７ｂが薄いと、最初は高濃度で不純物が注
入されていた高濃度不純物拡散層２０７ｂから、金属シ
リサイドのアニール時に不純物の多くが吸いだされてし
まうため、共有コンタクト２０４と基板２０１のリーク
電流が増大するという不利益がある。

【００１５】本発明の目的は、このようなコンタクトと
基板間のリーク電流を、必要最小限の工程増加で有効に
防止できる構造の半導体装置と、その製造方法を提供す
ることにある。

【００１６】

【課題を解決するための手段】本発明の第１の観点に係
る半導体装置は、第１導電型半導体内の表面領域に形成
された第２導電型半導体からなる、絶縁ゲートトランジ
スタのソース・ドレイン不純物領域と、第１導電型半導
体上に絶縁膜を介在させて形成された第１の導電体と、
第１の導電体とソース・ドレイン不純物領域とが近接し
た領域で、第１の導電体上とソース・ドレイン不純物領
域上に重なり、第１の導電体とソース・ドレイン不純物
領域を電気的に接続する第２の導電体とを有する半導体
装置であって、第１導電型半導体内の表面領域に形成さ
れた第２導電型半導体からなり、第２導電体と第１導電
型半導体との間に形成されたコンタクト不純物領域をさ
らに有する。

【００１７】この半導体装置では、ソース・ドレイン不
純物領域とは別に、同じ導電型のコンタクト不純物領域
が形成されている。このため、コンタクト不純物領域の
不純物濃度プロファイルをソース・ドレイン不純物領域
とは独立に設定できる。ソース・ドレイン不純物領域
は、良好なトランジスタ特性を維持するため最適化され
ており、むやみに濃度を高めたり深くできない。しか
し、本発明の半導体装置では、例えば共有コンタクトを
構成する第２の導電体と、例えば基板を構成する第１導
電型半導体との間でリーク電流を防止、あるいは抑制す
るために独自にコンタクト不純物領域の濃度や深さを最
適化できる。とくに金属シリサイドを形成した場合に、
そのアニール時にソース・ドレイン不純物領域から不純
物領域が吸いだされても、コンタクト不純物領域に予め
十分に高い濃度で不純物を含ませることによって、ソー
スまたはドレイン抵抗が高くなり、あるいは共有コンタ
クトと基板間のリーク電流が急激に増大することがな
い。

【００１８】本発明の第２の観点に係る半導体装置の製
造方法は、絶縁ゲートトランジスタのソース・ドレイン
不純物領域と、これに近接する第１の導電体との双方に
重なって両者を電気的に接続する第２の導電体を有する
半導体装置の製造方法であって、第２導電型の上記ソー
ス・ドレイン不純物領域が表面部に形成された第１導電
型半導体の、ソース・ドレイン不純物領域と一部重なる
位置に、第２導電型不純物領域からなり、ソース・ドレ
イン不純物領域とは不純物濃度プロファイルが異なるコ
ンタクト不純物領域を形成する工程と、上記コンタクト
不純物領域上と第１導電型半導体上の双方に重なる位置
に、絶縁膜を介在させた状態で第１の導電体を形成する
工程と、一方端が第１の導電体上に接し、他方端がソー
ス・ドレイン不純物領域上に接し、その中間部分がコン
タクト不純物領域上に接する第２の導電体を形成する工
程とを含む。

【００１９】本発明の第３の観点に係る半導体装置の製
造方法は、絶縁ゲートトランジスタのソース・ドレイン
不純物領域と、これに近接する第１の導電体との双方に
重なって両者を電気的に接続する第２の導電体を有する
半導体装置の製造方法であって、上記第１導電型半導体
上に、絶縁膜と第１の導電体からなる第１の積層体と、
絶縁膜と上記絶縁ゲートトランジスタのゲート電極から
なる第２の積層体を同時に形成する工程と、第１の積層
体と第２の積層体との間の第１導電型半導体部分に、ソ
ース・ドレイン不純物領域を形成する工程と、第１の積
層体と第２の積層体との間で、少なくとも第１の積層体
の下側縁に接し、ソース・ドレイン不純物領域に一部重
なるように、ソース・ドレイン不純物領域と同じ導電型
のコンタクト不純物領域を形成する工程と、コンタクト
不純物領域と第１の積層体上に重ねて、第２の導電体を
形成する工程とを含む。

【００２０】本発明の第２の観点に係る半導体装置の製
造方法では、コンタクト不純物領域と第１の導電体との
重なり幅を十分に大きくしようとすると、先にコンタク
ト不純物領域を形成してから、その上に絶縁膜を介在さ
せた状態で第１の導電体を形成する必要がある。このた
め、通常、１回のフォトリソグラフィと不純物導入の工
程が追加されるが、これらの工程追加は、全体のプロセ
スに占める割合は小さい。これに対し、第３の観点に係
る半導体装置の製造方法では、層間絶縁膜に開口部を形
成した後、この状態でコンタクト不純物領域を形成す
る。このため、工程増加が殆どない。また、高融点金属
シリサイド層を有する場合、コンタクト不純物領域の形
成時には既に高融点金属シリサイド層が形成されてい
る。このため、コンタクト不純物領域がシリサイド形成
時の熱処理の影響を受けない。

【００２１】

【発明の実施の形態】以下、本発明に係る半導体装置と
その製造方法の実施の形態について、図面を参照しつつ
説明する。なお、以下の実施形態では、２つのトランジ
スタの段間の共有コンタクトを例示する。

【００２２】［第１実施形態］図１は、本発明の実施形
態に係る半導体装置の平面図である。図２は、図１のＡ
−Ａ線に沿った断面図である。なお、図２は、図１のコ
ンタクト部分のみ拡大して示している。

【００２３】図２に示すように、例えばＰ型の単結晶シ
リコン、Ｐ型ウェル、ＳＯＩ型の場合ＳＯＩ分離構造を
有するＰシリコン層などからなる第１導電型半導体（以
下、便宜上、単に基板という）１内の表面領域に、例え
ば二酸化珪素からなる素子分離絶縁層２が形成されてい
る。素子分離絶縁層２は、トレンチ法またはＬＯＣＯＳ
法により形成されている。素子分離絶縁層２により周囲
を囲まれた基板表面領域が、トランジスタのソース・ド
レイン不純物領域やチャネル形成領域となる活性領域３
である。図１に示す例では、活性領域３は矩形状のパタ
ーンを有する。

【００２４】図１に示すように、前段のトランジスタの
ゲート電極４が活性領域３に対し交差している。ゲート
電極４と活性領域３との間に、例えば酸化珪素からなる
ゲート絶縁膜５が介在する。一方、活性領域３の一方端
部に一部が重なるように、後段のトランジスタのゲート
電極を兼用する導電層６が形成されている。この導電層
６は、本発明の“第１の導電体”の具体例に該当し、図
示しない他の活性領域に交差して、この部分で後段のト
ランジスタのゲートとして機能する。導電層６と活性領
域３との間に、ゲート電極４と同様に、例えば酸化珪素
からなるゲート絶縁膜５が介在する。

【００２５】ゲート電極４の側面および導電層６の側面
に、例えば酸化珪素からなるサイドウォール状のスペー
サー７が形成されている。なお、図２の例では、前段の
トランジスタ側で導電層６側面のスペーサー７が除去さ
れている。前段のトランジスタのゲート電極４の側面に
形成されたスペーサー７の下方を中心とした活性領域表
面部に、比較的低い濃度を有したＮ型不純物領域からな
りＬＤＤを構成するための低濃度不純物領域８が形成さ
れている。スペーサー７の外側端部より外側の活性領域
表面部に、低濃度不純物領域８より高い濃度のＮ型不純
物領域からなるソース・ドレイン不純物領域９が形成さ
れている。後述するように、ソース・ドレイン不純物領
域９はスペーサー７をマスクとしたイオン注入により形
成される。このとき導電層６の前段のトランジスタ側の
側面のスペーサーは未だ除去されていないので、ソース
・ドレイン不純物領域９は、導電層６に対しほぼスペー
サー幅に相当する距離だけ離れて配置されている。この
ソース・ドレイン不純物領域９上、およびゲート電極４
や導電層６の上面に、例えばコバルトシリサイドあるい
はチタンシリサイドなどの高融点金属シリサイド層１０
が形成されている。

【００２６】このようにトランジスタが形成された基板
上全面に、例えば酸化珪素、ＢＰＳＧなどからなる層間
絶縁膜１１が堆積されている。層間絶縁膜１１には、そ
の導電層６と活性領域３の境界辺の中央付近に開口部１
１ａが形成されている。開口部１１ａにタングステンな
どの高融点金属、あるいは、他の導電材料が埋め込ま
れ、これにより共有コンタクト１２が形成されている。

【００２７】本実施形態の半導体装置は、この共有コン
タクト１２が形成された活性領域部分に、基板と反対の
導電型の、即ちＮ型のコンタクト不純物領域１３を有す
る。コンタクト不純物領域１３は、共有コンタクト１２
と基板１との間のリーク電流の防止、あるいは低減のた
めに設けられている。つまり、このコンタクト不純物領
域１３が形成されていないと、共有コンタクトが、低濃
度不純物領域８あるいは基板１に直接接触するためリー
ク電流が発生し、そのため回路が誤動作する。コンタク
ト不純物領域１３の存在によって、リーク電流が防止あ
るいは大幅に低減され、回路誤動作は有効に防止され
る。コンタクト不純物領域１３は、このような目的を達
成することができるように、そのパターン形状および濃
度プロファイルが決められている。具体的には、コンタ
クト不純物領域１３の濃度は、基板濃度より１桁以上高
いことが望ましい。これに加え、ソース・ドレイン不純
物領域９より高濃度にすると、さらに望ましい。また、
図２に示すように、ソース・ドレイン不純物領域９より
深くまで形成すると、より望ましい。導電層６との重ね
合わせ幅は、用いるＮ型不純物の通常の横方向拡散距離
より大きい。図２に示す本実施形態では、コンタクト不
純物領域１３が素子分離絶縁層２に達していることか
ら、横方向に関しては、十分なリーク電流防止が達成さ
れる。

【００２８】以上の構造を実現するための製造方法につ
いて、図面を参照しながら説明する。なお、以下の説明
では、各構成の材質や膜厚は一例であり、これに限定さ
れない。図３（Ａ）〜図６は、この製造途中における半
導体装置の断面図である。

【００２９】図３（Ａ）に示すように、第１導電型、例
えばＮ型の不純物が導入されたシリコン基板１の表面
に、ＬＯＣＯＳ法やトレンチ分離法を用いて素子分離絶
縁層２を形成する。これにより、素子分離絶縁層２によ
り周囲を囲まれた基板表面領域（活性領域３）のパター
ンが決定される。

【００３０】図３（Ｂ）に示すように、後段のトランジ
スタのゲート（図２の導電層６）との接合部、すなわち
共有コンタクトが設けられる領域で開口するマスク層、
例えばレジスト２０を形成する。このレジスト２０の開
口部２０ａは、その一方端２０ｂが素子分離絶縁層２と
の境界上か、それより外側にくるように形成する。ま
た、当該開口部の他方端２０ｃは、必ずしも共有コンタ
クトの形成領域端である必要はない。ただし、前記した
リーク電流防止のため、少なくとも導電層６の端面より
十分に距離をおいた位置にまで他方端２０ｃがくるよう
に開口部２０ａを形成する。開口部２０ａの幅は、図１
に示す活性領域３の幅と同じか、それより大きくするの
が望ましい。このレジスト２０をマスクに用いて、基板
と逆の導電型の不純物のイオン注入を行う。これによ
り、図３（Ｂ）に示すコンタクト不純物領域１３が形成
される。

【００３１】例えば熱酸化法により、活性領域３の表面
に二酸化珪素からなるゲート絶縁膜５を２ｎｍほど形成
し、続いて、シリコンを含む導電材料、例えば不純物が
添加された多結晶珪素（ドープド多結晶珪素）からなる
ゲート電極膜をＣＶＤ法により１８０ｎｍほど堆積す
る。このドープド多結晶珪素をゲートパターンにてエッ
チングする。これにより、図４（Ａ）に示すように、前
段のトランジスタのゲート電極４と導電層６が同時に形
成される。このゲート電極４、導電層６および素子分離
絶縁層２を自己整合マスクに用いた第２導電型不純物の
イオン注入を行う。このとき、例えば砒素を、エネルギ
ーが７ｋｅＶ、ドーズが５×１０１４／ｃｍ２の条件で
注入する。これにより、ＬＤＤ構造の低濃度不純物領域
８が形成される。

【００３２】例えば酸化珪素の膜を、ゲート電極４およ
び導電層６の表面を十分なカバレッジで覆うように、例
えば１２０ｎｍほどＣＶＤ法により堆積し、これを異方
性エッチングによってエッチバックする。これにより、
図４（Ｂ）に示すように、ゲート電極４および導電層６
の各側面にサイドウォール状のスペーサー７が形成され
る。このスペーサー７、ゲート電極４、導電層６および
素子分離絶縁層２を自己整合マスクに用いた第２導電型
不純物のイオン注入を行う。このとき、例えば砒素を、
エネルギーが４０ｋｅＶ、ドーズが３×１０１５／ｃｍ
２の条件で注入する。これにより、ソース・ドレイン不
純物領域９が形成される。その後、例えば１０００℃、
１０秒程度のアニールを行い、このソース・ドレイン不
純物領域９、低濃度不純物領域８およびコンタクト不純
物領域１３を活性化する。

【００３３】図５（Ａ）に示すように、活性領域表面の
各種不純物領域、ゲート電極４、導電層６およびスペー
サー７の表面を覆って、１０ｎｍ程度の膜厚のコバルト
膜１０ａをスパッタリングにより形成する。

【００３４】図５（Ｂ）に示すように、形成したコバル
ト膜１０ａを熱処理して、シリコンと反応させ高融点金
属シリサイド層１０を、不純物領域９と１３、ゲート電
極４および導電層６の露出表面に形成する。その後、ス
ペーサー７や素子分離絶縁層２などの絶縁層に接してい
るため上記熱処理で未反応であった部分を薬品処理によ
り除去する。この方法は、いわゆるサリサイド法と称さ
れ、これにより露出した半導体部分にのみ金属シリサイ
ドを自己整合で簡単に形成できる。

【００３５】トランジスタが形成された基板全面を覆っ
て、例えば酸化珪素、ＢＰＳＧなどの層間絶縁膜１１
を、ＣＶＤ法などにより５００ｎｍほど堆積する。層間
絶縁膜１１上に、共有コンタクトのパターンで開口する
レジスト２１を形成する。この形成したレジストをマス
クに用いた異方性が強いドライエッチング、例えばＲＩ
Ｅにより層間絶縁膜１１にコンタクトホール１１ａを形
成する。このコンタクトホール１１ａは、共有コンタク
トの形成領域となるため、図６に示すように、例えば、
その一方端が導電層６を十分露出させる位置にくるよう
に、また、他方端がソース・ドレイン不純物領域９とコ
ンタクト不純物領域１３の上の高融点金属シリサイド層
１０上にくるように形成される。このエッチング箇所に
ある導電層側面のスペーサー７は、その材料が例えば層
間絶縁膜１１と同じ酸化珪素系であり、エッチング速度
が等しいか同程度の場合、周囲の層間絶縁膜部分と一緒
に除去される。エッチング速度がある程度違う材料の場
合は、その材料に適した条件で追加のエッチングを行っ
てスペーサー７を除去する。

【００３６】レジスト２１を除去後、コンタクトホール
１１ａ内を完全に埋め込むように、例えばタングステン
などの高融点金属を含む導電材料を厚く堆積し、これを
エッチバックして、図２に示す共有コンタクト１２を形
成する。その後は、特に図示しないが、共有コンタクト
１２上に接続した上層配線層を層間絶縁膜１１上に形成
し、必要に応じて、他の層間絶縁膜や配線層の形成、オ
ーバーコート膜形成、パッド開口等の諸工程を経て、当
該半導体装置を完成させる。

【００３７】第１実施形態に係る半導体装置および製造
方法では、トランジスタが微細化され、これに伴ってソ
ース・ドレイン不純物領域９が高濃度、薄層化されてい
る場合に、高融点金属シリサイド層１０の形成時にソー
ス・ドレイン不純物領域９内のＮ型不純物の多くがシリ
サイド内に吸い出されても、コンタクト不純物領域１３
の存在によって共有コンタクト１２と基板１間のリーク
電流が防止または大幅に低減される利点がある。とく
に、共有コンタクト１２の端面から横方向にコンタクト
不純物領域１３が十分に遠い箇所、具体的には素子分離
絶縁層２に達する位置まで形成されていることから、ほ
ぼ完全なリーク防止が達成されている。

【００３８】なお、第１実施形態では、コンタクト不純
物領域１３が素子分離絶縁層２に達しているが、その必
要は必ずしもない。コンタクト不純物領域１３と導電層
６と重なり幅が、最低でも、通常の熱拡散による不純物
の横方向拡がり幅より大きければよい。

【００３９】［第２実施形態］本実施形態は、コンタク
トホール形成時のマスクアライメント時にずれが生じた
場合のリーク防止対策を施した第１実施形態の変形に関
する。

【００４０】図６のコンタクトホール１１ａの開口時の
エッチングでは、ジャストエッチングの時間に対し、通
常３０％から５０％、もしくは１００％だけ長い追加の
エッチング（オーバーエッチング）を行わないと、ウェ
ーハ全体で均一にコンタクトホールを形成できない。こ
のとき、図１のように活性領域３の幅が広くパターンの
合わせずれが起きてもコンタクトホール１１ａが素子分
離絶縁層２に重なることがあり得ない場合はよいが、活
性領域３の幅が狭い場合、このパターンの合わせずれが
リーク電流の増大の原因となるおそれがある。

【００４１】図７は、第２実施形態に係る半導体装置の
平面図である。図８（Ａ）、図８（Ｂ）は、図７のＢ−
Ｂ線に沿った断面図であり、この幅が狭い活性領域を有
した半導体装置に対し第１実施形態の製造方法をそのま
ま適用した場合のコンタクトホール形成後を示してい
る。上述したように、このエッチングではオーバーエッ
チング時に、パターンずれが生じたコンタクトホール１
１ａの端部で素子分離絶縁層２の縁部が露出する。この
ため、オーバーエッチングにより、この部分が掘り下げ
られる。前述したようにオーバーエッチングは、通常３
０％から１００％の追加エッチングであり、層間絶縁膜
１１の材質や厚さに依存するが、これによって、かなり
深くまでエッチングが進む。このエッチング後に、図８
（Ａ）に示すように素子分離絶縁層２の縁部にできたエ
ッチング溝２ａの底面がコンタクト不純物領域１３の側
面途中にある場合でも、この部分での実効的なコンタク
ト不純物領域１３の深さが十分得られなくなり、後でエ
ッチング溝２ａに埋め込まれる高融点金属と基板間のリ
ーク電流は多少なりとも増大する。さらにエッチング溝
２ａが深く、図８（Ｂ）に示すように、その溝深さがコ
ンタクト不純物領域１３の接合面の深さ以上の場合は、
共有コンタクト１２と基板１が直接、接触するためリー
ク電流が急激に増大する。

【００４２】図９（Ａ）〜図１０は、このパターンずれ
によるリーク電流抑止のための構成を有した半導体装置
と、その製造方法を説明するため断面図である。本実施
形態の製造方法は、図５（Ｂ）の工程までは第１実施形
態と同様である。図９（Ａ）に示すように、高融点金属
シリサイド層１０上および素子分離絶縁層２上を含む全
面に、エッチングストッパ膜２２を形成する。エッチン
グストッパ膜２２の材質は、次に形成する層間絶縁膜１
１とのエッチング選択比が高い材料であればよく、それ
以外の限定はない。層間絶縁膜１１が酸化珪素の場合
は、窒化珪素が適している。ここでは、エッチングスト
ッパ膜２２を、ＣＶＤ法により５０ｎｍほど形成する。

【００４３】その後、第１実施形態と同様に層間絶縁膜
１１を堆積し、コンタクトホール１１ａをエッチングに
より形成する。図９（Ｂ）は、このエッチング時の層間
絶縁膜１１がジャストエッチングされた時点の断面図で
ある。このときは、コンタクトホール１１ａ内に、エッ
チングストッパ膜２２が最初の膜厚のまま露出してい
る。続いてオーバーエッチングを行うと、その選択比に
応じてエッチングストッパ膜２２が膜減りするが、エッ
チングストッパ膜２２を十分厚くしておくか、その選択
比が十分高い場合は、オーバーエッチング後にもエッチ
ングストッパ膜２２の下地が露出することはない。

【００４４】次に、エッチングストッパ膜２２に適した
条件に切り替えて、この膜をコンタクトホール内で除去
する。ここで、層間絶縁膜１１との選択比が十分高いた
めにオーバーエッチング後もエッチングストッパ膜厚が
５０ｎｍ近く残っており、また、これを除去する際のエ
ッチング条件では素子分離絶縁層２とのエッチング選択
比が１となってしまうと仮定する。その場合に、エッチ
ングストッパ膜除去のオーバーエッチングを５０％する
と、素子分離絶縁層２のエッチング溝２ａの深さは２５
ｎｍ程度となる。通常、この程度のエッチング溝深さで
は、その底面が高融点金属シリサイド層１０の側面途中
にあり、これが実効的なコンタクト深さに与える影響は
ない。

【００４５】なお、エッチングストッパ膜２２のエッチ
ング選択比が、層間絶縁膜１１と素子分離絶縁層２の双
方に対して十分高い場合、エッチング溝は殆ど形成され
ない。また、層間絶縁膜１１に対するエッチング選択比
が十分高いが、オーバーエッチング後にはエッチングス
トッパ膜２２が除去されるほど薄い場合、上述のように
エッチング条件を途中で切り替えることなく最後まで同
じ条件でエッチングを進めてもよい。この場合、選択比
が高い膜が薄く介在することによって、層間絶縁膜１１
のウェーハ面内でのエッチングばらつきが緩和される効
果があり、第１実施形態の場合よりエッチング溝２ａは
多少なりとも浅くなる。

【００４６】以上より、第２実施形態では、コンタクト
ホール形成時にマスクアライメントずれが生じても、リ
ーク電流の発生は有効に抑止される。

【００４７】［第３実施形態］図１１は、第３実施形態
に係る半導体装置の断面図である。この半導体装置は、
前述した特開平１１−１５０２６８号公報に係る発明と
同様、ゲート電極（導電層６）の側面にも高融点金属シ
リサイド層１０が形成され、これによって共有コンタク
ト内で導電層６とソース・ドレイン不純物領域９とが電
気的に接続されている。コンタクト不純物領域１３を含
めた他の構成は、第１実施形態と同様である。

【００４８】図１２〜図１３（Ｂ）は、第３実施形態に
係る半導体装置の製造途中の断面図である。この半導体
装置の製造において、図４（Ｂ）で不純物の活性化を行
うまでは第１実施形態と同様に各工程を行う。

【００４９】次に、本実施形態では、図１２に示すよう
に、高融点金属シリサイド層を形成する導電層６の側面
のスペーサー７を除去するために、例えば共有コンタク
トとなる領域で開口したレジスト２３を形成する。そし
て、このレジスト２３をマスクに用いたエッチングによ
り、このスペーサー７を選択的に除去する。この除去は
ドライエッチング法、あるいは基板ダメージを考慮して
ウエットエッチング法により行う。スペーサーが酸化珪
素の場合のウエットエッチングでは、バッファード弗酸
などのエッチャントを用いる。

【００５０】レジスト２３を除去後、図１３（Ａ）に示
すように、全面に、例えば１０ｎｍの膜厚のコバルト膜
１０ａをスパッタ法などにより形成する。第１実施形態
と同様な熱処理により高融点金属膜を部分的にシリサイ
ド化し、シリサイド化されていない絶縁膜上の高融点金
属膜部分を薬液処理などで除去する。これにより図１３
（Ｂ）に示す構造が形成される。その後は、第１実施形
態と同様な方法により共有コンタクト１２を形成し、必
要な工程を経て当該半導体装置を完成させる。

【００５１】第３実施形態では、高融点金属シリサイド
層１０を導電層６の側面にも形成することにより、コン
タクトホール内に活性領域の表面が露出しないようにで
きる。しかし、コンタクト不純物領域１３がない場合
は、特に高濃度、薄層化されたソース・ドレイン不純物
領域９だけでは、サリサイド形成時にソース・ドレイン
不純物領域９から多くの不純物が抜けるため、導電層６
の端部でのリーク電流の発生予防は十分でない。第３実
施形態では、第１実施形態と同様、コンタクト不純物領
域１３の存在により、このリーク電流増大を有効に抑止
できる。

【００５２】［第４実施形態］上述した第１〜第３実施
形態では、コンタクト不純物領域１３を最初の段階で形
成するため、フォトマスクの追加と、これに伴う工程数
の増加がある。第４実施形態では、このようなフォトマ
スクの追加が不要なコンタクト不純物領域の形成方法を
提示する。

【００５３】図１４は、第４実施形態に係る半導体装置
の断面図である。この半導体装置が、第１実施形態の場
合と異なるのは、共有コンタクト１２と基板１との接触
部分を中心にコンタクト不純物領域１３’が形成されて
いる点にある。他の構造は第１実施形態と同様である。

【００５４】図１５および図１６は、この半導体装置の
製造途中の断面図である。この製造方法では、第１実施
形態の図３（Ｂ）の段階でのコンタクト不純物領域１３
の形成を省略して他の工程を進める。そして、第１実施
形態と同様な方法によりコンタクトホール１１ａを開口
する。図１５は、このコンタクトホールの開口後の断面
図である。このとき、コンタクト不純物領域は未だ形成
されておらず、ソース・ドレイン不純物領域９が、エッ
チング前にはスペーサーがあった部分で導電層６と近接
している。また、この近接部分で基板１が露出してい
る。

【００５５】本実施形態では、この状態でコンタクト不
純物領域形成のためのイオン注入を行う。このときコン
タクトホール１１ａ内の高融点金属シリサイド層１０が
注入イオンのストッパとして機能するため、基板１の露
出部分を中心にＮ型不純物が導入され、その結果、リー
ク防止に必要な部分にだけコンタクト不純物領域１３’
を形成できる。

【００５６】このコンタクト不純物領域１３’は、横方
向の拡散量が十分な場合は第１実施形態の場合と同様な
効果がある。その場合、サリサイド工程後にコンタクト
不純物領域１３’が形成されるため、この領域から不純
物が減少しない分、より高い効果が得られる。横方向の
拡散量は、十分な不純物を深くまで注入することにより
制御できる。また、コンタクトのアスペクト比が高いと
効果はないが、斜めのイオン注入によっても横方向の拡
散量を制御できる。

【００５７】以上の第１〜第４実施形態において、形成
されるＭＯＳＦＥＴは、Ｎチャネル型に限定されず、基
板や注入する不純物の導電型を上記とは逆にすることで
Ｐチャネル型としてもよい。また、注入する不純物も砒
素に限定されず、ホウ素、燐、インジウム、アンチモン
などの他の不純物を用いることができる。また、共有コ
ンタクト１２の材料もタングステンなどの単一の高融点
金属に限定されず、窒化チタン等のバリアメタルを介在
させた構成でもよいし、他の金属や、ドープド多結晶珪
素などの導電材料から共有コンタクトを構成させてもよ
い。

【００５８】

【発明の効果】本発明によって、コンタクトと基板間の
リーク電流を、必要最小限の工程増加で有効に防止でき
る構造の半導体装置と、その製造方法を提供することが
可能となった。

【図面の簡単な説明】

【図１】本発明の第１実施形態に係る半導体装置の平面
図である。

【図２】図１のＡ−Ａ線に沿った断面図である。

【図３】（Ａ）、（Ｂ）は、第１実施形態に係る半導体
装置の製造途中における断面図であり、コンタクト不純
物領域の形成までを示す。

【図４】（Ａ）、（Ｂ）は図３に続く工程後の断面図で
あり、ソース・ドレイン不純物形成までを示す。

【図５】（Ａ）、（Ｂ）は図４に続く工程後の断面図で
あり、サリサイド形成までを示す。

【図６】図５に続く工程後の断面図であり、コンタクト
ホール開口後を示す。

【図７】本発明の第２実施形態に係る半導体装置の平面
図である。

【図８】（Ａ）、（Ｂ）は図７のＢ−Ｂ線に沿った断面
図であり、幅が狭い活性領域を有した半導体装置に対し
第１実施形態の製造方法をそのまま適用した場合のコン
タクトホール形成後を示す。

【図９】（Ａ）、（Ｂ）は第２実施形態に係る半導体装
置の製造途中の断面図であり、コンタクトホール開口時
の第１段階終了時を示す。

【図１０】図１０に続くエッチングの第２段階として、
エッチングストッパ膜の除去後の断面図である。

【図１１】本発明の第３実施形態に係る半導体装置の断
面図である。

【図１２】第３実施形態に係る半導体装置の製造途中の
断面図であり、コンタクトホール開口後を示す。

【図１３】（Ａ）、（Ｂ）は図１２に続く工程後の断面
図であり、サリサイドの形成までを示す。

【図１４】本発明の第４実施形態に係る半導体装置の断
面図である。

【図１５】第４実施形態の半導体装置の製造途中の断面
図であり、コンタクトホール開口後を示す。

【図１６】図１５に続く工程後の断面図であり、コンタ
クト不純物領域の形成後を示す。

【図１７】特開平１１−１５０２６８号公報で従来技術
として述べた共有コンタクトを有する半導体装置の断面
図である。

【図１８】（Ａ）、（Ｂ）は図１７の半導体装置の製造
途中の断面図であり、サリサイド形成までを示す。

【図１９】（Ａ）、（Ｂ）は図１８に続く工程後の断面
図であり、コンタクトホール開口までを示す。

【図２０】図１９に続く工程後の断面図であり、共有コ
ンタクト形成後を示す。

【符号の説明】

１…基板（第１導電型半導体）、２ａ…エッチング溝、
２…素子分離絶縁層、３…活性領域、４…ゲート電極、
５…ゲート絶縁膜、６…導電層（第１の導電体）、７…
スペーサー、８…低濃度不純物領域、９…ソース・ドレ
イン不純物領域、１０ａ…コバルト膜、１０…高融点金
属シリサイド層、１１ａ…コンタクトホール、１１…層
間絶縁膜、１２…共有コンタクト、１３…コンタクト不
純物領域、２０，２１…レジスト、２２…エッチングス
トッパ膜、２３…レジスト

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 BB01 BB18 BB20 BB40 DD02 DD04 DD07 DD17 DD26 DD78 DD84 EE09 FF14 FF30 GG09 GG14 5F033 HH04 HH25 JJ04 JJ07 JJ19 JJ33 KK01 KK25 LL04 MM07 NN06 NN07 NN12 QQ09 QQ13 QQ16 QQ25 QQ31 QQ37 QQ58 QQ65 QQ70 QQ73 RR04 RR06 RR15 SS11 TT08 XX15 XX31 5F140 AA01 AA10 AA24 AA39 AC36 BA01 BE01 BE07 BF04 BF11 BF18 BG12 BG28 BG30 BG34 BG37 BG52 BG53 BH08 BH14 BH15 BH19 BH30 BJ01 BJ08 BJ11 BJ17 BJ20 BJ23 BJ27 BJ28 BK02 BK03 BK13 BK21 BK26 BK27 BK29 BK34 BK37 BK39 CB01 CB04 CB08 CC03 CC07 CE20 CF01 CF04

Claims (16)

【特許請求の範囲】
1. 【請求項１】第１導電型半導体内の表面領域に形成され
   た第２導電型半導体からなる、絶縁ゲートトランジスタ
   のソース・ドレイン不純物領域と、第１導電型半導体上
   に絶縁膜を介在させて形成された第１の導電体と、第１
   の導電体とソース・ドレイン不純物領域とが近接した領
   域で、第１の導電体上とソース・ドレイン不純物領域上
   に重なり、第１の導電体とソース・ドレイン不純物領域
   を電気的に接続する第２の導電体とを有する半導体装置
   であって、第１導電型半導体内の表面領域に形成された
   第２導電型半導体からなり、第２の導電体と第１導電型
   半導体との間に形成されたコンタクト不純物領域をさら
   に有する半導体装置。
2. 【請求項２】上記コンタクト不純物領域は、上記ソース
   ・ドレイン不純物領域より深くまで形成されている請求
   項１記載の半導体装置。
3. 【請求項３】上記コンタクト不純物領域の不純物濃度
   は、上記第１導電型半導体の不純物濃度より１桁以上高
   い請求項１記載の半導体装置。
4. 【請求項４】上記コンタクト不純物領域の不純物濃度
   は、上記第１導電型半導体の不純物濃度より１桁以上高
   く、かつ、上記ソース・ドレイン不純物領域単独の場合
   よりリーク電流が低減できる濃度に最適化されている請
   求項１記載の半導体装置。
5. 【請求項５】上記コンタクト不純物領域は、その第１の
   導電体との重なり幅が、熱拡散による不純物の回り込み
   では達成できないほど大きい請求項１記載の半導体装
   置。
6. 【請求項６】上記第１の導電体は、上記第１導電型半導
   体の上方から、それに隣接した素子分離絶縁層の上方に
   延在し、上記コンタクト不純物領域は、上記ソース・ド
   レイン不純物領域から第１の導電体の下方に延在し、当
   該第１の導電体の下方で素子分離絶縁層に達している請
   求項５記載の半導体装置。
7. 【請求項７】上記第１，第２導電型半導体、上記第１の
   導電体がシリコンを含む材料からなり、上記ソース・ド
   レイン不純物領域と第２の導電体との間、上記コンタク
   ト不純物領域と第２の導電体との間、および、第１の導
   電体と第２の導電体との間に、それぞれ高融点金属シリ
   サイド層が介在する請求項１記載の半導体装置。
8. 【請求項８】上記第２の導電体は高融点金属を含む導電
   材料からなる請求項７記載の半導体装置。
9. 【請求項９】上記第１の導電体は、上記絶縁ゲートトラ
   ンジスタの後段の他の絶縁ゲートトランジスタのゲート
   電極を兼用する導電層であり、前段の上記絶縁ゲートト
   ランジスタのゲート電極と同じ材質で同じ厚さを有し、
   当該前段の絶縁ゲートトランジスタのゲート絶縁膜と同
   じ材質で同じ厚さの絶縁膜を介在させた状態で上記第１
   導電型半導体の表面に形成されている請求項１記載の半
   導体装置。
10. 【請求項１０】上記第２の導電体は、上記後段の絶縁ゲ
    ートトランジスタのゲートと、上記前段の絶縁ゲートト
    ランジスタのソースまたはドレインとを相互接続する共
    有コンタクトである請求項９記載の半導体装置。
11. 【請求項１１】絶縁ゲートトランジスタのソース・ドレ
    イン不純物領域と、これに近接する第１の導電体との双
    方に重なって両者を電気的に接続する第２の導電体を有
    する半導体装置の製造方法であって、第２導電型の上記
    ソース・ドレイン不純物領域が表面部に形成された第１
    導電型半導体の、ソース・ドレイン不純物領域と一部重
    なる位置に、第２導電型不純物領域からなり、ソース・
    ドレイン不純物領域とは不純物濃度プロファイルが異な
    るコンタクト不純物領域を形成する工程と、上記コンタ
    クト不純物領域上と第１導電型半導体上の双方に重なる
    位置に、絶縁膜を介在させた状態で第１の導電体を形成
    する工程と、一方端が第１の導電体上に接し、他方端が
    ソース・ドレイン不純物領域上に接し、その中間部分が
    コンタクト不純物領域上に接する第２の導電体を形成す
    る工程とを含む半導体装置の製造方法。
12. 【請求項１２】上記第２の導電体の形成工程は、形成し
    た層間絶縁膜に、上記第１の導電体の端部、上記コンタ
    クト不純物領域の一部、上記ソース・ドレイン不純物領
    域の端部を開口する開口部を形成する工程と、開口部に
    導電材料を埋め込む工程とを含む請求項１１記載の半導
    体装置の製造方法。
13. 【請求項１３】上記層間絶縁膜の下に、当該層間絶縁膜
    のエッチング条件では、層間絶縁膜よりエッチングが遅
    い材料のエッチングストッパ膜を介在させる工程をさら
    に含む請求項１１記載の半導体装置の製造方法。
14. 【請求項１４】絶縁ゲートトランジスタのソース・ドレ
    イン不純物領域と、これに近接する第１の導電体との双
    方に重なって両者を電気的に接続する第２の導電体を有
    する半導体装置の製造方法であって、上記第１導電型半
    導体上に、絶縁膜と第１の導電体からなる第１の積層体
    と、絶縁膜と上記絶縁ゲートトランジスタのゲート電極
    からなる第２の積層体を同時に形成する工程と、第１の
    積層体と第２の積層体との間の第１導電型半導体部分
    に、ソース・ドレイン不純物領域を形成する工程と、第
    １の積層体と第２の積層体との間で、少なくとも第１の
    積層体の下側縁に接し、ソース・ドレイン不純物領域に
    一部重なるように、ソース・ドレイン不純物領域と同じ
    導電型のコンタクト不純物領域を形成する工程と、コン
    タクト不純物領域と第１の積層体上に重ねて、第２の導
    電体を形成する工程とを含む半導体装置の製造方法。
15. 【請求項１５】上記第１および第２の積層体周囲の第１
    導電型半導体表面に、相対的に低い濃度の低濃度不純物
    領域を形成する工程と、第１および第２の積層体の側面
    に、絶縁材料からなるスペーサーを形成する工程とをさ
    らに含み、上記ソース・ドレイン不純物領域の形成工程
    では、スペーサー周囲の第１導電型半導体の表面に、既
    に形成した低濃度不純物領域より高い濃度で、より深く
    まで第２導電型不純物を注入し、上記コンタクト不純物
    領域の形成工程では、堆積した層間絶縁膜に、第１の積
    層体の一部と、ソース・ドレイン不純物領域の一部を開
    口するマスク層を形成し、当該マスク層の開口部に表出
    するスペーサーを除去した後、第２導電型不純物を、当
    該開口部を通して注入する請求項１４記載の半導体装置
    の製造方法。
16. 【請求項１６】上記層間絶縁膜の下に、当該層間絶縁膜
    のエッチング条件では、層間絶縁膜よりエッチングが遅
    い材料のエッチングストッパ膜を介在させる工程をさら
    に含む請求項１４記載の半導体装置の製造方法。