JP2004342908A - 半導体装置の製造方法及び半導体装置 - Google Patents

Abstract

【課題】スパイクの発生を抑え、信頼性の高い半導体装置とその製造方法を提供する。
【解決手段】シリコン基板１上にゲート４を形成する工程と、シリコン基板１の所定位置に拡散層２、３を形成する工程と、ゲートの側壁５を形成する工程と、拡散層２、３及びゲート４上にサリサイドメタル層６を形成する工程と、全面に層間絶縁膜７を形成する工程と、層間絶縁膜７に、ゲート４とシリコン基板１に接続するコンタクトホールを形成する工程と、コンタクトホールにバリアメタル層８ａを形成する工程と、バリアメタル層８ａ上に金属層８ｂを形成する工程を具備し、ゲート側壁５を形成する工程の前に、全面にＧｅイオンを注入する工程を備える。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は、シェアドコンタクトを有する半導体装置の製造方法及び半導体装置に関する。
【０００２】
【従来の技術】
例えばＣＭＯＳパターンにおいて、従来ゲートと基板に電流を供給するコンタクトは個々に設けられていたが、近年、メモリー素子の微細化に伴い、ゲート幅の狭小化とともに、シェアドコンタクト（Ｓｈｅａｒｄ Ｃｏｎｔａｃｔ）の開発が進められている。このシェアドコンタクトは、ゲートと基板に同一のコンタクトで電流を供給できるパターンであり、コンタクトを別個に設ける必要がないので、素子の微細化において大きなメリットを有している。
【０００３】
このようなシェアドコンタクトを有するＣＭＯＳの構造を図４に示す。図に示すように、シリコン基板１にはソース、ドレイン領域２、３が形成されており、これらの領域の間上にゲート絶縁膜４ａ、ゲート電極４ｂからなるゲート４が形成され、ゲート４の側壁には酸化膜５ａ、ＳｉＮ層５ｂからなるゲート側壁５が形成されている。ソース、ドレイン領域２、３及びゲート４上には、サリサイドメタル層６が形成されており、サリサイドメタル層上には、層間絶縁膜７としてバリアＳｉＮ層７ａ、ＢＰＳＧ層７ｂが順次形成されている。そして、ソース領域２とゲートに接続するバリアメタル層８ａ、金属層８ｂからなるシェアドコンタクト８が形成されている。
【０００４】
このようなＣＭＯＳは以下のように形成される。先ず、図５（ａ）に示すように、素子分離したシリコン基板１上に酸化膜、ポリシリコン膜を形成、パターニングし、ゲート絶縁膜４ａ、ゲート電極４ｂからなるゲート４を形成後、シリコン基板の所定領域に浅いソース、ドレイン領域２’、３’を形成し、全面に酸化膜５ａを形成する。次いで、図５（ｂ）に示すように、ゲート側壁を構成するＳｉＮ層（スペーサＳｉＮ層５ｂ）を形成し、表面の酸化膜を除去した後、ソース、ドレイン領域２、３及びゲート上にサリサイドメタル層６を形成する。
【０００５】
次いで図５（ｃ）に示すように、全面に層間絶縁膜７としてＳｉＮ層（バリアＳｉＮ層７ａ）、ＢＰＳＧ層７ｂを順次形成し、ソース領域２とゲートに接続するコンタクトホール９を形成、その内壁にバリアメタル層８ａを形成する。さらに、バリアメタル層８ａ上に金属層８ｂを埋め込み、シェアドコンタクト８を形成し、図４に示すようなＣＭＯＳを構成する。
【０００６】
【発明が解決しようとする課題】
しかしながら、コンタクトホールを形成する際、図６（ａ）に拡大図を示すように、ＢＰＳＧ層７ｂ、バリアＳｉＮ層７ａを順次エッチングするが、同時にスペーサＳｉＮ層５ｂもエッチングされ、ゲート側壁５が後退してしまう。そして、後退した部分のＳｉ基板１が露出してしまう（露出部分１０）。そして、図６（ｂ）に示すように、コンタクトホール９の内壁にバリアメタル層８ａを形成する際のスパッタ工程時にＳｉの細線効果により、基板のＳｉとバリアメタルのＴｉが異常反応を起こしてしまい、基板掘れ（スパイク１１）が発生していた。さらに、このようなスパイクにより、電流が基板へ流れ込み、リーク不良を発生するという問題があった。
【０００７】
そこで、本発明は、従来の欠点を取り除き、スパイクの発生を抑え、信頼性の高い半導体装置の製造方法及び半導体装置を提供することを目的とするものである。
【０００８】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、シリコン基板上にゲートを形成する工程と、シリコン基板の所定位置に拡散層を形成する工程と、ゲートの側壁を形成する工程と、拡散層及びゲート上にサリサイドメタル層を形成する工程と、全面に層間絶縁膜を形成する工程と、層間絶縁膜に、ゲートとシリコン基板に接続するコンタクトホールを形成する工程と、コンタクトホールにバリアメタル層を形成する工程と、バリアメタル層上に金属層を形成する工程を具備し、ゲート側壁を形成する工程の前に、全面にＧｅイオンを注入する工程を備えることを特徴とするものである。
【０００９】
また、本発明の半導体装置の製造方法においては、層間絶縁膜及びゲート側壁は、ＳｉＮ層を備えることを特徴としている。
【００１０】
さらに、本発明の半導体装置は、拡散層を形成したシリコン基板上にゲートと、ゲート側壁を有し、拡散層及びゲートの第１領域上に形成されるサリサイドメタル層と、拡散層及びゲートの第２領域上に形成されるバリアメタル層、金属層からなるコンタクトと、コンタクトを除く全面に形成される層間絶縁膜を備え、少なくともコンタクトの形成されるシリコン基板表面近傍領域に、Ｇｅが注入されていることを特徴とするものである。
【００１１】
また、本発明の半導体装置においては、層間絶縁膜及びゲート側壁は、ＳｉＮ層を備えることを特徴としている。
【００１２】
【発明の実施の形態】
以下本発明の実施形態について、図を参照して説明する。
【００１３】
図１に本発明に係る半導体装置の構造を示す。図に示すように、シリコン基板１にはソース領域２、ドレイン領域３が形成されており、これらの領域の間上にゲート絶縁膜４ａ、ポリシリコンからなるゲート電極４ｂから構成されるゲート４が形成されている。ここで、表面近傍領域には、Ｇｅが注入されている。尚、図中の（Ｇｅ^＋）は実際の存在状態を示すものではない。そして、ゲート側壁５として酸化膜５ａ、スペーサＳｉＮ層５ｂが形成されており、ソース領域２、ドレイン領域３及びゲート４上には、サリサイドメタル層６が形成されている。サリサイドメタル層６上には層間絶縁膜７としてバリアＳｉＮ層７ａ、ＢＰＳＧ層７ｂが順次形成されており、ソース領域２、ゲート４に接続するように、バリアメタル層８ａ、金属層８ｂからなるシェアドコンタクト８が形成され、上層（図示せず）と接続されている。
【００１４】
このようなＣＭＯＳは以下のように形成される。先ず、図２（ａ）に示すように、素子分離したシリコン基板１上の全面に酸化膜４ａ、ポリシリコン膜４ｂを形成、パターニングし、ゲート４を形成後、シリコン基板１の所定領域に、Ｎ型トランジスタにはＡｓ^＋、Ｐ^＋をＰ型トランジスタにはＢ^＋、ＢＦ_２ ^＋などを注入して、浅いソース領域２’、ドレイン領域３’を形成し、全面に酸化膜５ａを形成する。次いで、図２（ｂ）に示すように、加速電圧：５〜３０ｋｅＶ、ドーズ量：１．０Ｅ＋１４〜１．０Ｅ＋１６ｃｍ^−２で、全面にＧｅを注入し、ＳＨ処理（硫酸と過酸化水素水によるＷｅｔ処理）により表面処理を行う。そして、図２（ｃ）に示すように、ＳｉＮ層を全面に形成した後、等方性エッチングを行い、自己整合的にゲート側壁にスペーサＳｉＮ層５ｂを形成し、露出した酸化膜５ａを除去した後、さらにＮ型、Ｐ型のイオン種を注入し、夫々ソース領域２、ドレイン領域３を形成する。
【００１５】
次いで、図３（ａ）に示すように、全面にＣｏ膜を形成し、熱処理でＣｏＳｉ_２を成長させ、Ｗｅｔ処理にて未反応Ｃｏを除去することにより、ソース、ドレイン領域２、３及びゲート４上にサリサイドメタル層６を形成する。そして図３（ｂ）に示すように、全面に層間絶縁膜７として、ＳｉＮ層（バリアＳｉＮ層７ａ）、ＢＰＳＧ層７ｂを順次形成した後、所定パターンのコンタクトホール９を形成する。さらに、図３（ｃ）に示すように、コンタクトホール９内壁に、Ｔｉからなるバリアメタル層８ａを形成する。そして、金属層８ｂを埋め込みシェアドコンタクト８を形成し、図１に示すような半導体装置を構成する。
【００１６】
このようにして形成された半導体装置において、シリコン基板表層部にＧｅが存在しているため、シリコン基板１のＳｉとバリアメタル層８ａのＴｉの異常反応によるスパイクの発生が抑えられ、リーク不良などの不具合の発生を抑制することができる。
【００１７】
【発明の効果】
本発明によれば、スパイクの発生を抑え、信頼性の高い半導体装置とその製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の半導体装置を示す図。
【図２】本発明の半導体装置の製造方法を示す図。
【図３】本発明の半導体装置の製造方法を示す図。
【図４】従来の半導体装置を示す図。
【図５】従来の半導体装置の製造方法を示す図。
【図６】従来の半導体装置の問題を示す拡大図。
【符号の説明】
１ シリコン基板
２、２’ ソース領域
３、３’ ドレイン領域
４ ゲート
４ａ ゲート絶縁膜
４ｂ ゲート電極
５ ゲート側壁
５ａ 酸化膜
５ｂ スペーサＳｉＮ層
６ サリサイドメタル層
７ 層間絶縁膜
７ａ バリアＳｉＮ層
７ｂ ＢＰＳＧ層
８ シェアドコンタクト
８ａ バリアメタル層
８ｂ 金属層
９ コンタクトホール
１０ 露出部分
１１ スパイク

Claims (4)

1. シリコン基板上にゲートを形成する工程と、
   前記シリコン基板の所定位置に拡散層を形成する工程と、
   前記ゲートの側壁を形成する工程と、
   前記拡散層及び前記ゲート上にサリサイドメタル層を形成する工程と、
   全面に層間絶縁膜を形成する工程と、
   前記層間絶縁膜に、前記ゲートと前記シリコン基板に接続するコンタクトホールを形成する工程と、
   前記コンタクトホールにバリアメタル層を形成する工程と、
   前記バリアメタル層上に金属層を形成する工程を具備し、
   前記ゲート側壁を形成する工程の前に、全面にＧｅイオンを注入する工程を備えることを特徴とする半導体装置の製造方法。
2. 前記層間絶縁膜及び前記ゲート側壁は、ＳｉＮ層を備えることを特徴とする請求項１記載の半導体装置の製造方法。
3. 拡散層を形成したシリコン基板上に、ゲートと、ゲート側壁を有し、
   前記拡散層及び前記ゲートの第１領域上に形成されるサリサイドメタル層と、
   前記拡散層及び前記ゲートの第２領域上に形成されるバリアメタル層、金属層からなるコンタクトと、
   前記コンタクトを除く全面に形成される層間絶縁膜を備え、
   少なくとも前記コンタクトの形成される前記シリコン基板表面近傍領域に、Ｇｅが注入されていることを特徴とする半導体装置。
4. 前記層間絶縁膜及び前記ゲート側壁は、ＳｉＮ層を備えることを特徴とする請求項３記載の半導体装置。

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