JP3811697B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP3811697B2 JP3811697B2 JP2003389262A JP2003389262A JP3811697B2 JP 3811697 B2 JP3811697 B2 JP 3811697B2 JP 2003389262 A JP2003389262 A JP 2003389262A JP 2003389262 A JP2003389262 A JP 2003389262A JP 3811697 B2 JP3811697 B2 JP 3811697B2
- Authority
- JP
- Japan
- Prior art keywords
- wafer
- film
- btbas
- sin film
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 55
- 238000004519 manufacturing process Methods 0.000 title claims description 38
- 239000000758 substrate Substances 0.000 claims description 90
- 238000000034 method Methods 0.000 claims description 63
- 238000004140 cleaning Methods 0.000 claims description 8
- 238000012546 transfer Methods 0.000 claims description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 33
- 229910052710 silicon Inorganic materials 0.000 description 33
- 239000010703 silicon Substances 0.000 description 33
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 23
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 22
- 239000002245 particle Substances 0.000 description 22
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 16
- 230000015572 biosynthetic process Effects 0.000 description 14
- 125000006850 spacer group Chemical group 0.000 description 13
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 12
- 238000002955 isolation Methods 0.000 description 11
- 238000007796 conventional method Methods 0.000 description 9
- 229920005591 polysilicon Polymers 0.000 description 9
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 8
- 229910017052 cobalt Inorganic materials 0.000 description 8
- 239000010941 cobalt Substances 0.000 description 8
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 7
- 229910021417 amorphous silicon Inorganic materials 0.000 description 6
- 238000001312 dry etching Methods 0.000 description 6
- 238000000151 deposition Methods 0.000 description 5
- 230000008021 deposition Effects 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 239000012634 fragment Substances 0.000 description 5
- 238000001459 lithography Methods 0.000 description 5
- 239000000047 product Substances 0.000 description 5
- 229910021332 silicide Inorganic materials 0.000 description 5
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 5
- 238000001039 wet etching Methods 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 4
- 239000010410 layer Substances 0.000 description 4
- 230000001681 protective effect Effects 0.000 description 4
- 239000011550 stock solution Substances 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- 239000000243 solution Substances 0.000 description 3
- 230000002411 adverse Effects 0.000 description 2
- 238000011109 contamination Methods 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 239000012466 permeate Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 239000002994 raw material Substances 0.000 description 2
- CGRVKSPUKAFTBN-UHFFFAOYSA-N N-silylbutan-1-amine Chemical compound CCCCN[SiH3] CGRVKSPUKAFTBN-UHFFFAOYSA-N 0.000 description 1
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 125000006309 butyl amino group Chemical group 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 description 1
- PZPGRFITIJYNEJ-UHFFFAOYSA-N disilane Chemical compound [SiH3][SiH3] PZPGRFITIJYNEJ-UHFFFAOYSA-N 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 229910017604 nitric acid Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000005201 scrubbing Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000004347 surface barrier Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02041—Cleaning
- H01L21/02082—Cleaning product to be cleaned
- H01L21/0209—Cleaning of wafer backside
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
Description
本発明は、半導体装置の製造方法に関し、特に半導体基板の裏面から発生するパーティクルを防止する製造技術に関する。
従来、エッチングストップ膜などに用いられるＳｉＮ膜は、ＤＣＳ（ジクロロシラン：ＳｉＨ２Ｃｌ２）、ＳｉＨ４（モノシラン）あるいはＳｉ２Ｈ６（ジシラン）とＮＨ３を原料ガスとする７５０℃程度でのプロセスで成膜（減圧ＣＶＤ法による成膜であって、以下、ＬＰ−ＳｉＮ膜という）を行っていた。しかし、デバイスの高密度化，微細化に伴い、デバイスの設計や仕様の要求は厳しくなっている。特に、高速回路動作によるドーパントの浅接合の必要性に伴い、サーマルバジェットの低減が強く求められている。
そこで、ＬＤＤサイドウォール膜あるいはＣＧやＣＡコンタクト用エッチングストップ膜に６００℃以下での成膜が可能なＢＴＢＡＳ（ＳｉＨ２（ＮＨ（Ｃ４Ｈ９））２：ビスターシャルブチルアミノシラン：Ｂｉｓ ｔｅｒｔｉａｌ ｂｕｔｙｌ ａｍｉｎｏ ｓｉｌａｎｅ）を原料とした低温ＳｉＮ膜（以下、ＢＴＢＡＳ−ＳｉＮ膜という）が適用されている（特許文献１参照）。
以下、図面を参照して従来の拡散中のウエハ裏面構造について説明する。ここで、図１６は拡散中の代表的なＳｉ基板裏面の模式的な断面構造である。図中、１６０は、シリコン基板であり、１６１は、バックシール酸化膜であり、１６２は、ＢＴＢＡＳ−ＳｉＮ膜である。図１６に示すように、従来、シリコン基板１６０は、配線工程のＣｕの裏面汚染を防ぐために裏面バリア膜としてＳｉＮ膜１６２を残す裏面構造になっている。
図１７に一例として従来のＭＯＳトランジスタの形成フローを示し、それに基づいて説明する。シリコン基板上に素子分離部（ステップＳ１０１）およびトランジスタを形成（ステップＳ１０２）後、層間絶縁膜の形成を行う（ステップＳ１０３）。次に、第１配線のリソグラフィー工程（ステップＳ１０４）後、配線工程（ステップＳ１０５）へと進む。その後、裏面洗浄（ステップＳ１０６）を行い第２配線のリソグラフィー工程へと進む。以降も同様に、第３配線〜第６配線の工程を繰り返す。
特開２００１−２３０２４８号公報（全文）
しかしながら、ＢＴＢＡＳ−ＳｉＮ膜を適用した場合、上記のような従来のプロセスでは、以下のような問題を有している。ＢＴＢＡＳ−ＳｉＮ膜はＬＰ−ＳｉＮ膜に比べ膜が脆弱である。このため、静電チャック、真空チャックなどのウエハ固定法によりハンドリングを行うと、ウエハ裏面にチャックが当接することによりウエハ裏面のＢＴＢＡＳ−ＳｉＮ膜にクラックが発生することがあるとともに、そのクラックが下地の酸化膜に達してしまうことがあった。このようにクラックが発生することにより、その後のリソグラフィー工程において、クラックが原因で生じたＳｉＮ膜の断片が、ウエハ裏面から剥がれてカセット内で直下のウエハ上に落下しパーティクルとなるおそれがあった。
また、配線工程からリソグラフィー工程の間に裏面汚染除去のためフッ酸系の洗浄工程が有ると、裏面に発生したクラックから薬液が浸透し下地の酸化膜をエッチングし、ＢＴＢＡＳ−ＳｉＮ膜が断片として剥がれ落ち、カセット内の直下ウエハに落下しパーティクルの原因となるおそれがあった。
このように、従来のプロセスでは、トランジスタ性能向上のためサーマルバジェットの抑制を目的としてＢＴＢＡＳ−ＳｉＮ膜を適用したが、ＢＴＢＡＳ−ＳｉＮ膜が機械的に脆弱なため静電チャック、真空チャックなどによりダメージを受けやすく、そのため、ウエハ裏面側からＢＴＢＡＳ−ＳｉＮ膜の断片が直下のウエハ上に落下してパーティクルとなり、その直下のウエハの電気特性のショート、オープン不良につながるおそれがあった。このため、半導体装置の歩留まりが低下する問題があった。
本発明は、上記実状に鑑みてなされたものであって、トランジスタ性能の向上のためにＢＴＢＡＳ−ＳｉＮ膜を適用しながらも、ウエハなどの半導体基板のハンドリングにおいて、ＢＴＢＡＳ−ＳｉＮ膜が剥がれ落ちることでパーティクルとなるのを抑制できる半導体装置の製造方法の提供を解決しようとする課題としている。
本発明の半導体装置の製造方法は、半導体基板上にサイドウォール用もしくはライナー用のＢＴＢＡＳ−ＳｉＮ膜を形成することと同時に前記半導体基板の裏面側にＢＴＢＡＳ−ＳｉＮ膜を形成する工程と、ウエハハンドラーとして静電チャックもしくは真空チャックを用いて前記半導体基板のプロセスもしくは搬送において前記半導体基板をハンドリングする工程と、前記半導体基板の裏面をスクラバー洗浄する工程とを含み、前記静電チャックもしくは真空チャックを用いてハンドリングする工程後、前記スクラバー洗浄する工程前の、前記半導体基板を一定方向で所定の間隔をおいて並ぶように複数枚装着できるカセットに対して、前記半導体基板とダミーの基板とを交互に装着することを特徴とする。
前記ウエハハンドラーは前記半導体基板の４隅を支持して常圧搬送してもよい。
前記半導体基板のプロセスもしくは搬送に用いるウエハサセプターとウエハハンドラーとを備え、前記ウエハサセプターとウエハハンドラーは、ウエハとほぼ同じ形状の凹部を形成したウエハガイドリングを設置してもよい。
上記の構成により、半導体基板の裏面側のＢＴＢＡＳ−ＳｉＮ膜から直下のウエハに落下するパーティクルを抑制し、安定したトランジスタを形成することができる。
本発明は、半導体基板としての製品ウエハとダミー基板としてのダミーウエハをカセット内に交互に装着することで、例えばカセットに鉛直方向が並設方向と一致する状態で装着された直下の製品ウエハ上へのパーティクル落下を防ぎ、処理終了後はスクラバー洗浄で半導体基板の裏面を洗浄するので、クラックが入り落ちやすくなったＢＴＢＡＳ−ＳｉＮ膜を確実に除去することができるので、半導体基板の裏面からのパーティクルを防止することができる。
また、静電チャック、真空チャックに代えて、半導体基板の４隅を支持し常圧搬送することで、ＢＴＢＡＳ−ＳｉＮ膜にダメージを与えることがないので、半導体基板の裏面側からのパーティクル発生を防止することができる。
また、静電チャック、真空チャックに代えて、チャンバー側のウエハサセプターやウエハハンドラーにウエハガイドリングを設置し、ウエハの裏面側がウエハガイドリングに装着された状態で保護されるので、ＢＴＢＡＳ−ＳｉＮ膜にダメージを与えることがなく、半導体基板の裏面側からのパーティクル発生を防止することができる。
（第１の実施形態）
次に、本発明に係る第１の実施形態の製造方法を図１〜図２に基づいて説明する。ここで、図１は図１７で示したようなゲート製造工程などを含む本発明に係る製造方法の流れ図である。図２はゲート形成後のウエハ断面図（ａ）と、基板裏面側のＢＴＢＡＳ−ＳｉＮ膜および酸化膜を除去した後のウエハ断面図（ｂ）である。
次に、本発明に係る第１の実施形態の製造方法を図１〜図２に基づいて説明する。ここで、図１は図１７で示したようなゲート製造工程などを含む本発明に係る製造方法の流れ図である。図２はゲート形成後のウエハ断面図（ａ）と、基板裏面側のＢＴＢＡＳ−ＳｉＮ膜および酸化膜を除去した後のウエハ断面図（ｂ）である。
従来の技術では、ＳｉＨ２Ｃｌ２、ＳｉＨ４もしくはＳｉ２Ｈ６とＮＨ３を原料とした７００℃〜８００℃のＳｉＮ膜が用いられてきた。本発明の特徴は、トランジスタの微細化によりサーマルバジェットの低減のため、プロセス適用した低温ＢＴＢＡＳ−ＳｉＮ膜を図１で示すライナー低温ＳｉＮ膜形成後に、半導体基板としてのウエハの裏面側のＳｉＮ膜を全て除去する点にある。この後、次工程の層間絶縁膜形成など静電チャック、真空チャックをプロセスもしくはウエハの搬送に用いる工程を経過するときにおいて、上述したような裏面からのパーティクルの発生を抑制し、安定したトランジスタの形成ができる。
まず、図１に示すように、半導体基板としてのシリコン基板（ウエハ）上に絶縁膜を介してゲート用Ｐｏｌｙ−Ｓｉ膜を減圧ＣＶＤ法で２００ｎｍが堆積される（ステップＳ１参照）。ここで成膜温度は６２０℃〜６５０℃の範囲に設定される。続いて、ステップＳ１においてゲート用Ｐｏｌｙ−Ｓｉ膜と同時に形成されたシリコン基板の裏面側のＰｏｌｙ−Ｓｉ膜を除去し（ステップＳ２参照）、フォトリソグラフィ技術とドライエッチング技術とで微細加工され、ゲート電極パターニングがなされる。
次に、ＬＤＤオフセットスペーサーを形成するためにＨＴＯ（高温酸化膜）およびＴＥＯＳ（テトラエチルオルソシリケート：Ｔｅｔｒａ Ｅｔｈｙｌ ＯｒｔｈｏＳｉｌｉｃａｔｅ：Ｓｉ（ＯＣ２Ｈ３）４）からなる酸化膜がハードマスクとして堆積され（ステップＳ３）、フォトリソグラフィ技術とドライエッチング技術とでゲートが微細加工され（ステップＳ４参照）、ＬＤＤオフセットスペーサー形成がなされる（ステップＳ５参照）。なお、ＬＤＤオフセットスぺーサー用酸化膜が堆積される以前に、ウエハ裏面側にはバックシール酸化膜とＴＥＯＳ酸化膜が形成されていてもよい。
次に、サイドウォール用のＢＴＢＡＳ−ＳｉＮ膜が５０〜６０ｎｍ堆積され、上記同様にリソグラフィーとドライエッチングにより形成される（ステップＳ ６参照）。ここでＢＴＢＡＳ−ＳｉＮ膜の堆積温度は５８０℃〜６００℃の範囲で設定される。
次に、コバルトシリサイド工程で選択的にコバルトシリサイドを形成し（ステップＳ７参照）、ライナー用のＢＴＢＡＳ−ＳｉＮ膜が３０〜４０ｎｍ堆積される。ここでＢＴＢＡＳ−ＳｉＮ膜の堆積温度は５８０℃〜６００℃の範囲で設定される（ステップＳ８参照）。ここまでの工程で得られたウエハ１を図２（ａ）に示している。図中、２はシリコン基板、３は素子分離部、４はゲート酸化膜、５はゲート用ポリシリコン、６はコバルトシリサイド層、７はオフセットスペーサー、８はサイドウォール、９はライナー、１０はＴＥＯＳ酸化膜、ＬＤＤオフセットスペーサー用酸化膜と同時に形成された酸化膜およびバックシール膜を含むシリコン基板２裏面側に形成された各種酸化膜、１１はサイドウォールやライナー形成と同時にシリコン基板２の裏面側に形成されたＢＴＢＡＳ−ＳｉＮ膜である。
次に、シリコン基板２の裏面側に対して、フッ酸原液（４９％）もしくは燐酸ボイル（熱燐酸）（１６０℃）によるウエットエッチング処理することにより、ＢＴＢＡＳ−ＳｉＮ膜１１および、バックシール酸化膜、ＴＥＯＳ酸化膜およびＬＤＤオフセットスぺーサー用酸化膜の形成に伴ない形成された酸化膜（以下、裏面酸化膜と表す）１０を除去し、シリコン基板２の裏面を露出させる（ステップＳ９、および、図２（ｂ）参照）。この後、次工程の層間絶縁膜形成など静電チャック、真空チャックをプロセスもしくはウエハの搬送に用いる工程を経過するときにおいても、上述したような半導体基板における裏面からのパーティクルの発生が抑制される状態で、安定したトランジスタの形成ができる。
（第２の実施形態）
次に、本発明に係る第２の実施形態の製造方法を説明する。
次に、本発明に係る第２の実施形態の製造方法を説明する。
この第２の実施形態の製造方法では、上記第１の製造方法におけるステップＳ８までは同じ工程であり、その後の工程において、シリコン基板２の裏面側のＢＴＢＡＳ−ＳｉＮ膜１１のみを上述した第１の製造方法では配線工程（Ｃｕ）でシリコン基板裏面よりＣｕが拡散し、トランジスタ性能に悪影響を及ぼす。第２の実施形態の特徴は上述した第１の実施形態の製造方法と異なり、シリコン基板の裏面側からＢＴＢＡＳ−ＳｉＮ膜のみフッ酸原液（４９％）もしくは燐酸ボイル（熱燐酸）（１６０℃）によるウエットエッチング処理により除去し、裏面酸化膜１０については、配線工程での裏面からのＣｕのシリコン基板への拡散を防止するためのバリア膜として残して用いる点である。この後、次工程の層間絶縁膜形成など静電チャック、真空チャックをプロセスもしくはウエハの搬送に用いる工程を経過する場合も、上述したようなシリコン基板２のような半導体基板における裏面からのパーティクルを抑制し、かつ、半導体基板の裏面からのＣｕの拡散を防止し安定したトランジスタの形成ができる。
（第３の実施形態）
次に、本発明に係る第３の実施形態の製造方法を図３〜図４と図１６に基づいて説明する。ここで図３は図１６で示したようなゲート製造工程などを含む本発明に係る製造方法の流れ図である。図４はゲート形成後のウエハ断面図（ａ）と、基板裏面側のＢＴＢＡＳ−ＳｉＮ膜のみを除去した後のウエハ断面図（ｂ）である。
次に、本発明に係る第３の実施形態の製造方法を図３〜図４と図１６に基づいて説明する。ここで図３は図１６で示したようなゲート製造工程などを含む本発明に係る製造方法の流れ図である。図４はゲート形成後のウエハ断面図（ａ）と、基板裏面側のＢＴＢＡＳ−ＳｉＮ膜のみを除去した後のウエハ断面図（ｂ）である。
本実施形態の特徴は、図３、４に示すようにゲート形成用のＰｏｌｙ−Ｓｉ膜５の堆積（ステップＳ１１参照）後、シリコン基板２の裏面側に形成されたＰｏｌｙ−Ｓｉ膜１２の除去をせずＰｏｌｙ−Ｓｉ膜１２をシリコン基板２の裏面に残した状態でゲート形成を行い（ステップＳ１２参照）、サイドウォール８およびライナー９のＢＴＢＡＳ−ＳｉＮ膜堆積（ステップＳ１５，Ｓ１７後に裏面のＢＴＢＡＳ−ＳｉＮ膜１１を除去する（ステップＳ１８参照）点である。なお、図４（ａ）において、１０ａはバックシール酸化膜であり、Ｐｏｌｙ−Ｓｉ膜１２はこのバックシール酸化膜１０ａに堆積されて形成されており、１０ｂはＴＥＯＳ酸化膜やＬＤＤオフセットスペーサー用酸化膜と同時にシリコン基板２の裏面側に形成された裏面酸化膜であって、Ｐｏｌｙ−Ｓｉ膜１２に堆積されて形成されている。
次に、シリコン基板２の裏面側に対して、フッ酸原液（４９％）もしくは燐酸ボイル（熱燐酸）（１６０℃）によるウエットエッチング処理することにより、ＢＴＢＡＳ−ＳｉＮ膜１１および、バックシール酸化膜、ＴＥＯＳ酸化膜およびＬＤＤオフセットスぺーサー用酸化膜の形成に伴ない形成された裏面酸化膜１０ｂを除去し、Ｐｏｌｙ−Ｓｉ膜１２を露出させる（ステップＳ１９、および、図４（ｂ）参照）。
この方法により、第２の製造方法と異なり、フッ酸でシリコン基板２の裏面のＢＴＢＡＳ−ＳｉＮ膜を除去する場合、下地の裏面酸化膜１０ｂ，１０ａの方がフッ酸に対するエッチングレート（約２００倍）が非常に高いため、シリコン基板２の裏面のＢＴＢＡＳ−ＳｉＮ膜１１のみを除去しバックシール酸化膜が露出したところで裏面エッチングを終了させる制御が難しい。最悪の場合は第１の製造方法と同様、シリコン基板の裏面のシリコンが露出し、配線工程でＣｕが拡散しトランジスタ性能に悪影響を及ぼす可能性がある。そこで本発明に係る第３の実施形態の製造方法を用いれば、Ｐｏｌｙ−Ｓｉ膜１２はフッ酸に対するエッチング耐性が高いため、ＢＴＢＡＳ−ＳｉＮ膜１１および裏面酸化膜１０ｂのみを選択エッチングし、Ｐｏｌｙ−Ｓｉ膜１２およびバックシール酸化膜１０ａをエッチングしないで残すことを可能にできる。
（第４の実施形態）
次に、本発明に係る第４の実施形態の製造方法を図５，図６と図１６に基づいて説明する。ここで図５は図１６で示したようなゲート製造工程などの流れ図である。図６はゲート形成後のウエハ断面図（ａ）と、シリコン基板裏面側のＢＴＢＡＳ−ＳｉＮ膜などを除去した後のウエハ断面図（ｂ）である。
次に、本発明に係る第４の実施形態の製造方法を図５，図６と図１６に基づいて説明する。ここで図５は図１６で示したようなゲート製造工程などの流れ図である。図６はゲート形成後のウエハ断面図（ａ）と、シリコン基板裏面側のＢＴＢＡＳ−ＳｉＮ膜などを除去した後のウエハ断面図（ｂ）である。
本実施形態の特徴は、図５、６に示すようにゲート電極５をアモルファスＳｉにした点である。上記第３の実施形態の製造方法ではシリコン基板２の裏面側のＢＴＢＡＳ−ＳｉＮ膜を除去する際、フッ酸でシリコン基板２の裏面側のＢＴＢＡＳ−ＳｉＮ膜を除去した場合、露出したＰｏｌｙ−Ｓｉ膜１２のグレインとグレインの粒界よりフッ酸が浸透し、下地の裏面酸化膜１０ａをエッチングして断片として剥離するおそれがあり、その剥離したものがパーティクルの原因となる。しかし、この方法ではアモルファスＳｉ膜１３が露出する状態でシリコン基板２の裏面側のＢＴＢＡＳ−ＳｉＮ膜１２の除去を行うため、上述した粒界からの薬液の浸透はないため、パーティクルの発生は起こらない。
（第５の実施形態）
次に、本発明に係る第５の実施形態の製造方法を図７〜図９と図１７に基づいて説明する。ここで図７は図１７で示したような素子分離製造工程の流れ図である。図８も同様に図１７で示したようなゲート（トランジスタ）製造工程などの流れ図である。図９は素子分離とゲート形成後のウエハ断面図（ａ）と、基板裏面側のＢＴＢＡＳ−ＳｉＮ膜などを除去した後のウエハ断面図（ｂ）である。
次に、本発明に係る第５の実施形態の製造方法を図７〜図９と図１７に基づいて説明する。ここで図７は図１７で示したような素子分離製造工程の流れ図である。図８も同様に図１７で示したようなゲート（トランジスタ）製造工程などの流れ図である。図９は素子分離とゲート形成後のウエハ断面図（ａ）と、基板裏面側のＢＴＢＡＳ−ＳｉＮ膜などを除去した後のウエハ断面図（ｂ）である。
図７に示すように、まず、熱酸化により半導体基板（シリコン基板）２上に保護酸化膜を形成する（ステップＳ３１参照）。その後、ＬＰ−ＣＶＤにより酸化膜上にアモルファスシリコン膜を成膜（ステップＳ３２参照）後、ＬＰ−ＣＶＤによりアモルファスシリコン膜上に素子分離用のＬＰ−ＳｉＮ膜を成膜する（ステップＳ３３参照）。この際、ＬＰ−ＳｉＮ膜は７００℃〜８００℃で成膜するためアモルファスシリコンはポリシリコン化する。次にＬＰ−ＳｉＮ膜上に素子分離形成用のレジストマスクを形成後、ドライエッチングによりＬＰ−ＳｉＮ膜、ポリシリコン膜、保護酸化膜および半導体基板２を順次エッチングして半導体基板２にトレンチを形成する（ステップＳ３４参照）。その後、レジストマスクを除去する。次に、ＣＶＤによりトレンチを埋め込むようにＣＶＤ酸化膜を成膜（ステップＳ３５参照）後、ＣＭＰによりＣＶＤ酸化膜を平坦化してトレンチに埋め込まれた素子分離膜を形成する（ステップＳ３６参照）。その後、ウェットエッチングにより半導体基板２の表面にあるＬＰ−ＳｉＮ膜とポリシリコン膜だけを除去する（ステップＳ３７，Ｓ３８参照）。
次に、半導体基板２上の保護酸化膜を除去後、熱酸化により半導体基板２上にゲート酸化膜を形成する。その後、図８に示すように、ゲート酸化膜４上にゲート電極用のポリシリコン膜５を成膜（ステップＳ３９参照）後、ウェットエッチングにより半導体基板２の裏面側に成膜されたポリシリコン膜だけを除去する（ステップＳ４０参照）。次に、ゲート形成用ハードマスクを形成するためにＣＶＤによりポリシリコン膜上にＴＥＯＳ膜を成膜（ステップＳ４１参照）後、レジストマスクを用いてＴＥＯＳをドライエッチングする。その後、レジストマスクを除去後、ＴＥＯＳ膜をドライエッチングする。その後、レジストマスクを除去後、ＴＥＯＳ膜をハードマスクに用いてポリシリコン膜をドライエッチングしてゲート電極を形成する（ステップＳ４２参照）。次に、ＬＤＤオフセットスペーサ−を形成するためにＣＶＤにより半導体基板２上にＣＶＤ酸化膜を形成後、異方性のドライエッチングによりＣＶＤ酸化膜をエッチングしてゲート電極の側壁にオフセットスペーサーを形成する（ステップＳ４３参照）。その後、ゲート電極とオフセットスペーサー７をマスクに用いて不純物原子をイオン注入してソース・ドレイン領域に低濃度のＬＤＤ層を形成する。次に、ＢＴＢＡＳ−ＳｉＮサイドウォール８を形成するためにＣＶＤにより半導体基板上にＢＴＢＡＳ−ＳｉＮ膜を成膜後、異方性のドライエッチングによりＢＴＢＡＳ−ＳｉＮ膜をエッチングして、ゲート電極の側壁でオフセットスペーサー７上にサイドウォール８を形成する（ステップＳ４４参照）。その後、ゲート電極５とサイドウォール８をマスクに用いて、不純物原子をイオン注入して高濃度のソース・ドレイン層を係止する。次に、コバルトシリサイドを形成するためにスパッタにより半導体基板上にコバルト膜を成膜後、ＲＴＡによりアニールするとポリシリコン膜とコバルト膜とが反応してゲート電極上にコバルトシリサイド層６が形成される（ステップＳ４５参照）。その後、ウェットエッチングにより未反応のコバルト膜だけを除去する。その後、ＣＶＤにより半導体基板上にライナー用の低温ＢＴＢＡＳ−ＳｉＮ膜を成膜する（ステップＳ４６、図９（ａ）参照）。
次に、シリコン基板２の裏面側に対して、フッ酸原液（４９％）もしくは燐酸ボイル（熱燐酸）（１６０℃）によるウエットエッチング処理することにより、ＢＴＢＡＳ−ＳｉＮ膜１１、ＴＥＯＳ酸化膜やＬＤＤオフセットスペーサー用酸化膜と共に形成された酸化膜１０ｂを除去し、シリコン基板２の裏面側に形成されたＬＰ−ＳｉＮ膜１４を露出させる（ステップＳ４７、および、図９（ｂ）参照）。
第５の実施形態の特徴は、従来は図７で示した素子分離用のＬＰ−ＳｉＮ膜およびＰｏｌｙ−Ｓｉ膜を表面・裏面とも除去していたが、今回は表面だけを除去する点である。この方法では素子分離形成のシリコン基板２の裏面側に形成されたＬＰ−ＳｉＮ膜１４をＢＴＢＡＳ−ＳｉＮ膜１１の除去時の保護膜として用いるので、上述したような実施形態１〜４までの問題点を全て解決できる。
実施形態１と対比すると、この方法により裏面からのＣｕのシリコン基板２への拡散を防止でき、実施形態２と対比すると、ＢＴＢＡＳ−ＳｉＮ膜とＬＰ−ＳｉＮ膜とでは、フッ酸に対するエッチングレートで２倍以上ＬＰ−ＳｉＮ膜の方が耐性が強く、選択エッチングが十分可能である。実施形態３と対比すると、ＳｉＮ膜はＰｏｌｙ−Ｓｉ膜と異なりグレイン結晶ではないので薬液の下地への浸透はない。実施形態４と対比すると、ゲート形成後のソース、ドレインの活性化の熱処理によりアモルファスＳｉがＰｏｌｙ−Ｓｉ膜に結晶化しグレインとなると、配線工程での裏面洗浄（フッ硝酸）によりグレインの粒界から薬液が浸透し実施形態３と同様のことが起こり得るが、このＬＰ−ＳｉＮ膜をシリコン基板２の裏面側に残す方法では問題はない。ここで、図７に示すＬＰ−ＳｉＮ膜は、原料ガスとしてＳｉＨ４、Ｓｉ２Ｈ６もしくはＳｉＨ２Ｃｌ２とＮＨ３を用いて、堆積温度７００℃〜８００℃でＳｉＮ膜を形成する。
（第６の実施形態）
次に、本発明に係る第６の実施形態の製造方法を図１０，図１１に基づいて説明する。
次に、本発明に係る第６の実施形態の製造方法を図１０，図１１に基づいて説明する。
従来の方法では、図１０に示すようにＢＴＢＡＳ−ＳｉＮ膜堆積後、裏面にＢＴＢＡＳ−ＳｉＮ膜を露出した状態でプロセス中のウエハの固定時または搬送時に静電チャック、真空チャックを使用すると、ＢＴＢＡＳ−ＳｉＮ膜にクラックが発生し、そのクラックにより剥離したＢＴＢＡＳ−ＳｉＮ膜の断片１６が直下のウエハ上に落下しパーティクルとなる。
そこで本実施形態の特徴は、図１１に示すようにＢＴＢＡＳ−ＳｉＮ膜１１が露出し、静電チャック、真空チャックを用いる工程で製品半導体基板としての製品ウエハ１と、ダミー基板としてのダミーウエハ１７とをカセット内に交互に装着することで、製品ウエハ１の裏面のＢＴＢＡＳ−ＳｉＮ膜１１からその剥離した断片１６のパーティクルが落下してもその直下のダミーウエハ１７がパーティクルを受け止めるので、さらに直下の製品ウエハ１上へパーティクルが落下するのを防ぐことにある。処理終了後はスクラバー洗浄で裏面を洗浄することでクラックが入り落ちやすくなったＢＴＢＡＳ−ＳｉＮ膜を除去し、次工程に移行することになる。
（第７の実施形態）
次に、本発明に係る第７の実施形態の製造装置を図１２，図１３に基づいて説明する。図１２（ａ）は従来方法における真空チャックを用いたハンドリングをウエハ裏面側から見た平面図、図１２（ｂ）は図１２（ａ）におけるＡ−Ａ矢視断面図である。図１３（ａ）は、第７の実施形態における支持用治具によりハンドリングする状態となったウエハを裏面側から見た平面図、図１３（ｂ）は図１３（ａ）におけるＡ−Ａ矢視断面図である。
次に、本発明に係る第７の実施形態の製造装置を図１２，図１３に基づいて説明する。図１２（ａ）は従来方法における真空チャックを用いたハンドリングをウエハ裏面側から見た平面図、図１２（ｂ）は図１２（ａ）におけるＡ−Ａ矢視断面図である。図１３（ａ）は、第７の実施形態における支持用治具によりハンドリングする状態となったウエハを裏面側から見た平面図、図１３（ｂ）は図１３（ａ）におけるＡ−Ａ矢視断面図である。
従来の方法では、図１２（ａ），（ｂ）に示すように、半導体基板としてのウエハ１裏面の中央付近を真空チャック１８で吸着保持した状態でハンドリングしていた。この場合、真空チャック１８とウエハ１裏面側のＢＴＢＡＳ−ＳｉＮ膜との当接により、ＢＴＢＡＳ−ＳｉＮ膜にクラックが発生して、真空チャック１８からウエハ１をリリースしたときにＢＴＢＡＳ−ＳｉＮ膜のウエハ１裏面側から剥離した断片が他のウエハ１上に落下してパーティクルとなる不具合があった。
そこで本実施形態の特徴は、図１３（ａ），（ｂ）に示すようにウエハ１の外周縁における互いに離間した４箇所ａ，ｂ，ｃ，ｄ、すなわちウエハ１の４隅を支持用治具１９によって支持（例えばウエハの面方向内方へ向かう挟持などによる支持）し、この治具１９を常圧搬送（真空吸着を利用していない搬送）することで、ウエハ１裏面（特に中央付近）のＢＴＢＡＳ−ＳｉＮ膜にダメージを与えることなくウエハ１の搬送を行えるようにして、搬送による裏面からのパーティクル発生を防止する点にある。支持箇所の４箇所ａ，ｂ，ｃ，ｄは、平面視円形を成すウエハ１の外周に内接する長方形の各頂点に相当する位置となっている。図１３（ｂ）に示すように、ウエハ１裏面と支持用治具１９との間は、離隔した空間部が存するようになっており、ウエハ１の４隅でのみ支持されている。これにより、極力ウエハ１の裏面に接触するものがないようにして、パーティクルの発生を抑制している。
（第８の実施形態）
次に、本発明に係る第８の実施形態の製造装置を図１４，図１５に基づいて説明する。図１４（ａ）は従来方法における静電チャックを用いたプロセス中のウエハ保持状態をウエハ裏面側から見た平面図、図１４（ｂ）は図１４（ａ）におけるＡ−Ａ矢視断面図であり、図１４（ｃ）は従来方法における真空チャックを用いたプロセス中のウエハ保持状態をウエハ裏面側から見た平面図、図１４（ｂ）は図１４（ａ）におけるＡ−Ａ矢視断面図である。図１５（ａ）は第８の実施形態におけるウエハガイドリングにウエハを装着した状態を示す平面図、図１５（ｂ）は図１５（ａ）におけるＡ−Ａ矢視断面図である。
次に、本発明に係る第８の実施形態の製造装置を図１４，図１５に基づいて説明する。図１４（ａ）は従来方法における静電チャックを用いたプロセス中のウエハ保持状態をウエハ裏面側から見た平面図、図１４（ｂ）は図１４（ａ）におけるＡ−Ａ矢視断面図であり、図１４（ｃ）は従来方法における真空チャックを用いたプロセス中のウエハ保持状態をウエハ裏面側から見た平面図、図１４（ｂ）は図１４（ａ）におけるＡ−Ａ矢視断面図である。図１５（ａ）は第８の実施形態におけるウエハガイドリングにウエハを装着した状態を示す平面図、図１５（ｂ）は図１５（ａ）におけるＡ−Ａ矢視断面図である。
従来の方法では、図１４（ａ），（ｂ），（ｃ），（ｄ）に示すように枚葉式のチャンバーではプロセス中に静電チャック２０もしくは真空チャック２１を用いて、ウエハ１を直接固定保持していた。
そこで、本実施形態の特徴は、ＢＴＢＡＳ−ＳｉＮ膜のような静電チャックもしくは真空チャックなどによりダメージを受けやすい膜を裏面側に露出したまま拡散工程などプロセスを進める場合には、チャンバー側のウエハサセプターとローダー側のウエハハンドラーを、静電チャック、真空チャックを備えた構成から、図１５に示すように、常圧のウエハサセプターとウエハハンドラーに変更する。この特徴は、ウエハ１とほぼ同じ形状の凹部２２を形成したウエハガイドリング２３をウエハサセプター（図示せず）とウエハハンドラー（図示せず）とのそれぞれに設置しており、ウエハ１の裏面側が露出しないようにウエハ１を凹部２２に収納するので、ＢＴＢＡＳ−ＳｉＮ膜にダメージを与えることなくプロセスを進行できる点である。また、ウエハ１はウエハガイドリング２３に収納された状態で常圧搬送され、ウエハサセプターとウエハハンドラーへの受け渡しはウエハサセプターに設けたウエハリフトピン（図示せず）によって行う。
本発明における半導体装置の製造方法およびその製造装置は、ウエハ裏面からのパーティクルを抑制するものであり、半導体装置の歩留まりや品質の向上に有用である。
１ 半導体基板（ウエハ）
１０ バックシール酸化膜
１１ ＢＴＢＡＳ−ＳｉＮ膜
１０ バックシール酸化膜
１１ ＢＴＢＡＳ−ＳｉＮ膜
Claims (3)
- 半導体基板上にサイドウォール用もしくはライナー用のＢＴＢＡＳ−ＳｉＮ膜を形成することと同時に前記半導体基板の裏面側にＢＴＢＡＳ−ＳｉＮ膜を形成する工程と、
ウエハハンドラーとして静電チャックもしくは真空チャックを用いて前記半導体基板のプロセスもしくは搬送において前記半導体基板をハンドリングする工程と、
前記半導体基板の裏面をスクラバー洗浄する工程とを含み、
前記静電チャックもしくは真空チャックを用いてハンドリングする工程後、前記スクラバー洗浄する工程前の、前記半導体基板を一定方向で所定の間隔をおいて並ぶように複数枚装着できるカセットに対して、前記半導体基板とダミーの基板とを交互に装着することを特徴とする半導体装置の製造方法。 - 前記ウエハハンドラーは前記半導体基板の４隅を支持して常圧搬送することを特徴とする請求項１記載の半導体装置の製造方法。
- 前記半導体基板のプロセスもしくは搬送に用いるウエハサセプターとウエハハンドラーとを備え、
前記ウエハサセプターとウエハハンドラーは、ウエハとほぼ同じ形状の凹部を形成したウエハガイドリングを設置することを特徴とする請求項１記載の半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003389262A JP3811697B2 (ja) | 2003-11-19 | 2003-11-19 | 半導体装置の製造方法 |
| TW093134416A TWI248642B (en) | 2003-11-19 | 2004-11-11 | Method and apparatus for fabricating semiconductor device |
| US10/989,385 US20050121705A1 (en) | 2003-11-19 | 2004-11-17 | Method and apparatus for fabricating semiconductor device |
| CNB2004100949342A CN1316561C (zh) | 2003-11-19 | 2004-11-18 | 制造半导体器件的方法和装置 |
| KR1020040095220A KR100689740B1 (ko) | 2003-11-19 | 2004-11-19 | 반도체 장치의 제조 방법 및 그 제조 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003389262A JP3811697B2 (ja) | 2003-11-19 | 2003-11-19 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2005150597A JP2005150597A (ja) | 2005-06-09 |
| JP3811697B2 true JP3811697B2 (ja) | 2006-08-23 |
Family
ID=34631402
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003389262A Expired - Fee Related JP3811697B2 (ja) | 2003-11-19 | 2003-11-19 | 半導体装置の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US20050121705A1 (ja) |
| JP (1) | JP3811697B2 (ja) |
| KR (1) | KR100689740B1 (ja) |
| CN (1) | CN1316561C (ja) |
| TW (1) | TWI248642B (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100640963B1 (ko) * | 2004-12-30 | 2006-11-02 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조방법 |
| CN101165862B (zh) * | 2006-10-16 | 2011-04-20 | 联华电子股份有限公司 | 高压应力薄膜与应变硅金属氧化物半导体晶体管及其制法 |
| US8206605B2 (en) | 2006-11-01 | 2012-06-26 | Tokyo Electron Limited | Substrate processing method and substrate processing system |
| US7902082B2 (en) * | 2007-09-20 | 2011-03-08 | Samsung Electronics Co., Ltd. | Method of forming field effect transistors using diluted hydrofluoric acid to remove sacrificial nitride spacers |
| JP5264834B2 (ja) * | 2010-06-29 | 2013-08-14 | 東京エレクトロン株式会社 | エッチング方法及び装置、半導体装置の製造方法 |
| US8486814B2 (en) * | 2011-07-21 | 2013-07-16 | International Business Machines Corporation | Wafer backside defectivity clean-up utilizing selective removal of substrate material |
| CN105097930A (zh) * | 2014-05-22 | 2015-11-25 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的制作方法及半导体器件 |
| CN112201577B (zh) * | 2020-09-16 | 2023-02-03 | 上海华力集成电路制造有限公司 | 防止晶背污染的方法及晶背保护层 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5976991A (en) * | 1998-06-11 | 1999-11-02 | Air Products And Chemicals, Inc. | Deposition of silicon dioxide and silicon oxynitride using bis(tertiarybutylamino) silane |
| JP3819660B2 (ja) * | 2000-02-15 | 2006-09-13 | 株式会社日立国際電気 | 半導体装置の製造方法および半導体製造装置 |
| KR100398035B1 (ko) * | 2000-12-29 | 2003-09-19 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜지스터 제조 방법 |
| JP3482201B2 (ja) * | 2001-03-15 | 2003-12-22 | 松下電器産業株式会社 | 半導体装置及びその製造方法 |
| JP2002289665A (ja) * | 2001-03-26 | 2002-10-04 | Denso Corp | ウェハハンドリング装置 |
| KR20030003378A (ko) * | 2001-06-30 | 2003-01-10 | 주식회사 하이닉스반도체 | 샐리사이드 형성 방법 |
-
2003
- 2003-11-19 JP JP2003389262A patent/JP3811697B2/ja not_active Expired - Fee Related
-
2004
- 2004-11-11 TW TW093134416A patent/TWI248642B/zh not_active IP Right Cessation
- 2004-11-17 US US10/989,385 patent/US20050121705A1/en not_active Abandoned
- 2004-11-18 CN CNB2004100949342A patent/CN1316561C/zh not_active Expired - Fee Related
- 2004-11-19 KR KR1020040095220A patent/KR100689740B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| CN1630028A (zh) | 2005-06-22 |
| CN1316561C (zh) | 2007-05-16 |
| TW200525624A (en) | 2005-08-01 |
| KR20050048532A (ko) | 2005-05-24 |
| TWI248642B (en) | 2006-02-01 |
| US20050121705A1 (en) | 2005-06-09 |
| KR100689740B1 (ko) | 2007-03-09 |
| JP2005150597A (ja) | 2005-06-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3811697B2 (ja) | 半導体装置の製造方法 | |
| TW201735099A (zh) | 積體電路的製造方法與半導體元件 | |
| US20040063263A1 (en) | Manufacturing method of semiconductor devices | |
| US20060105541A1 (en) | Trench isolation method for semiconductor devices | |
| KR20000047991A (ko) | 웨이퍼 에지상에 흑색 실리콘이 형성되는 것을 방지하기위한 방법 및 장치 | |
| CN110752213A (zh) | 半导体结构的制作方法 | |
| US7601605B2 (en) | Method for manufacturing semiconductor device, method for forming alignment mark, and semiconductor device | |
| JPH11121621A (ja) | 自己整列コンタクトホール形成方法 | |
| US20120264302A1 (en) | Chemical mechanical polishing process | |
| JP2008016499A (ja) | 半導体装置およびその製造方法 | |
| JP5168935B2 (ja) | 半導体装置の製造方法 | |
| JP3994856B2 (ja) | 半導体装置の製造方法 | |
| TWI717637B (zh) | 半導體結構中的凹槽的製作方法 | |
| EP1104936A1 (en) | Method of manufacturing a semiconductor device, and semiconductor device manufactured thereby | |
| US10109474B1 (en) | Method for fabricating handling wafer | |
| JP2007012697A (ja) | 半導体素子の製造方法 | |
| US20090081847A1 (en) | Method of manufacturing nonvolatile semiconductor memory device | |
| JP2004179301A (ja) | 半導体集積回路装置の製造方法 | |
| US7358197B2 (en) | Method for avoiding polysilicon film over etch abnormal | |
| JP4651172B2 (ja) | 半導体装置の製造方法 | |
| CN111883418B (zh) | 半导体结构的制造方法 | |
| US11257711B1 (en) | Fabricating method of transistors without dishing occurred during CMP process | |
| JP2011054818A (ja) | 半導体装置の製造方法 | |
| KR100992631B1 (ko) | 반도체 소자의 제조방법 | |
| JP5458547B2 (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060216 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060221 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060419 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060516 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060529 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100602 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100602 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110602 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120602 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120602 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130602 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |