JP3994856B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP3994856B2 JP3994856B2 JP2002324205A JP2002324205A JP3994856B2 JP 3994856 B2 JP3994856 B2 JP 3994856B2 JP 2002324205 A JP2002324205 A JP 2002324205A JP 2002324205 A JP2002324205 A JP 2002324205A JP 3994856 B2 JP3994856 B2 JP 3994856B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- trench
- substrate
- polycrystalline silicon
- back surface
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Element Separation (AREA)
Description
【発明の属する技術分野】
本発明は、SOI基板をトレンチ分離する構造でトレンチ内に酸化膜系材料を埋設する構成の半導体装置の製造方法に関する。
【0002】
【従来の技術】
SOIウエハの製造プロセスでは、ウエハに反りを生ずる場合があり、反り量が多い場合にはその後の工程において不具合が発生することがある。このようなウエハの反り防止する技術として、次のようなものがある。
【0003】
例えば、特許文献1には、解決すべき技術的課題として、ウエハは歪みが大きすぎる場合には、整合チャックのような製造装置によって取り扱うことができなくなる旨が示される。このことは、製造歩留まりの損失を生じさせ、使用できる酸化物(注、SOIウエハのBOX=埋め込み酸化膜)の最大厚さを制限することになる。したがって、結合ウエハの誘電膜内の応力により引き起こされる歪みを減少させる必要がある。
【0004】
また、ウエハが反ることそのものが課題とされている技術がある(例えば、特許文献2参照)。これは、ウエハの反りに起因し、トレンチに埋設した酸化膜に発生するクラックを防止することを課題としたものである。
【0005】
これらのものでは、SOIウエハのBOX(埋め込み酸化膜)あるいはその他の絶縁膜によりウエハにかかる応力と、SOIウエハ裏面に形成された酸化膜(あるはその他の絶縁膜)によりウエハにかかる前記と同種の応力をバランスさせることでウエハの反りを防止している。
【0006】
この場合に、上記した両者の間では、バランスを取るための実施手段が異なっている。すなわち、特許文献1に示すものでは、ウエハ加工工程でウエハ裏面の酸化膜(あるいはその他の絶縁膜)がエッチングされ膜減りし、バランスが崩れることを防止するようにしている。これは、ウエハ裏面に保護膜としてポリシリコンその他膜(レジスト、Si3N4)を成膜することで実現している。
【0007】
特許文献2に示すものでは、ウエハ加工工程でウエハ裏面に応力の強い膜が形成され、バランスが崩れるのを防止するようにしている。これは、ウエハ裏面に成膜されたSi3N4を、形成された初期段階で除去することで実現している。
【0008】
上記した特許文献1,2に記載されたものでは、トレンチを形成した後に、素子分離のためのトレンチ側壁部に熱酸化法により酸化膜を形成し、トレンチ内をポリシリコンで埋設するトレンチ素子分離工程への適用を述べている。また、実施例から推定するに、トレンチ素子分離は素子形成前に行われているものと思われる。
【0009】
また、トレンチ素子分離の埋設材料として当初ポリシリコンが一般的な材料として用いられてきたが、トレンチ素子に及ぼす結晶欠陥の回避や、トレンチ素子分離加工費の低減のためにトレンチへの埋設材料として酸化膜系材料(SiO2,BPSG,PSG,ASG等)を用いる方法が示されている(例えば、非特許文献1、特許文献3参照)。
【0010】
上記した不具合は、例えば図8に示すような部分に発生している。すなわち、同図(a)では、トレンチ形成部分の本来の状態を示しており、同図(b)では不具合であるクラックが発生した状態を示している。すなわち、SOIウエハ1は、支持基板2上に埋め込み酸化膜(BOX)3を介してシリコン単結晶層4が設けられたものであり、このシリコン単結晶層4にトレンチ5が形成される。トレンチ5はLOCOS6を形成した部分に、埋め込み酸化膜3に達する深さまで形成され、内部には酸化膜7が充填されている。表面には絶縁膜8が形成されると共に、アルミニウム電極9などが形成される。
【0011】
この構成において、本来は同図のようにトレンチ5は形成されているのであるが、SOIウエハ1が凹状に反ったことが原因で、製造装置に載置した際に図中矢印で示す方向に矯正力が働いて平坦な状態になるとそのときの応力が作用して図示のようにクラックGが発生してしまう。
【0012】
クラックGの発生状態を見ると、アルミニウム配線の破断面がはっきり出ていて、このクラックGの発生がアルミニウム電極9のエッチング処理が終了した後に発生したことがわかった。したがって、エッチング処理が終了した後に、フォトレジストの除去装置を使用する際に、ウエハを載置する部分がウエハの裏面を全面に渡り吸着することで固定する構造が採用されており、このとき凹状に反ったSOIウエハ1が平坦な状態に矯正される。
【0013】
この結果、トレンチ5の内部の埋設材料である酸化膜7に引っ張り応力が作用して酸化膜7にクラックが発生すると共に、アルミニウム電極9が断線することが推定される。この状態では、アルミニウム電極9のパターンの断線によって不良品となるばかりでなく、クラックGが発生していることに起因して信頼性の低下にもつながる不具合となる。
【0014】
図9は、SOIウエハ1の反り量とクラックGの発生状況を調べた例を示すものである。たとえば、同図(a)のサンプルAでは、反り量が凹状で−60μm(凸状をプラスとした表現)であり、このとき、ウエハ周辺部でクラックGが発生したチップが全体の16%である。同様に、同図(b)のサンプルBでは、反り量が凹状で−90μmであり、このとき、ウエハ周辺部でクラックGが発生したチップが全体の24%である。
【0015】
この結果から、凹状のウエハ反り量が大きいほど、周辺部でのクラック発生率が高く、上述した推定原因と一致した傾向を示していることがわかる。したがって、その対策としては、凹状へのウエハ反り量を低減する必要があることがわかる。
【0016】
次に、上記したような不具合を発生した場合の製造工程について簡単に説明する。図10ないし図13は製造工程にしたがって示した半導体装置の模式的な断面を示している。この製造工程では、トレンチ5はSOIウエハ1に半導体素子を作りこんだ後に形成されるプロセスを採用している。
【0017】
素子の作りこみ工程では、SOIウエハ1上にLOCOS6で分離された状態で、CMOS10やバイポーラトランジスタ11などが作りこまれている(図10(a)参照)。この状態では、SOIウエハ1の裏面側には酸化膜12が成膜されている。続いて、トレンチ加工用マスクとなる多結晶シリコン膜13と酸化膜14とを積層形成する(同図(b)参照)。このとき、製造工程上の関係から、SOI上はの裏面には多結晶シリコン膜13aが同時に成膜される。
【0018】
次に、トレンチ5を形成するために、酸化膜14、多結晶シリコン13およびLOCOS6にトレンチマスクパターン15を形成し(同図(c)参照)、この後ドライエッチング処理によりシリコン単結晶層4にトレンチ5を形成する(図11(d)参照)。
【0019】
トレンチ5の側壁部に薄い熱酸化膜16を形成した(同図(e)参照)後、トレンチ5内を埋め込むように埋設材料である酸化膜系材料17を形成する(同図(f)参照)。このとき製造工程上の関係から、SOIウエハ1の裏面には酸化膜17aが同時に形成される。酸化膜系材料17および14を、多結晶シリコン膜13をストッパとしてエッチバック処理により剥離し(図12(g)参照)、続いて多結晶シリコン膜13を酸化膜をストッパとしてエッチング処理で剥離する(同図(h)参照)。これにより、トレンチ5の内部に酸化膜系材料17が充填された状態に形成される。
【0020】
この後、表面に層間膜18を形成し(同図(i)参照)、コンタクトホール19を形成した(図13(j)参照)後、アルミニウム電極膜20を形成して(同図(k)参照)ウエハ製造工程が終了する。
【0021】
【特許文献1】
特表平8−501900号公報
【0022】
【特許文献2】
特開平7−153835号公報
【0023】
【特許文献3】
特開昭61−107738号公報
【0024】
【非特許文献1】
津屋英樹著「超LSIプロセス制御工学」丸善、1995年3月、p.44−47
【0025】
【発明が解決しようとする課題】
しかしながら、上述したような従来の技術においては、つぎのような不具合があった。すなわち、トレンチ5の埋設材料として酸化膜系材料17を用いることがSOIウエハ1の反りを発生させ、これによってクラックGの発生原因となる不具合である。
【0026】
上述した酸化膜系材料17は、一般的にはCVD法で形成されるが、トレンチ5の両側壁部より酸化膜が形成されていき、トレンチ中心部で両側壁部からの形成面が一致して閉塞すると溝の埋設が完了する。酸化膜系材料17は膜にかかる引っ張り性応力に対してクラックGを発生しやすく、特に、CVD法などで成膜した酸化膜系材料17は機械的な強度の点で弱いものが多い。
【0027】
トレンチ5を酸化膜系材料17で埋設したSOIウエハ1が上面に対して凹状に反っていると、その反り量が「整合チャックのような製造装置によって取り扱い」できる範囲であっても、整合チャックに吸着されたときに、SOIウエハ1が平坦な状態に延ばされたときにトレンチ5に埋設された酸化膜系材料17に引っ張り性応力が加わり、SOIウエハ1そのものには割れ等の発生はなくとも、トレンチ5内部でクラックGが発生してしまうことがあるからである。
【0028】
このクラックGが配線形成前に発生すると、トレンチ分離部に形成される(トレンチ部を横切る)配線を形成することができない。また配線形成後にクラックGが発生すると、そのときには配線パターンがその位置で断線状態となってしまう。このため、いずれにしてもクラックGの発生を防止する対策を施すことが急務となっている。
【0029】
本発明は上記事情に鑑みてなされたものであり、その目的は、SOIウエハ上にトレンチを形成して素子分離を行う構成で、トレンチ内に酸化膜系材料を埋設する場合でも、反りに起因して製造工程で発生するクラックを極力低減して良質な半導体装置を製造することができるようにした半導体装置の製造方法を提供することにある。
【0030】
【課題を解決するための手段】
本発明は上記課題を解決するために次の様な手段を採用している。すなわち、請求項1に記載の半導体装置の製造方法では、基板上に埋め込み絶縁膜を介して半導体層を形成したSOI基板にトレンチ分離領域を形成してそのトレンチ内の少なくとも表面部分に酸化膜系材料を形成するようにした半導体装置の製造方法において、トレンチ分離領域の形成過程で、トレンチ形成用の膜として圧縮性応力を有する膜を形成するときに基板の裏面にもその圧縮性応力を有する膜が形成されるときには、その後の工程で基板の裏面に形成された圧縮性を有する膜を除去する圧縮性膜除去工程を設けている。
【0031】
これによってSOI基板の素子形成面側が凹状に反るのを抑制することができる。この場合、圧縮性膜除去工程を実施すると、SOI基板の素子形成面側は凸状に維持させることができ、これによって、凹状に反ろうとする応力を相殺するようにバランスさせて平坦な状態に近くなるように維持させることができるようになる。この結果、製造装置に載置して吸着された場合でも、クラックの発生を防止することができるようになる。
【0032】
図1は本発明の製造方法を概略的に示すものである。同図(a)は、SOI基板1の構成を示している。支持基板2上に埋め込み酸化膜3を介してシリコン単結晶層4が設けられ、裏面には酸化膜12が形成された状態である。加工用マスクとして多結晶シリコン膜13および酸化膜等を形成する。裏面には多結晶シリコン膜13aが形成される。
【0033】
トレンチ5を形成した後(同図(b)参照)、本発明の圧縮膜除去工程を実施して圧縮膜として作用する裏面の多結晶シリコン膜13aを除去し、トレンチ5内に酸化膜17を埋め込む処理を行う(同図(c)参照)。この場合、多結晶シリコン膜13aが除去されているので、SOI基板1は上面側に凹状に反ることが抑制されている。この後、電極形成などの処理のために製造装置の吸着ステージ21に載置された場合でも、反りに起因してトレンチ5の部分にクラックが発生するのを防止できる。
【0034】
これに対して、従来技術では、同図(e)に示しているように、SOI基板1の裏面に残っている多結晶シリコン膜13aの応力が作用することで、トレンチ5内に酸化膜17を埋め込む工程を実施すると、上面に対して凹状に反った状態になる傾向が高い。そして、この反りの量が大きいと、製造装置の吸着ステージ21に載置したときに、平坦な形状に矯正されてトレンチ5を埋める酸化膜17にクラックGが発生してしまうことになる。
【0035】
これは、前述のように、SOI基板1の反り量としては、吸着ステージ21で載置可能な範囲すなわち通常のウエハであればクラックが形成されない程度の反り量であっても、トレンチ5の内部にクラックGが発生するという結果を招いているのである。本発明者は、凹状に反ることに起因して発生するクラックGを抑制するために、このような現象の原因となる裏面に形成される多結晶シリコン膜を特定し、これが圧縮性応力を有することから凹状に反ることを見出し、これを事前に除去する工程を設けることで課題を解決しているのである。また、この原因の究明にあたり、圧縮性応力を有する膜を除去することに着想したことから、逆に引張性応力を有する膜を形成することで同様の作用効果をもたらすことができることも見出したのである。
【0036】
請求項5の発明によれば、基板上に埋め込み絶縁膜を介して半導体層を形成したSOI基板にトレンチ分離領域を形成してそのトレンチ内の少なくとも表面部分に酸化膜系材料を埋設するようにした半導体装置の製造方法において、トレンチ分離領域の形成過程で、トレンチ形成用の膜として圧縮性応力を有する膜を形成するときに基板の裏面にもその圧縮性応力を有する膜が形成されるときには、その後の工程で基板の裏面に引張性を有する膜を応力バランスが得られるように成膜する引張性膜形成工程を実施する。
【0037】
これにより、請求項1の発明と同様にして、SOI基板の素子形成面側が凹状に反るのを抑制することができる。この場合、引張性膜形成工程を実施すると、応力のバランスを積極的にとることができるようになり、これによって、SOI基板の素子形成面側は凸状に維持させることができ、凹状に反ろうとする傾向を抑制してクラックの発生を防止することができるようになるのである。
【0038】
【発明の実施の形態】
以下、本発明の一実施形態について図2ないし図7を参照して説明する。なお、以下の説明においては、従来技術と同じ部分には同じ符号を付している。図2は、SOI基板であるSOIウエハ1にトレンチ分離領域を形成する各行程を概略的に示している。また、図3ないし図6は、各工程に対応したSOIウエハ1の模式的断面を示している。以下、工程順に説明する。
【0039】
図3(a)は、SOI基板であるSOIウエハ1の表面側に半導体素子の作りこみを終えた状態を示している。この工程では、バイポーラ、CMOS、パワー(DMOS)素子拡散層およびゲート電極形成工程P1を経て、例えば、図示の状態ではCOM10、バイポーラトランジスタ11が形成されている。
【0040】
CMOS10は、シリコン単結晶層4中にp型およびn型の各ウエルを形成した領域のそれぞれの中にソース、ドレイン領域が形成されると共に、ゲート酸化膜およびゲート電極が形成されている。また、バイポーラトランジスタ11は、ベース拡散領域およびエミッタ拡散領域が形成されており、各領域間は表面側に形成されたLOCOS6により分離されている。また、この状態では、裏面側に酸化膜12が形成されている。そして、SOIウエハ1は、表面側の中央部が凸状となるように反った状態となっている。
【0041】
次に、トレンチ加工マスク形成工程P2にて、表面側に圧縮性応力を有する膜である多結晶シリコン膜13が成膜されると共に、トレンチエッチングのマスクとなる酸化膜14が成膜される(同図(b)参照)。この工程では、後工程で必要となる異方性エッチバック処理時のSiO2エッチング時の素子保護用マスクとしてLP−CVD法により多結晶シリコン(PolySi)膜を300〜800nmの膜厚で全面に形成している。このとき、SOIウエハ1の裏面側にも同じ膜厚で多結晶シリコン膜13aが形成される。
【0042】
この裏面側に形成される多結晶シリコン膜13aは、素子の構造上で必要なものではないが、これが特に素子構成上で悪影響を及ぼさないものであれば、裏面側に形成されていることもあって除去したり形成されないようにするといったことは特に必要のないことであった。つまり、従来技術の範囲では、この裏面側に形成される多結晶シリコン膜13aは、なんら考慮する必要のないものであったのである。
【0043】
続いて、トレンチ形成時のエッチングマスクとして機能させる酸化膜(SiO2)14を形成する。形成方法としては、例えば、TEOSを主成分ガスとするプラズマCVD法で、0.5〜1.0μm程度の膜厚で成膜している。このうように2層のマスクがSOIウエハ1の表面側に成膜された状態では、SOIウエハ1は前述同様に凸状に反っている。
【0044】
次に、本発明でいうところの圧縮性膜除去工程である裏面ポリシリコン除去工程P3では、圧縮応力を有する膜として裏面に形成されて残っている多結晶シリコン膜13aをエッチングにより除去する(同図(c)参照)。この場合、除去する方法としては、2通りある。
【0045】
1つは、SOIウエハ1の表面側のみにフォトレジストを塗布してエッチングマスクとして用い(塗布のみの処理で良い)、裏面側をHFおよびHNO3混合液によるウェットエッチング処理によりエッチング除去する方法である。また、もう1つは、同じくフォトレジストを表面側に塗布してマスクとして用い、裏面側をドライエッチング処理により除去する方法である。ドライエッチング処理では、O2およびCF4ガスを用い、ドライエッチング装置は、ウエハ裏面がさらされる構造のもの、例えばボートにウエハを積載した円筒形プラズマエッチング装置など)を用いる。
【0046】
この工程が終了すると、SOIウエハ1は、表面側に多結晶シリコン膜13および酸化膜14が形成された状態となる。そして、裏面側は、多結晶シリコン膜13aが除去され、工程P1のときの状態になっている。なお、この状態でのSOIウエハ1は、表面側に凸状に反っており、この反り量はトレンチ加工マスク形成工程P2の後の状態よりも増加している。
【0047】
続いて、トレンチエッチングパターン形成工程P4に進む。ここでは、先の工程P2で形成したマスク材としての酸化膜14、多結晶シリコン膜13およびLOCOS6に対してトレンチエッチング時のエッチングパターン15を形成する(図4(d)参照)。
【0048】
パターンの形成の処理では、フォトリソグラフィ処理を実施してフォトレジストによりパターンを形成した後、ドライエッチング処理により連続的にエッチング処理をする。これは、ガス条件を途中で変更することで、3層の異なる材質の膜を順次連続的にエッチング処理することができる。この後、フォトレジストを剥離して工程を終了する。
【0049】
次に、トレンチ形成工程P5にて、このマスクパターン15を用いてドライエッチング法によりシリコン単結晶層4にトレンチ5を形成する(同図(e)参照)。このときエッチングマスクとして機能するのは上層の酸化膜14である。トレンチ5を形成した後、垂直なトレンチ形状を得るために、ドライエッチング中にトレンチ5の側壁部に形成されたエッチング保護膜の除去をHF(フッ化水素)系洗浄で行う。
【0050】
続いて、トレンチ側壁部の酸化工程P6にて、拡散炉でトレンチ5の側壁のシリコン4を酸化処理する(同図(f)参照)ことで熱酸化膜16を形成する。酸化処理の条件は、900℃以下の温度で、100〜200nm程度の膜厚の熱酸化膜16が成長する条件である。
【0051】
この後、トレンチへの酸化膜系埋設材の成膜工程P7を実施する。図5(g)にも示すように、トレンチ5の内部に酸化膜系材料17を埋設する処理工程である。酸化膜系材料17の形成には、TEOSを主成分ガスとするLP−CVD法により成膜した酸化膜(SiO2)を用いる。
【0052】
ここで、トレンチ5内への埋設材としては、酸化膜系の材料であれば良く、このほかにも、BPSGやPSGなどが使用可能である。埋設材はSOIウエハ1の表面側の全面に形成される。膜厚は、トレンチ5を閉塞させるために、少なくとも開口幅の半分以上に厚く成膜する必要がある。
【0053】
成膜完了後、SOIウエハ1の表面にはマスクとして用いた酸化膜14の上hに今回の酸化膜系材料17の分が積み増しされる。また、裏面側は、酸化膜12の上に酸化膜系材料17aが表面側の酸化膜系材料17と同じ条件で成膜されるようになる。
【0054】
次に、トレンチ5以外の部分に形成された酸化膜系材料17を除去する工程P8が実施される(同図(h)参照)。具体的な処理としては、ドライエッチングでエッチバック処理を行う。エッチバック処理とは、フォトリソグラフィ処理によるフォトレジストなどの膜を形成しないで、そのままエッチング処理を行うものである。
【0055】
ここでは、CHF3、CF4、Arガスを用いたマグネトロンRIEエッチング装置で行う。この工程では、埋設材のほかにトレンチ5の形成時にマスクとして機能した多結晶シリコン膜13の上にある酸化膜14も除去する。多結晶シリコン膜13は、このエッチバック処理に際して、既に形成されている半導体素子の領域を保護するように機能する。
【0056】
続いて、エッチバック処理時に保護膜として機能していた多結晶シリコン膜13を除去する工程P9を実施する(同図(i)参照)。これは、例えば、CF4とO2ガスによる等方性ドライエッチング処理を行う。これにより、トレンチ素子分離の処理が終了する。この状態では、SOIウエハ1の表面側は、工程P2以降で堆積された膜がすべて除去され、図3(a)で示した状態に戻ることになる。また、SOIウエハ1の裏面側は、酸化膜12および17aが残った状態となる。
【0057】
トレンチ素子分離工程が終了すると、次は、層間絶縁膜18の形成工程P10が実施される(図6(j)参照)。ここでは、P(リン)濃度が5w%前後で、B(ボロン)濃度が3w%前後に調整されたBPSG膜を常圧下のCVD法で成膜することにより層間絶縁膜18を形成する。成膜後、BPSGの段差皮膜形状の改善のため、800〜1000℃のアニール処理(リフロー処理)を行う。ここでは、装置の構成上裏面側には成膜されることがない。
【0058】
次に、層間絶縁膜18へのコンタクトホール形成工程P11にて、コンタクトホール19を形成する(同図(k)参照)。コンタクトホール19は、フォトレジストを用いた一般的なフォトリソグラフィ処理を行い、エッチングはドライエッチング処理を行い、フォトレジストを除去する。この場合も、装置の構成上、裏面のエッチングは行われないので、裏面側の膜構成は変化がない。
【0059】
最後に配線形成工程P12を実施する(同図(l)参照)。ここでは、スパッタ法によりアルミニウム合金(AlSi,AlSiCuなど)を0.4〜1.0μm程度全面に成膜する。この後、フォトリソグラフィ処理によってドライエッチング処理で電極パターンを形成してアルミニウム電極20を形成する。ドライエッチング処理後には、フォトレジストは除去される。以上により、ウエハの製造工程が終了する。
【0060】
次に、上記の製造工程を採用することで従来技術における不具合が解決していることを実験により検証した内容について説明する。
上記した各工程においては、SOIウエハ1の反りの量をそれぞれ測定している。図7はそのデータを示すもので、比較のために従来技術におけるデータも示している。縦軸にSOIウエハ1の反り量を示し、横軸に工程別に順を追って時系列で推移を示している。反り量は、破線から上の部分を凸な反り状態とし、下の部分を凹な反り状態として示している。
【0061】
図中、本実施形態のデータは、○印で平均データを示し、エラーバーでサンプルのバラツキの上限および下限を示している。工程別の推移を実線でつないで示している。また、従来技術のデータは、×印で平均データを示し、破線で推移を示したところが違いである。
【0062】
本実施形態(以下、本発明品という)と従来技術(以下、従来品という)とでは、製造工程上では、本実施形態が裏面ポリシリコン除去工程P3があるのに対して従来技術ではこれがないところが違いである。そして、この違いが最終的な状態つまり配線形成工程P12が終了した時点では大きな差となり、本実施形態におけるものがクラックを発生しない効果が現れることになる。
【0063】
まず、工程P2までは、本発明品も従来品も同じ工程で同じ構造であるから、同じデータの推移となる。本発明品では、工程P3を経ると、反り量は凸の方向に大きくなり、この後工程を経るにつれて反り量が減っていく傾向にある。最終的には、工程P12を経た後で、凸な反り量が残存する状態となる。これに対して、従来品では、工程P2を経た後、工程P9の前までは凸な反り量がやや減少していく傾向にあるが、工程P9を経ると急激に凹な反り量が発生し、逆転した状態となる。また、このときのバラツキは結構大きく、不安定な状態となっている。この凹な反り量はその後も回復することなく最終工程まで継続する。
【0064】
この結果、本実施形態のものでは、配線形成工程P12で、凸な反り量が残存しているので、SOIウエハ1を製造装置の吸着ステージ21に載置したときにトレンチ5内部に埋設している酸化膜系材料17がクラックGを発生することがない。
【0065】
また、多結晶シリコン膜13aを、工程P2でトレンチ加工マスクとして多結晶シリコン膜13および酸化膜14を形成した後に、裏面に形成されているのを続けて除去するようにしたので、多結晶シリコン膜13aによる応力の残存を極力低減してSOIウエハ1の凹状の反りの発生を抑制することができる。
【0066】
本発明は、上記実施形態にのみ限定されるものではなく、次のように変形また拡張できる。
上記実施形態では、圧縮性膜除去工程を設けてSOIウエハ1が凹状に反るのを防止するようにしたが、これに代えて圧縮性膜を除去するのではなく、引張性膜をSOIウエハ1の裏面に形成することで同じような作用効果を得るようにすることもできる。この場合には、引張性応力を有する膜として、たとえば、シリコン窒化膜(SiN)を用いることが有効である。あるいはシリコン窒化膜以外の膜でも引張性応力を有するものであれば良い。
【0067】
この場合、形成するシリコン窒化膜の膜厚は、SOIウエハ1の反り量と圧縮性を有する膜との応力バランスを考慮して適切な条件に設定することで最終工程が終了した時点でSOIウエハ1の反り方向が凸状でかつ適切な反り量となるようにすることができる。
【0068】
上記実施形態においては、圧縮応力膜として裏面側に形成された多結晶シリコン膜13aを工程P2に続けて実施するようにしたが、もっと後の工程としても良い。工程P9よりも前の工程のどこかに設けることで本発明の効果を得ることができる。
【図面の簡単な説明】
【図1】 本発明の概略的説明をするための模式的断面図
【図2】 本発明の一実施形態を示す概略的な製造工程の流れ図
【図3】 製造工程の各段階で示す模式的断面図(その1)
【図4】 製造工程の各段階で示す模式的断面図(その2)
【図5】 製造工程の各段階で示す模式的断面図(その3)
【図6】 製造工程の各段階で示す模式的断面図(その4)
【図7】 製造工程の各段階で測定したSOIウエハの反り量のデータの推移図
【図8】 従来技術を説明するためのトレンチの模式的断面図とクラックの形成状態を示す図
【図9】 SOIウエハ上でのクラックとアルミ断線の発生傾向を示す測定結果
【図10】 従来技術の製造工程の各段階で示す模式的断面図(その1)
【図11】 従来技術の製造工程の各段階で示す模式的断面図(その2)
【図12】 従来技術の製造工程の各段階で示す模式的断面図(その3)
【図13】 従来技術の製造工程の各段階で示す模式的断面図(その4)
【符号の説明】
1はSOIウエハ(SOI基板)、2は支持基板、3は生め込み酸化膜、4はシリコン単結晶層、5はトレンチ、6はLOCOS、10はCMOS,11はバイポーラトランジスタ、12は酸化膜、13は多結晶シリコン膜、13aは多結晶シリコン膜(圧縮性膜)、14は酸化膜、15はトレンチパターン、16は熱酸化膜、17は酸化膜系材料、21は吸着ステージである。
Claims (5)
- 基板上に埋め込み絶縁膜を介して半導体層を形成したSOI基板にトレンチ分離領域を形成してそのトレンチ内を酸化膜系材料で埋め込む構成とした半導体装置の製造方法において、
前記トレンチ分離領域の形成過程で、トレンチ形成用の加工マスクとして形成する膜の構成で、圧縮性を有する膜として形成される多結晶シリコン膜を形成するときに前記基板の裏面にもその多結晶シリコン膜が形成されるときには、その工程に続けて前記基板の裏面に形成された前記多結晶シリコン膜を除去する圧縮性膜除去工程を実施することを特徴とする半導体装置の製造方法。 - 基板上に埋め込み絶縁膜を介して半導体層を形成したSOI基板にトレンチ分離領域を形成してそのトレンチ内を酸化膜系材料を介して多結晶シリコンで埋め込む構成とした半導体装置の製造方法において、
前記トレンチ分離領域の形成過程で、前記埋め込みに用いる多結晶シリコン膜を形成するときに前記基板の裏面にもその多結晶シリコン膜が形成されるときには、その工程に続けて前記基板の裏面に形成された前記多結晶シリコン膜を除去する圧縮性膜除去工程を実施することを特徴とする半導体装置の製造方法。 - 基板上に埋め込み絶縁膜を介して半導体層を形成したSOI基板にトレンチ分離領域を形成してそのトレンチ内を酸化膜系材料で埋め込む構成とした半導体装置の製造方法において、
前記トレンチ分離領域の形成過程で、トレンチ形成用の加工マスクとして形成する膜の構成で、圧縮性を有する膜として形成される多結晶シリコン膜を形成するときに前記基板の裏面にもその多結晶シリコン膜が形成されるときには、その工程に続けて前記基板の裏面に引張性を有する膜を応力バランスが得られるように成膜する引張性膜形成工程を実施することを特徴とする半導体装置の製造方法。 - 基板上に埋め込み絶縁膜を介して半導体層を形成したSOI基板にトレンチ分離領域を形成してそのトレンチ内を酸化膜系材料を介して多結晶シリコンで埋め込む構成とした半導体装置の製造方法において、
前記トレンチ分離領域の形成過程で、前記埋め込みに用いる多結晶シリコン膜を形成するときに前記基板の裏面にもその多結晶シリコン膜が形成されるときには、その工程に続けて前記基板の裏面に引張性を有する膜を応力バランスが得られるように成膜する引張性膜形成工程を実施することを特徴とする半導体装置の製造方法。 - 請求項3または4に記載の半導体装置の製造方法において、
前記引張性膜形成工程において形成する前記引張性応力を有する膜は、窒化シリコン膜であることを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002324205A JP3994856B2 (ja) | 2002-11-07 | 2002-11-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002324205A JP3994856B2 (ja) | 2002-11-07 | 2002-11-07 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004158711A JP2004158711A (ja) | 2004-06-03 |
JP3994856B2 true JP3994856B2 (ja) | 2007-10-24 |
Family
ID=32803868
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002324205A Expired - Fee Related JP3994856B2 (ja) | 2002-11-07 | 2002-11-07 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3994856B2 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5220988B2 (ja) * | 2005-05-23 | 2013-06-26 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP4291343B2 (ja) | 2006-08-23 | 2009-07-08 | エルピーダメモリ株式会社 | 半導体装置の製造方法 |
JP4937772B2 (ja) * | 2007-01-22 | 2012-05-23 | 東京エレクトロン株式会社 | 基板の処理方法 |
JP6186984B2 (ja) | 2013-07-25 | 2017-08-30 | 三菱電機株式会社 | 半導体装置の製造方法 |
CN110189993A (zh) * | 2018-02-23 | 2019-08-30 | 东莞新科技术研究开发有限公司 | 半导体表面消除内应力的方法 |
CN113035688B (zh) * | 2019-12-09 | 2023-02-28 | 华润微电子(重庆)有限公司 | 一种半导体结构及其制作方法 |
-
2002
- 2002-11-07 JP JP2002324205A patent/JP3994856B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2004158711A (ja) | 2004-06-03 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH11233612A (ja) | 半導体装置のトレンチ隔離形成方法 | |
KR20040096365A (ko) | 반도체소자의 제조방법 | |
US20100062224A1 (en) | Method for manufacturing a micromachined device | |
JP4291343B2 (ja) | 半導体装置の製造方法 | |
KR100438772B1 (ko) | 버블 디펙트를 방지할 수 있는 반도체 소자의 제조방법 | |
JP3933371B2 (ja) | 高選択性cmpを用いた集積回路装置のトレンチ素子分離方法 | |
KR100748905B1 (ko) | 반도체 장치의 트렌치 분리 방법 | |
JP3994856B2 (ja) | 半導体装置の製造方法 | |
KR100732773B1 (ko) | 절연층들간의 들뜸을 방지한 반도체 소자 제조 방법 | |
JP3993820B2 (ja) | 半導体素子の素子分離膜の形成方法 | |
JP4319809B2 (ja) | 半導体装置の製造方法 | |
JP4380116B2 (ja) | 半導体装置の製造方法 | |
JP4499623B2 (ja) | 半導体素子の製造方法 | |
JPH10289946A (ja) | 半導体装置の製造方法 | |
JP3571236B2 (ja) | 半導体装置の製造方法 | |
JP2011003792A (ja) | 半導体装置製造方法 | |
US6060371A (en) | Process for forming a trench device isolation region on a semiconductor substrate | |
KR100515034B1 (ko) | 트렌치 격리 제조 방법 | |
JP2003158177A (ja) | 半導体装置およびその製造方法 | |
KR100492776B1 (ko) | 반도체소자의 제조방법 | |
JP3539102B2 (ja) | トレンチ分離型半導体基板の製造方法 | |
JP2002100671A (ja) | 半導体装置及びその製造方法 | |
KR100632053B1 (ko) | 반도체 장치의 소자 분리막의 제조 방법 | |
KR20040001865A (ko) | 반도체 소자의 트렌치형 소자분리막 형성방법 | |
KR100430582B1 (ko) | 반도체 소자의 제조 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050124 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060814 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060829 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061027 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070710 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070723 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100810 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100810 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100810 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110810 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120810 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130810 Year of fee payment: 6 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |