KR20040001865A - 반도체 소자의 트렌치형 소자분리막 형성방법 - Google Patents

반도체 소자의 트렌치형 소자분리막 형성방법 Download PDF

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Abstract

본 발명은 반도체 제조 기술에 관한 것으로, 특히 소자간의 전기적 분리를 위한 소자분리 공정에 관한 것이며, 더 자세히는 트렌치 소자분리 공정에 관한 것이다. 본 발명은 트렌치형 소자분리 공정시 웨이퍼 전면 및 배면 필름의 응력 불균형에 의한 웨이퍼의 휨 정도를 줄일 수 있는 반도체 소자의 트렌치형 소자분리막 형성방법을 제공하는데 그 목적이 있다. 웨이퍼의 변형(휨)은 웨이퍼에 증착되는 필름의 응력 불균형에 기인한다. 웨이퍼 전면과 후면에 동시에 증착되는 필름은 웨이퍼 양면에 대해 동일한 특성 응력을 갖게 하므로, 웨이퍼의 휨에 기여를 하지 않지만, 웨이퍼의 한쪽 면에만 증착되는 필름은 그 특성 응력에 따라 웨이퍼를 휘게 한다. 일반적으로, 질화막은 인장 응력을 가지며 이에 반해 산화막은 압축 응력을 가진다. 따라서, 질화막과 산화막이 한 면에 있으면 응력이 서로 상쇄되는 효과가 있고, 각각 반대면에 있으면 오히려 변형을 더 크게 하는 효과가 있을 것이다. 본 발명은 트렌치 매립 산화막 증착 전에 웨이퍼 배면의 패드 질화막을 제거함으로써, 웨이퍼 전면의 패드 질화막의 인장성 응력과 트렌치 매립 산화막의 압축성 응력이 균형을 이루게 하여 웨이퍼의 휨 현상을 감소시킨다.

Description

반도체 소자의 트렌치형 소자분리막 형성방법{Method for forming trench type isolation layer in semiconductor device}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 소자간의 전기적 분리를 위한 소자분리 공정에 관한 것이며, 더 자세히는 트렌치 소자분리 공정에 관한 것이다.
트렌치 소자분리(shallow trench isolation, STI) 공정은 반도체 장치의 디자인 룰(design rule)의 감소에 따른 필드 산화막의 열화와 같은 공정의 불안정 요인을 근본적으로 해결할 수 있는 소자분리 공정으로 부각되고 있으며, 향후 1G DRAM 또는 4G DRAM급 이상의 초고집적 반도체 장치 제조 공정에의 적용이 유망한 기술이다.
종래의 STI 공정은 실리콘 기판 상에 패드 산화막 및 패드 질화막을 형성하고, 이를 선택 식각하여 트렌치 마스크를 형성한 다음, 패터닝된 패드 질화막을 식각 마스크로 사용하여 실리콘 기판을 건식 식각함으로써 트렌치를 형성하고, 계속하여 일련의 트렌치 측벽 희생산화 공정(건식 식각에 의한 실리콘 표면의 식각결함의 제거 목적), 측벽 재산화 공정, 버퍼 산화막(CVD 산화막) 증착 공정 등을 실시한 후, 고밀도플라즈마(HDP) 산화막을 증착하여 트렌치를 매립하고, 화학·기계적 연마(chemical mechanical polishing, CMP) 공정을 실시한 다음, 패드 질화막 및패드 산화막을 제거하여 소자분리막을 형성하게 된다.
응력(stress)을 받는 재료는 응력이 증가함에 따라 재료의 변형(strain)을 수반한다. 재료의 변형에는 탄성 변형(elastic strain)과 소성 변형(plastic strain)이 있는데, 탄성 변형은 응력을 제거하였을 때 원 상태로 완벽하게 복원되는 반면 소성 변형은 변형이 완전히 복원되지 않는 특성이 있다.
도 1은 응력-변형 커브(stress-strain curve)를 나타낸 특성도이다.
도 1에 도시된 바와 같이 응력이 증가함에 따라 변형이 증가하지만, 일정한 변형까지는 탄성 변형의 영역이므로 응력을 제거하면 본래의 형태로 복원이 된다. 하지만 옵셋 항복점(offset yield strength) 이상의 응력을 가하게 되면 응력을 제거하여도 'a' 만큼의 변형을 계속 유지하게 된다.
이러한 변형은 주로 재표 내부의 결함 생성을 유발하게 되는데, 우리가 흔히 볼 수 있는 결함으로 전위(dislocation)나 적층결함(stacking fault) 따위의 미세 결함이 있다. 이러한 결함이 생김으로 해서 전체적으로 일정한 양의 소성 변형을 수용하게 되는 것이다. 반도체 공정과 관련하여 이러한 응력-변형 관계를 적용해 보면, 반도체 공정에 가장 많이 쓰이는 실리콘 웨이퍼는 면적에 비해 두께가 얇은 형태를 띄고 있다. 이러한 웨이퍼의 형태는 공정의 진행에 따라 증착된 필름과 실리콘과의 계면에 특성 응력(intrinsic stress)를 유발하게 되는데, 특성 응력은 웨이퍼의 형태 때문에 변형을 휘어짐으로 수용하게 된다. 필름에 의한 응력은 각각 독립적인 것이 아니라 계속 중첩이 된다. 따라서 공정의 내용, 즉 증착 필름의 종류 및 두께 등에 따라 응력에 따른 변형이 증가하게 되는데, 이 변형이 증가함에따라 앞에서 언급한 소성 변형의 영역으로 들어가게 될 경우, 웨이퍼 내부에 많은 양의 결정 결함이 유발될 가능성이 있다. 따라서 웨이퍼의 휨 정도를 잘 조절함으로써 결정 내부에 유발될 수 있는 결함의 생성을 억제할 수 있다.
앞에서 언급한 종래기술에 따른 STI 공정시 패드 산화막, 패드 질화막, CVD 산화막 등은 퍼니스에서 증착되므로, 웨이퍼의 전면 및 배면에 동시에 증착되고 있다.
도 2는 각 STI 공정 단계에 따른 웨이퍼의 휨을 웨이퍼 두께 방향축을 확대하여 나타낸 개념도이다.
도 2를 참조하면, 소자분리 공정이 진행됨에 따라 또 그 공정에서 증착된 필름의 종류가 무엇인지, 중첩된 필름의 양상은 어떠한지에 따라 웨이퍼의 휨 정도가 달라지게 된다. 이러한 웨이퍼의 휨이 임계값을 넘어서면 웨이퍼의 소성 변형이 진행되고, 이러한 소성 변형은 웨이퍼 내부에 다량의 결정 결함을 생성하게 된다. 일단 소성 변형 영역에 진입하게 되면, 이후에 필름을 제거하고 난 후에 탄성 변형이 일어난 부분만큼 회복 되지만, 소성 변형량에 해당하는 결정 결함은 복원되지 않는다. 따라서 이러한 소성 변형이 유발되지 않도록 최대 변형량의 크기를 낮추는 노력이 필요하다. 한편, NEC사에서 98년 IEDM에서 발표한 논문(K Saino et al., IEDM Tech. Dig., 1998, p149)에서도 웨이퍼의 휨에 따른 접합 누설 전류 증가에 대한 내용을 다루고 있는데, 이 논문은 주로 HDP 산화막의 증착 후 어닐 온도가 증가함에 따른 웨이퍼의 휨(warpage) 증가를 다루고 있다. 그러나, HDP 산화막의 증착 후에 어닐을 실시하지 않더라도 웨이퍼는 상당한 정도로 휘어지고 있어 웨이퍼의 휨은 STI 공정의 해결 과제로 대두되고 있다.
도 3은 STI 공정 진행에 따른 바우(bow)값의 변화 특성 그래프로서, 와피지(warpage)값 대신에 바우(bow)값으로 웨이퍼의 휨 정도를 표시하였다. 도 3에는 초기 상태(before), 전면 패드 질화막 식각(ISO Etch) 직후, 측벽 산화막(Wall ox.) 증착 직후, HDP 산화막 증착(HDP Dep.) 직후, 배면 패드 질화막 식각(Backside Etch) 직후, 전면 질화막 스트립(ISO Nit. Strip) 직후의 바우값을 최적 평면(best fit median plane)을 기준으로 각각 나타내고 있다. 도 4는 바우(bow)와 와피지(warpage)를 정의하기 위한 개념도로서, 웨이퍼의 두께 방향축을 확대하여 휨의 차이를 쉽게 알 수 있도록 표현하였다.
한편, 소자분리 영역이 점점 더 미세화됨에 따라 현재의 STI 공정에서는 트렌치를 매립용 산화막으로 HDP 산화막을 일반적으로 사용하고 있다. 그런데, 상기 도 2 및 도 3에 잘 나타난 바와 같이 STI 공정 중 HDP 산화막 증착 이후에 웨이퍼의 휨 정도가 급격히 증가함을 알 수 있다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 트렌치형 소자분리 공정시 웨이퍼 전면 및 배면 필름의 응력 불균형에 의한 웨이퍼의 휨 정도를 줄일 수 있는 반도체 소자의 트렌치형 소자분리막 형성방법을 제공하는데 그 목적이 있다.
도 1은 응력-변형 커브(stress-strain curve)를 나타낸 특성도.
도 2는 각 STI 공정 단계에 따른 웨이퍼의 휨을 웨이퍼 두께 방향축을 확대하여 나타낸 개념도.
도 3은 STI 공정 진행에 따른 바우(bow)값의 변화 특성 그래프.
도 4는 바우(bow)와 와피지(warpage)를 정의하기 위한 개념도.
도 5a 내지 도 5f는 본 발명의 일 실시예에 따른 반도체 소자의 STI 공정도.
* 도면의 주요 부분에 대한 부호의 설명
20 : 실리콘 기판
21a, 21b : 패드 산화막
22a, 22b : 패드 질화막
23 : 트렌치 측벽 산화막
24a, 24b : CVD 산화막
25 : 포토레지스트
26 : HDP 산화막
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 웨이퍼의 전면 및 배면에 제1 및 제2 패드 산화막을 형성하는 단계; 상기 웨이퍼의 전면 및 배면에 제1 및 제2 패드 질화막을 형성하는 단계; 상기 제1 패드 질화막 및 상기 제1 패드 산화막을 패터닝하여 트렌치 마스크층을 형성하는 단계; 상기 트렌치 마스크층을 식각 베리어로 사용하여 상기 웨이퍼를 식각하여 트렌치를 형성하는 단계; 상기 제2 패드 질화막을 제거하는 단계; 및 상기 제2 패드 질화막이 제거된 상기 웨이퍼의 전면에 트렌치 매립 산화막을 형성하는 단계; 상기 트렌치 매립 산화막을 평탄화시키는 단계; 상기 제1 패드 질화막 및 상기 제1 및 제2 패드 산화막을 제거하는 단계를 포함하는 반도체 소자의 트렌치형 소자분리막 형성방법이 제공된다.
웨이퍼의 변형(휨)은 웨이퍼에 증착되는 필름의 응력 불균형에 기인한다. 웨이퍼 전면과 후면에 동시에 증착되는 필름은 웨이퍼 양면에 대해 동일한 특성 응력을 갖게 하므로, 웨이퍼의 휨에 기여를 하지 않지만, 웨이퍼의 한쪽 면에만 증착되는 필름은 그 특성 응력에 따라 웨이퍼를 휘게 한다. 일반적으로, 질화막은 인장 응력을 가지며 이에 반해 산화막은 압축 응력을 가진다. 따라서, 질화막과 산화막이 한 면에 있으면 응력이 서로 상쇄되는 효과가 있고, 각각 반대면에 있으면 오히려 변형을 더 크게 하는 효과가 있을 것이다. 본 발명은 트렌치 매립 산화막 증착 전에 웨이퍼 배면의 패드 질화막을 제거함으로써, 웨이퍼 전면의 패드 질화막의 인장성 응력과 트렌치 매립 산화막의 압축성 응력이 균형을 이루게 하여 웨이퍼의 휨현상을 감소시킨다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
첨부된 도면 도 5a 내지 도 5f는 본 발명의 일 실시예에 따른 반도체 소자의 STI 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.
본 실시예에 따른 STI 공정은 우선, 도 5a에 도시된 바와 같이 실리콘 웨이퍼(20)의 전면 및 배면에 패드 산화막(21a, 21b) 및 패드 질화막(22a, 22b)을 각각 50～200Å 및 500～2500Å의 두께로 형성하고, 소자분리 마스크를 이용한 사진 식각 공정을 실시하여 전면의 패드 질화막(22a) 및 패드 산화막(21a)을 차례로 선택 식각한 다음, 패드 질화막(22b)을 식각 마스크로 사용하여 실리콘 웨이퍼(20)를 2000～5000Å 깊이로 건식 식각함으로써 트렌치를 형성한다.
이어서, 도 5b에 도시된 바와 같이 트렌치 측벽을 열산화시켜 트렌치 측벽 산화막(23)을 형성한다. 이때, 트렌치 측벽 산화막(23)을 형성하기 전에 트렌치 측벽 희생산화 및 산화막 습식 제거공정을 수행할 수 있다.
다음으로, 도 5c에 도시된 바와 같이 실리콘 웨이퍼(20)의 전면 및 배면에 CVD 산화막(24a, 24b)을 증착한다. 여기서, CVD 산화막(24a, 24b)은 스텝 커버리지가 좋은 저압화학기상증착 방식을 사용하여 50～300Å 두께로 형성한다.
계속하여, 도 5d에 도시된 바와 같이 실리콘 웨이퍼(20)의 전면에 포토레지스트(25)를 도포하고, 산화막 식각용액(예컨대, 희석된 HF 용액, BOE 등)을 사용한 습식 식각 공정을 통해 실리콘 웨이퍼(20) 배면의 CVD 산화막(24b)을 제거한다. 이때, 포토레지스트(25)는 CVD 산화막(24b) 제거 공정시 실리콘 웨이퍼(20)의 전면에 증착된 필름을 보호하기 위한 것으로, 제거가 용이한 다른 물질로 대체할 수 있으며, 포토레지스트(25) 도포에 앞서 웨이퍼를 900℃ 이상의 온도로 어닐하여 후속 습식 식각 공정에서의 산화막 식각 속도를 낮출 수 있다. 한편, 싱글 웨이퍼 타입의 장비를 사용하여 CVD 산화막을 웨이퍼 전면에만 형성하는 경우에는 이 과정을 생략할 수 있다.
이어서, 도 5e에 도시된 바와 같이 포토레지스트(25)를 스트립하고, 질화막 식각 용액(예컨대, 인산 용액 등)을 사용한 습식 식각 공정을 통해 웨이퍼 배면의 패드 질화막(22b)을 제거한다. 이때, 웨이퍼 전면에는 CVD 산화막(24a)이 존재하기 때문에 웨이퍼 전면의 패드 질화막(22a)은 제거되지 않는다.
다음으로, 도 5f에 도시된 바와 같이 실리콘 웨이퍼(20) 전면에 HDP 산화막(26)을 증착하여 트렌치를 매립한다.
이후, 화학·기계적 연마(CMP) 공정을 실시하여 HDP 산화막(26)을 평탄화하고, 노출된 웨이퍼 전면의 패드 질화막(22a) 및 웨이퍼 전면 및 배변의 패드 산화막(21a, 21b)을 차례로 습식 제거한다.
상기와 같은 공정 중 상기 도 5e에 도시된 공정 즉, 패드 질화막(22b) 제거 공정까지 마친 상태에서 웨이퍼는 거의 평탄한 상태를 갖게 되며, 오히려 웨이퍼 전면에 남아있는 패드 질화막(22a)에 의해 미세하게 접시 모양으로 휘게 된다. 한편, 후속 공정으로 HDP 산화막(26)이 웨이퍼 전면에 증착되면 패드 질화막(22a)의 인장성 응력과 트렌치 매립 산화막의 압축성 응력이 상쇄되어 어느 정도 균형을 이루게 된다. 이 경우, 웨이퍼 배면에 패드 질화막(22b)이 제거되기 전과 비교하면 웨이퍼의 휨 정도가 현저하게 적게 나타난다. 실험 결과, 웨이퍼 배면에 패드 질화막(22b)이 제거되지 않은 상태에서 HDP 산화막(26)을 증착한 경우에는 웨이퍼의 바우(bow)값이 약 30㎛으로 나타난 반면, 웨이퍼 배면에 패드 질화막(22b)을 제거한 상태에서 HDP 산화막(26)을 증착한 경우에는 웨이퍼의 바우(bow)값이 약 20㎛으로 나타났다. 즉, 본 발명에 따르면 웨이퍼의 휨 정도를 기존의 1/3 정도 개선하는 효과를 기대할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 실시예에서는 트렌치 마스크층으로 패드 산화막/패드 질화막 구조를 사용하는 경우를 일례로 들어 설명하였으나, 본 발명은 패드 산화막과 패드 질화막 사이에 버퍼 폴리실리콘을 더 사용하거나, 패드 질화막 상부에 산화막을 더 사용하는 경우에도 적용할 수 있다.
전술한 본 발명은 트렌치형 소자분리 공정시 웨이퍼 전면 및 배면 필름의 응력 불균형에 의한 웨이퍼의 휨 정도를 줄일 수 있으며, 이로 인하여 웨이퍼의 미세 결함 발생을 줄여 반도체 소자의 동작 특성을 향상시키는 효과가 있다.

Claims (5)

  1. 웨이퍼의 전면 및 배면에 제1 및 제2 패드 산화막을 형성하는 단계;
    상기 웨이퍼의 전면 및 배면에 제1 및 제2 패드 질화막을 형성하는 단계;
    상기 제1 패드 질화막 및 상기 제1 패드 산화막을 패터닝하여 트렌치 마스크층을 형성하는 단계;
    상기 트렌치 마스크층을 식각 베리어로 사용하여 상기 웨이퍼를 식각하여 트렌치를 형성하는 단계;
    상기 제2 패드 질화막을 제거하는 단계; 및
    상기 제2 패드 질화막이 제거된 상기 웨이퍼의 전면에 트렌치 매립 산화막을 형성하는 단계;
    상기 트렌치 매립 산화막을 평탄화시키는 단계;
    상기 제1 패드 질화막 및 상기 제1 및 제2 패드 산화막을 제거하는 단계
    를 포함하는 반도체 소자의 트렌치형 소자분리막 형성방법.
  2. 제1항에 있어서,
    상기 트렌치를 형성하는 단계 수행 후,
    상기 트렌치의 측벽에 열산화막을 형성하는 단계;
    상기 웨이퍼의 전면 및 배면에 제1 및 제2 화학기상증착 산화막을 형성하는단계; 및
    상기 제2 화학기상증착 산화막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 트렌치형 소자분리막 형성방법.
  3. 제2항에 있어서,
    상기 제2 화학기상증착 산화막을 제거하는 단계는,
    상기 제1 화학기상증착 산화막이 형성된 상기 웨이퍼의 전면을 덮는 보호막을 형성하는 단계;
    상기 보호막을 식각 베리어로 사용하여 상기 제2 화학기상증착 산화막을 습식 제거하는 단계; 및
    상기 보호막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 트렌치형 소자분리막 형성방법.
  4. 제3항에 있어서,
    상기 보호막은 포토레지스트인 것을 특징으로 하는 반도체 소자의 트렌치형 소자분리막 형성방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 트렌치 매립 산화막은 고밀도 플라즈마 산화막인 것을 특징으로 하는 반도체 소자의 트렌치형 소자분리막 형성방법.
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