JP2003158177A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ボイドやトレンチ上端に窪みを持たない素子
分離領域を有する半導体装置を提供する。 【解決手段】 フッ酸により、半導体装置１０１上のシ
リコン酸化膜１０２をシリコン基板１０１表面方向にエ
ッチングする。シリコン基板１０１に形成したトレンチ
１０５ａ、１０５ｂおよび１０５ｃの内壁およびシリコ
ン窒化膜１０３の側面をドライエッチングする。これに
より、トレンチ１０５ａ、１０５ｂおよび１０５ｃの上
にシリコン酸化膜１０２およびシリコン窒化膜１０３が
張り出さなくて、トレンチ１０５ａ、１０５ｂおよび１
０５ｃ内のシリコン酸化膜１０７にボイドや窪みが生じ
ない。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に、トレンチ素子分離技術によ
り素子間分離を行う半導体装置およびその製造方法に関
する。

【０００２】

【従来の技術】半導体装置の高集積化および高性能化が
進展するにつれて、素子分離領域の微細化の要求が厳し
くなっている。

【０００３】LSI（大規模集積回路）における基板の素
子間分離には、以前からLOCOS (Local Oxidation of Si
licon)法のような選択酸化技術が用いられてきた。LOCO
S法は、窒化シリコン膜をマスクとしてシリコン基板自
身を熱酸化させる技術で、プロセスが簡単で、また、熱
酸化により得られる素子分離領域のシリコン酸化膜の膜
質が良好であるという大きな利点がある。そのため、LO
COS法は、技術革新の激しいLSIプロセスにおいても、改
良を重ねつつ使われ続けてきた。

【０００４】しかしながら、半導体装置の微細化がさら
に進み、いわゆる０．２５μm世代が本格化してくる
と、LOCOS法による素子分離技術には限界がある。これ
は、LOCOS法の場合、シリコン基板を熱酸化する際に横
方向にも酸化反応が広がるため、バーズビークと呼ばれ
るシリコン酸化膜が素子領域に形成されてしまうからで
ある。素子が微細化されていくとこのバーズビークが無
視できず、所望の寸法に素子が形成できなくなった。バ
ーズビークの抑制には、シリコン窒化膜の直下のパッド
酸化膜を削除する方法が効果的だが、この場合、シリコ
ン窒化膜によるシリコン基板への応力が結晶欠陥を引き
起こすという問題が生じる。よって、トータルではやは
りバーズビークが致命的となり、LOCOS法の場合、微細
化は非常に困難であると言わざるを得ない。

【０００５】そこで、LOCOS法に代わる素子間分離技術
として特開２０００−３１１９３８号公報に記載のよう
なトレンチ素子分離技術が提案されている。そのトレン
チ素子分離技術の製造方法を図７および図８を用いて説
明する。

【０００６】まず、図７（a）に示すように、シリコン
基板３０１の表面に、熱酸化法によりパッド酸化膜とし
て厚さ５〜２０nm程度のシリコン酸化膜３０２を形成し
た後、減圧化学気相成長（LPCVD）法により、厚さ５０
〜２５０nm程度のシリコン窒化膜３０３を形成する。

【０００７】次に、図７（b）に示すように、シリコン
窒化膜３０３上にリソグラフィ法により所定形状のレジ
ストパターン３０４を形成した後、このレジストパター
ン３０４をマスクにして反応性イオンエッチング（RI
E）法によりシリコン窒化膜３０３およびシリコン酸化
膜３０２を加工する。このときシリコン基板３０１の活
性領域となる部分にシリコン窒化膜３０３が残る。

【０００８】次に、図７（c）に示すように、エッチン
グマスクとして用いたレジストパターン３０４を除去し
た後、シリコン窒化膜３０３をマスクとして、RIE法に
よりシリコン基板３０１を、シリコン基板３０１の表面
と垂直方向に異方性エッチングすることにより、所望の
深さを有するトレンチ３０５a、３０５bおよび３０５c
を形成する。

【０００９】次に、図７（d）に示すように、トレンチ
加工時にシリコン基板３０１に導入されるダメージ層を
除去するため、トレンチの底部と側壁を熱酸化により１
０〜５０nmのシリコン酸化膜３０６を形成する。

【００１０】次に、図８（a）に示すように、そのシリ
コン酸化膜３０６をフッ酸により除去する。

【００１１】次に、図８（b）に示すように、シリコン
基板３０１に形成したトレンチの底部と側壁を再度１０
〜５０nm酸化しシリコン酸化膜３０７を形成した後、CV
D法により、シリコン酸化膜３０８を堆積してトレンチ
３０５a、３０５b および３０５c の内部をこのシリコ
ン酸化膜３０８で埋める。

【００１２】次に、図８（c）に示すように、化学機械
研磨（CMP）法により、シリコン窒化膜３０３上のシリ
コン酸化膜３０８が完全に除去されるまで研磨を行う。
これにより、トレンチ３０５a、３０５b および３０５c
の内部以外の部分に形成されたシリコン酸化膜３０８
が除去され、これらのトレンチ３０５a、３０５b およ
び３０５c の内部のみにシリコン酸化膜３０８が残され
る。

【００１３】次に、図８（d）に示したように、トレン
チ内の余分なシリコン酸化膜を除去するためにフッ酸処
理を施した後に、例えば熱リン酸処理を施すことによ
り、活性領域に対応するシリコン窒化膜３０３を除去す
る。以上のようにして、トレンチ素子分離領域が形成さ
れる。

【００１４】また、特開平１０−２２４６２号公報に記
載のようにトレンチ内を多結晶シリコン膜で埋め込むト
レンチ素子分離技術も提案されている。そのトレンチ素
子分離技術の製造方法を図９および図１０を用いて説明
する。

【００１５】まず、図９（a）に示すように、シリコン
基板４０１の表面に、熱酸化法によりパッド酸化膜とし
て厚さ５〜２０nm程度のシリコン酸化膜４０２を形成す
る。次に、LPCVD法により、厚さ５０〜２５０nm程度の
シリコン窒化膜４０３を形成する。

【００１６】次に、図９（b）に示すように、シリコン
窒化膜４０３上にリソグラフィ法により所定形状のレジ
ストパターン４０４を形成した後、このレジストパター
ン４０４をマスクにして反応性イオンエッチング（RI
E）法によりシリコン窒化膜４０３およびシリコン酸化
膜４０２を加工する。

【００１７】次に、図９（c）に示すように、エッチン
グマスクとして用いたレジストパターン４０４を除去し
た後、シリコン窒化膜４０３をマスクとして、RIE法に
よりシリコン基板４０１を、シリコン基板４０１の表面
と垂直方向に異方性エッチングすることにより、所望の
深さを有するトレンチ４０５aおよび４０５b を形成す
る。

【００１８】次に、図９（d）に示すように、トレンチ
加工時にシリコン基板４０１に導入されるダメージ層を
除去するため、トレンチ４０５ａおよび４０５ｂの底部
と側壁を熱酸化して１０〜５０nmのシリコン酸化膜４０
６を形成する。

【００１９】次に、図１０（a）に示すように、シリコ
ン酸化膜４０６をフッ酸により除去し、再度、トレンチ
の底部と側壁を１０〜５０nm酸化してシリコン酸化膜４
０７を形成した後、LPCVD法により多結晶シリコン膜４
０８を堆積してトレンチ４０５aおよび４０５bの内部を
この多結晶シリコン膜４０８で埋める。

【００２０】次に、図１０（b）に示すように、RIE法に
より、多結晶シリコン膜４０８をシリコン基板４０１表
面と同じ位置までエッチバックした後、シリコン窒化膜
４０３上にリソグラフィ法により所定形状のレジストパ
ターン４０９を形成する。このときシリコン基板４０１
表面とは、このシリコン基板４０１と酸化膜４０２の境
界をいう。

【００２１】次に、図１０（c）に示すように、このレ
ジストパターン４０９をマスクにしてRIE法によりシリ
コン窒化膜４０３およびシリコン酸化膜４０２を加工し
た後、レジストパターン４０９を除去する。

【００２２】次に、図１０（d）に示すように、露出し
たシリコン基板４０１表面およびトレンチ内に埋め込ん
だ多結晶シリコン膜４０８を選択的に熱酸化してシリコ
ン酸化膜４１０を得た後、例えば熱リン酸処理を施すこ
とにより、活性領域に対応するシリコン窒化膜４０３を
除去する。以上のようにして、トレンチ４０５ａおよび
４０５ｂとロコス４１０により形成された素子分離領域
が完成する。

【００２３】

【発明が解決しようとする課題】しかしながら、図７，
８に示す特開２０００−３１１９３８号公報の素子分離
技術には以下に示すような問題がある。図１１（ａ），
（ｂ）を用いてその問題を説明する。図１１（a）は図
８（a）に、図１１（b）は図８（c）にそれぞれ対応
し、その工程時点での従来例の問題を詳細に説明する図
である。素子分離深さはデバイスにより異なるが、世代
によりあまり左右されず、２５０〜４００nmは必要であ
る。本発明者等は、特開２０００−３１１９３８号公報
の方法に基づいて素子分離領域を形成した。その結果、
特に、０．２０μm以下の素子分離領域幅において、図
１１（a）に示すように、トレンチ３０５ａ内に埋め込
まれたシリコン酸化膜３０８にボイドと呼ばれる空洞３
１０が発生した。これは、一般的には、素子分離領域の
深さと幅の比、いわゆるトレンチ３０５ａのアスペクト
比が大きくなったことが一原因である。しかしながら、
断面観察を詳細に行うと、シリコン窒化膜３０３のスペ
ースがトレンチ幅より小さくなって、シリコン窒化膜３
０３がトレンチ３０５ａの内側の方向に出っ張った埋め
込み難い構造になっていることがボイド３１０の特に大
きな発生原因であることを突き止めた。トレンチ３０５
ａ、３０５ｂおよび３０５ｃの加工時にトレンチ底部お
よび側壁に発生するダメージは、熱酸化によりトレンチ
底部および側壁部のシリコンを酸化した後、その酸化膜
３０６を除去するプロセスを用いて除去されるが、その
熱酸化時にシリコン窒化膜３０３はほとんど酸化されず
そのまま残ってしまうために、このシリコン窒化膜３０
３の出っ張りが形成されてしまう。現状のCVD技術では
高アスペクト比でこのような形状のトレンチ３０５ａ、
３０５ｂを埋め込むのは困難である。トレンチ３０５ａ
内にボイド３１０が形成されると、図１１（b）に示し
たようにCMP処理後にボイド３１０が残ってしまうた
め、ゲート電極として形成される多結晶シリコン膜（図
示せず）がゲート加工時に除去できずボイド３１０内に
残り、素子がゲート電極（ボイド中の多結晶シリコン
膜）によりショートしてしまうという問題が起こる。ま
た、図１１（b）に示すように、トレンチ３０５ａ内の
シリコン酸化膜３０８の上端周縁に窪み３０９が形成さ
れる。この窪み３０９は半導体基板３０１の表面より下
方に形成されるため、ゲート電極（図示せず）からの電
界集中が起こって、キンク現象やゲート絶縁膜（図示せ
ず）のリーク電流の増大をもたらすという問題がある。

【００２４】この窪み３０９が形成される原因を以下に
説明する。図１１（ａ)，（ｂ）に示すように、トレン
チ３０５ａ内に埋設される酸化膜３０８は、ウエハ側に
直流バイアスが印可された条件下のCVD法により堆積さ
れるが、本従来例のように、シリコン窒化膜３０３のス
ペースがトレンチ３０５ａの幅より小さくなって埋め込
み難い構造になっていると、トレンチ３０５ａの開口部
直下には密度の大きい酸化膜３０８が形成され、トレン
チ３０５ａの上端部の周縁（シリコン窒化膜３０３の陰
に隠れている領域）には、トレンチ３０５ａの開口部直
下と比べて半分以下の密度の酸化膜３０８が形成されて
しまう。その密度の小さな酸化膜３０８はフッ酸に対す
るエッチング速度がその他の領域に形成された酸化膜３
０８よりも著しく大きいため、このような窪み３０９が
形成される。

【００２５】また、密度の小さい酸化膜３０８は吸湿性
が大きい。このため、図示しないゲート電極として多結
晶シリコン膜をCVD法により成長させるときに、CVDの材
料ガスであるシランガスと密度の小さい酸化膜３０８か
ら放出された水分が反応してトレンチ窪み３０９の表面
のみに酸素リッチな多結晶シリコン膜が成長してしま
う。ゲート電極のエッチングは下地のゲート酸化膜に対
して選択性の高い条件にて行われるため、酸素リッチな
多結晶シリコン膜が除去しきれずに残ってしまい、ゲー
ト電極間でショートしてしまうと言う問題がある。

【００２６】また、図９および１０に示す特開平１０−
２２４６２号公報に記載の素子分離技術のように，トレ
ンチ４０５ａ、４０５ｂ内をLPCVD法により形成される
多結晶シリコン膜４０８で埋め込む場合にも同じような
問題は起こる。多結晶シリコン膜４０８は、CVD法によ
り形成されるシリコン酸化膜よりも埋め込み特性は良い
が、特開２０００−３１１９３８号公報の素子分離技術
と同様に、トレンチ４０５ａおよび４０５ｂの加工時に
シリコン基板４０１に導入されるダメージ層を除去する
ための工程を行うと、トレンチ４０５ａおよび４０５ｂ
の幅よりシリコン窒化膜４０３の開口幅の方が小さくな
って、トレンチ４０５ａおよび４０５ｂが埋め込みしに
くい構造になるため、図１２に示すように、トレンチ４
０５ａ内に埋め込まれた多結晶シリコン膜４０８中にボ
イド４１１が形成されてしまう。また、本従来例では、
幅が大きい素子分離領域は熱酸化によるシリコン酸化膜
をLOCOS法により形成しているので、シリコン酸化膜４
１０の両端にバーズビークが形成されてしまうため、素
子が微細化されると、所望の寸法に素子が形成できなく
なるという問題がある。さらに、本従来例で用いられて
いる多結晶シリコン膜４０８は５０〜２００nmと粒径が
大きいものが含まれているため、後工程のゲート酸化や
活性化アニールの高温処理時に多結晶シリコン膜４０８
の再配置が起こったとき、シリコン基板４０１に対して
大きな応力を及ぼし結晶欠陥や結晶に歪みを起こさせ、
デバイス特性を劣化させるという問題がある。

【００２７】なお、上記ボイド３１０，４１１や窪み３
０９の問題は、トレンチ３０５ａ、３０５ｂ、３０５ｃ
および４０５ａ、４０５ｂの幅が０．２μm以下である
場合に著しくなるが、幅が０．２μmを越える場合でも
潜在的に問題になる。従前においては、当業者において
意識されていなかったが、トレンチの幅が０．２μmを
越える場合でも、現実には、窪みが生じていたそこで、
本発明の課題は、ボイドや窪みが無くて確実に素子分離
ができて素子の特性を劣化させない素子分離領域を有す
る半導体装置およびその製造方法を提供することにあ
る。

【００２８】

【課題を解決するための手段】上記の課題を解決するた
め、この発明の半導体装置は、トレンチを有する半導体
基板と、上記半導体基板の表面を含む平面と上記トレン
チの内面との間の空間を隙間なく完全に埋め込む埋め込
み物質とを備え、上記トレンチ内の少なくとも上部の上
記埋め込み物質は、絶縁性素子分離物質であることを特
徴としている。

【００２９】上記構成の半導体装置によれば、上記埋め
込み物質は、上記半導体基板の表面を含む平面と上記ト
レンチの内面との間の空間を隙間なく完全に埋め込む。
そして、上記トレンチ内の少なくとも上部の上記埋め込
み物質は、絶縁性素子分離物質である。したがって、こ
の発明の半導体装置は、発明が解決しょうとする課題の
欄にて説明した埋め込み物質内のボイドや埋め込み物質
の上端コーナの窪みが存在しないため、ゲート電極から
の電界集中によるキンク現象やゲート絶縁膜のリーク電
流の増大を防止できる。

【００３０】１実施の形態では、上記トレンチの上端に
おける幅は０．２μm以下である。

【００３１】従来においては、トレンチの上端における
幅は０．２μm以下であると、埋め込み物質に対して大
きな体積の割合を占めて著しく認識される上記ボイドや
窪みが生じた。しかし、この実施の形態によれば、上記
トレンチの上端における幅は０．２μm以下で、かつ、
ボイドや窪みが無いので、ゲート電極からの電界集中に
よるキンク現象やゲート絶縁膜のリーク電流の増大を防
止できる効果が大きい。

【００３２】また、１実施の形態では、上記トレンチの
幅は底に向かって徐々に小さくなっている。

【００３３】上記実施の形態によれば、上記トレンチの
幅は底に向かって徐々に小さくなっているので、トレン
チ幅が小さくても、例えば、半導体膜や酸化膜等を構成
する埋め込み物質をトレンチ内にボイド無く埋め込むこ
とができる。

【００３４】また、１実施の形態では、上記埋め込み物
質は全て酸化物である。

【００３５】上記実施の形態で用いる埋め込み物質の全
てである酸化膜は、優れた電気絶縁性、化学的安定性、
物理的強度を有して優れた素子分離特性を有していると
共に、現状の製造設備を用いて形成が可能なため、新た
な設備導入が不要となって余計なコストがかからない。

【００３６】また、１実施の形態では、上記酸化物の密
度の均一性が±２５％以内である。

【００３７】上記実施の形態によれば、上記酸化物の密
度の均一性が±２５％以内であるから、トレンチ上端部
のコーナに窪みが形成されない。したがって、ゲート電
極からの電界集中によるキンク現象やゲート絶縁膜のリ
ーク電流の増大を防止できる。

【００３８】また、１実施の形態では、上記トレンチの
底部および側壁に一様な第１の絶縁膜が形成され、上記
トレンチ内の下部の埋め込み物質は、半導体膜を構成す
る物質であり、上記絶縁性素子分離物質は、化学気相成
長法により形成された第２の絶縁膜を構成する物質であ
り、上記トレンチ内は、上記半導体膜と上記第２の絶縁
膜との積層膜により埋め込まれている。

【００３９】上記実施の形態では、上記トレンチ内の下
部に半導体膜が存在するから、トレンチ内を全て酸化膜
で埋め込んだ場合と比べて、トレンチに起因する応力を
小さくできる。したがって、応力による素子の特性劣化
を防止できる。さらに、上記トレンチ内は、下部に位置
する上記半導体膜と上部に位置する上記第２の絶縁膜と
の積層膜により埋め込まれているから、後工程で形成さ
れるゲート電極と上記半導体膜が直接接続されることに
よる特性劣化を防止することができる。

【００４０】また、１実施の形態では、上記半導体膜を
構成する物質は多結晶シリコンである。

【００４１】上記実施の形態で半導体膜を構成する多結
晶シリコンは、現状の製造設備を用いて形成が可能なた
め、新たな設備導入が不要であって、余計な設備コスト
がかからない。また、上記多結晶シリコンは、後工程の
熱処理時のトレンチ起因の応力を小さくできるため、こ
の応力による素子の特性劣化を防止できる。

【００４２】また、１実施の形態では、上記多結晶シリ
コンの粒径が50nm以下である。

【００４３】上記実施の形態では、50nm以下の粒径の多
結晶シリコンを用いているから、後工程の熱処理時のト
レンチ起因の応力をなお一層小さくできて、応力による
素子の特性劣化を防止できる。

【００４４】この発明の半導体装置の製造方法は、半導
体基板上に第１の酸化膜および耐酸化性の絶縁膜を順次
形成する工程と、素子分離領域を形成するべき領域の上
の上記第１の酸化膜および耐酸化性の絶縁膜を除去する
工程と、上記半導体基板に上記耐酸化性の絶縁膜をマス
クとして使用して上記素子分離領域のためのトレンチを
形成する工程と、上記第１の酸化膜および上記耐酸化性
の絶縁膜と、上記トレンチの底部および側壁をエッチン
グする工程と、上記トレンチの底部および側壁に第２の
酸化膜を形成する工程と、上記トレンチを埋め込むよう
に第３の酸化膜を形成して素子分離領域を形成する工程
とを備えることを特徴としている。

【００４５】この発明の半導体装置の製造方法によれ
ば、上記第１の酸化膜および上記耐酸化性の絶縁膜と、
上記トレンチの底部および側壁をエッチングする工程に
より、上記第１の酸化膜および耐酸化性の絶縁膜の側面
がエッチングされて、上記第１の酸化膜および耐酸化性
の絶縁膜のトレンチ上の開口の幅が、上記トレンチの上
端の幅に等しいか、または、上記トレンチの上端の幅よ
りも大きくすることができる。つまり、上記第１の酸化
膜および耐酸化性の絶縁膜が上記トレンチの上に張り出
さないようにして、上記トレンチ内に第３の酸化膜を埋
め込み易くすることができる。したがって、上記第３の
酸化膜の中にボイドが発生するのを防止でき、かつ、ト
レンチ内の第３の酸化膜の上端コーナに窪みが形成され
るのを防止できる。したがって、図示しないＭＯＳＦＥ
Ｔ等の素子のゲート電極からの電界集中によるキンク現
象やゲート絶縁膜のリーク電流の増大を防止できる。

【００４６】また、この発明の半導体装置の製造方法
は、半導体基板上に第１の酸化膜および耐酸化性の絶縁
膜を順次形成する工程と、素子分離領域を形成するべき
領域の上の上記第１の酸化膜および耐酸化性の絶縁膜を
除去する工程と、上記半導体基板に上記耐酸化性の絶縁
膜をマスクとして使用して上記素子分離領域のためのト
レンチを形成する工程と、上記第１の酸化膜および上記
耐酸化性の絶縁膜と、上記トレンチの底部および側壁を
エッチングする工程と、上記トレンチの底部および側壁
に第２の酸化膜を形成する工程と、上記トレンチを埋め
込むように多結晶シリコン膜を形成する工程と、上記多
結晶シリコン膜を上記トレンチ内の下部にのみ残すよう
にエッチバックする工程と、上記多結晶シリコン膜が下
部に存する上記トレンチ内を埋め込むように化学気相成
長法により第３の酸化膜を形成する工程とを備えること
を特徴している。

【００４７】この発明の半導体装置の製造方法によれ
ば、上記第１の酸化膜および上記耐酸化性の絶縁膜と、
上記トレンチの底部および側壁をエッチングする工程に
より、上記第１の酸化膜および耐酸化性の絶縁膜の側面
がエッチングされて、上記第１の酸化膜および耐酸化性
の絶縁膜が上記トレンチの上に張り出さないようにし
て、上記トレンチ内に第３の酸化膜を埋め込み易くする
ことができる。したがって、上記第３の酸化膜の中にボ
イドが発生するのを防止でき、かつ、上記トレンチ内の
第３の酸化膜の上端コーナに窪みが形成されるのを防止
できる。したがって、ＭＯＳＦＥＴ等の素子のゲート電
極からの電界集中によるキンク現象やゲート絶縁膜のリ
ーク電流の増大を防止できる。

【００４８】さらに、上記トレンチの下部に多結晶シリ
コン膜を埋めこんでいるので、後工程の熱処理時にトレ
ンチ起因の応力を小さくできて、素子の特性劣化を防止
できる。より詳しくは、上記多結晶シリコン膜は埋め込
み特性が第３の酸化膜より優れているので、トレンチ幅
が０．２０μm以下の小さなトレンチであっても、上記
多結晶シリコン膜と第３の酸化膜とでトレンチ内を埋め
込むと、トレンチ内を第３の酸化膜のみで埋め込む方法
よりも制御性よく、トレンチ内をボイドおよび窪み無く
埋め込むことができる。

【００４９】さらにまた、この発明の半導体装置の製造
方法は、上記トレンチ内を、多結晶シリコン膜と第３の
酸化膜で埋め込んでいるので、現状の製造設備を用いて
形成が可能なため、新たな設備導入が不要であって、余
計な設備コストがかからない。

【００５０】また、１実施の形態では、上記第１の酸化
膜および上記耐酸化性の絶縁膜と、上記トレンチの底部
および側壁をエッチングする工程によって、上記酸化膜
および上記耐酸化性の絶縁膜が上記トレンチの上に張り
出さないようにしている。

【００５１】上記実施の形態では、上記第１の酸化膜お
よび上記耐酸化性の絶縁膜が上記トレンチの上に張り出
さないので、上記トレンチ内に埋め込まれた第３の酸化
膜にはボイドや窪みが生じることがない。したがって、
ＭＯＳＦＥＴ等の素子のゲート電極からの電界集中によ
るキンク現象やゲート絶縁膜のリーク電流の増大を防止
できる。

【００５２】また、１実施の形態では、上記耐酸化性の
絶縁膜と、上記トレンチの底部および側壁をエッチング
する工程は、ドライエッチングにより行う工程である。

【００５３】上記実施の形態によると、ドライエッチン
グを用いるので、現状の製造設備を用いてエッチング処
理が可能で、新たな設備導入が不要となって余計なコス
トがかからない。

【００５４】また、１実施の形態では、上記耐酸化性の
絶縁膜はシリコン窒化膜である。

【００５５】上記実施の形態に用いたシリコン窒化膜
は、優れた耐酸化性を有している。また、上記シリコン
窒化膜は、現状の製造設備を用いて形成が可能なため、
上記実施の形態の半導体装置の製造方法は、新たな設備
の導入が不要となって、余計なコストがかからないと言
う利点を有する。

【００５６】また、１実施の形態では、上記多結晶シリ
コン膜は化学気相成長法により６５０℃以上の成長温度
にて形成している。

【００５７】上記実施の形態によると、上記多結晶シリ
コン膜を化学気相成長法により６５０℃以上の成長温度
にて形成しているから、50nm以下の粒径の多結晶シリコ
ン膜を制御性よく形成することができる。

【００５８】

【発明の実施の形態】（実施の形態１）本発明の実施の
形態１を、図１および図２を用いて説明する。

【００５９】まず、図１（a）に示すように、シリコン
基板１０１の表面に、熱酸化法によりパッド酸化膜とし
て厚さ５〜２０nm程度の第１の酸化膜としてのシリコン
酸化膜１０２を形成する。次に、LPCVD法により、厚さ
５０〜２５０nm程度の耐酸化性の絶縁膜としてのシリコ
ン窒化膜１０３を形成する。

【００６０】次に、図１（b）に示すように、上記シリ
コン窒化膜１０３上にリソグラフィ法により所定形状の
レジストパターンを形成した後、このレジストパターン
１０４をマスクにしてRIE法によりシリコン窒化膜１０
３およびシリコン酸化膜１０２を加工する。このときシ
リコン基板１０１の活性領域となる部分にシリコン窒化
膜１０３が残る。

【００６１】次に、図１（c）に示すように、エッチン
グマスクとして用いたレジストパターン１０４を除去し
た後、シリコン窒化膜１０３をマスクとして、RIE法に
よりシリコン基板１０１を、シリコン基板１０１の表面
と垂直方向に異方性エッチングすることにより、所望の
深さを有するトレンチ１０５a、１０５b および１０５c
を形成する。次に、フッ酸によりシリコン酸化膜１０
２をシリコン基板１０１表面方向に５〜３０nm程エッチ
ングする。本工程は、後工程においてシリコン窒化膜１
０３とトレンチ１０５ａ、１０５ｂおよび１０５ｃの底
部および側壁（トレンチ内壁）をエッチングする際に、
シリコン酸化膜１０２がトレンチ１０５a、１０５b お
よび１０５c内に凸部を形成してシリコン酸化膜１０７
を埋設しにくい形状になるのを防止するために行われ
る。

【００６２】次に、図１（d）に示すように、等方性ド
ライエッチング法を用いて、シリコン基板１０１に形成
したトレンチ１０５ａ、１０５ｂおよび１０５ｃの内壁
およびシリコン窒化膜１０３を５〜３０nm程除去する。
これにより、トレンチ加工時にシリコン基板１０１に導
入されるダメージ層が除去される。このとき、等方性ド
ライエッチングは、上記トレンチ１０５ａ、１０５ｂお
よび１０５ｃの内壁およびシリコン窒化膜１０３のエッ
チング量が等しいか、または、シリコン窒化膜１０３の
方が大きい条件で行われる。このため、上記トレンチ１
０５a、１０５bおよび１０５cの上にシリコン窒化膜１
０３がはみでることがなくて、図２(ａ)に示すシリコン
酸化膜１０７をトレンチ１０５a、１０５b および１０
５c内に埋設し易い形状を制御性良く簡単に形成するこ
とができる。上記シリコン酸化膜１０７は、第３の酸化
膜の一例であって、埋め込み物質の一例であり、かつ、
絶縁性素子分離物質である酸化シリコンからなる。上記
等方性ドライエッチングの条件は、酸素とCF4の流量比
（全体の流量に対する酸素の割合）が０〜２５％程度、
圧力が１０〜３０Pa程度、マイクロ波パワーは２００〜
８００W程度とした。

【００６３】また、本実施の形態１において、上記シリ
コン酸化膜１０２とシリコン窒化膜１０３およびトレン
チ１０５a、１０５b および１０５cの内壁は、別々にエ
ッチングしたが、これは現行の設備を用いた場合の記述
であって、これら３者のエッチングが同時に実行できる
プロセスの場合、これら３者を同時にエッチングしても
良い。さらに、本工程はドライエッチングには限らず、
ウェットエッチング法を用いても良い。

【００６４】次に、図２（a）に示すように、上記シリ
コン基板１０１に形成したトレンチ１０５a、１０５b
および１０５cの底部と側壁を再度１０〜５０nm酸化し
て第２の酸化膜としてのシリコン酸化膜１０６を形成し
た後、CVD法により、第３の酸化膜としてのシリコン酸
化膜１０７を堆積してトレンチ１０５a、１０５b およ
び１０５c の内部をこのシリコン酸化膜１０７で埋め
る。

【００６５】このとき、上記シリコン酸化膜１０７は、
ウエハ側に直流バイアスが印可された条件の下のCVD法
により堆積される。

【００６６】次に、図２（b）に示すように、化学機械
研磨（CMP）法により、シリコン窒化膜１０３上のシリ
コン酸化膜１０７が完全に除去されるまで研磨を行う。
これにより、トレンチ１０５a、１０５b および１０５c
の内部以外の部分に形成されたシリコン酸化膜１０７
が除去され、これらのトレンチ１０５a、１０５b およ
び１０５c の内部のみにシリコン酸化膜１０７が残され
る。

【００６７】次に、図２（c）に示したように、トレン
チ中の余分な酸化膜１０７をフッ酸により除去した後、
例えば熱リン酸処理を施すことにより、活性領域に対応
するシリコン窒化膜１０３を除去する。以上のようにし
て、トレンチ素子分離領域が形成される。

【００６８】上記実施の形態１の半導体装置の製造方法
によれば、トレンチ加工時にシリコン基板１０１に導入
されるダメージ層を、等方性ドライエッチングにより除
去するので、新たなダメージを導入することなく、トレ
ンチ１０５a、１０５b および１０５cの底部および側壁
を清浄なシリコン表面にすることができる。また、上記
トレンチ１０５a、１０５b および１０５cの底部および
側壁のみのシリコンを除去するのではなく、シリコン窒
化膜１０３も同時に同じ厚さもしくはトレンチ１０５
a、１０５b および１０５cの底部および側壁のシリコン
よりも厚く除去するので、トレンチ幅が０．２μm以下
になっても図１１（ａ）にて説明した従来例より埋め込
みやすい構造が実現できて、CVD法により堆積されるシ
リコン酸化膜１０７をトレンチ１０５a、１０５b およ
び１０５c内に完全に埋め込むことができる。

【００６９】また、上記実施の形態１の半導体装置で
は、上記シリコン酸化膜１０７をトレンチ１０５a、１
０５b および１０５cに埋め込む際に、シリコン窒化膜
１０３およびシリコン酸化膜１０２がトレンチ１０５
a、１０５b および１０５cの周縁の上に出っ張っていな
いため、半導体基板１０１の表面より下方向においてト
レンチ１０５a、１０５b および１０５cの上端部の周縁
に窪みが存在しない。すなわち、上記トレンチ１０５
a、１０５b および１０５cにおいて半導体基板１０１表
面より下方にシリコン酸化膜１０７が完全に埋め込まれ
ている。したがって、ゲート電極（図示せず）からの電
界集中によるキンク現象やゲート絶縁膜（図示せず）の
リーク電流の増大を防止できる。なお、上記半導体基板
１０１の表面とは、半導体基板１０１とシリコン酸化膜
１０２との界面のことを言う。

【００７０】さらに、上記実施の形態１の半導体装置
は、上記シリコン酸化膜１０７をトレンチ１０５a、１
０５b および１０５cに埋め込む際に、シリコン窒化膜
１０３およびシリコン酸化膜１０２がトレンチ１０５
a、１０５b および１０５cの周縁の上に出っ張っていな
いため、トレンチ１０５a、１０５b および１０５c内に
埋設されたシリコン酸化膜１０７の密度の均一性が２５
％以下に形成されている。したがって、従来例の問題と
して説明したようなトレンチの上端部の周縁の酸化膜の
密度低下を防止できるため、ゲート酸化工程以前のフッ
酸処理などで除去されるトレンチ１０５a、１０５b お
よび１０５c内のシリコン酸化膜が少なくできる。した
がって、従来例とは異なって、トレンチ１０５a、１０
５b および１０５c内の上端部周縁において、シリコン
基板１０１の表面より下部に窪みが形成されない。した
がって、ゲート電極からの電界集中によるキンク現象や
ゲート絶縁膜のリーク電流の増大を防止できる。また、
ゲート電極として多結晶シリコン膜をCVD法により成長
させるときに、従来例とは違って、トレンチ酸化膜上部
に酸素リッチな多結晶シリコン膜が成長しないので、ゲ
ートエッチング時にエッチング残りが発生してゲート電
極間がショートすると言う問題が起こらない。

【００７１】（実施の形態２）本発明の実施の形態２
を、図３〜図６を用いて説明する。図４（d）および図
５は本実施の形態２の半導体装置の断面図である。図３
および図４は、本実施の形態２の半導体装置を製造する
手順を示すものである。

【００７２】まず、本実施の形態２の半導体装置の構造
を、図４（d）および図５を用いて説明する。図４（d）
は素子分離領域形成工程が全て完了した段階での断面図
で、図５は図４（b）におけるトレンチ幅が０．２０μm
以下のトレンチ２０５aを拡大した断面図である。

【００７３】図４（d）に示すように、トレンチ幅が
０．２０μm以下の小さなトレンチ２０５aおよび２０５
bにおいて、トレンチ底部および側壁には熱酸化法によ
り第１の絶縁膜かつ第２の酸化膜としてのシリコン酸化
膜２０６が１０〜５０nmの膜厚で形成されており、内部
は下方からCVD法により堆積した多結晶シリコン膜２０
７とCVD法により堆積した第３の酸化膜かつ第２の絶縁
膜としてのシリコン酸化膜２０８の積層構造になってい
る。上記多結晶シリコン膜２０７は、半導体膜の一例で
あり、埋め込み物質の一例である多結晶シリコンからな
り、また、上記シリコン酸化膜２０８は、埋め込み物質
であって、絶縁性素子分離物質の一例である酸化物であ
る酸化シリコンからなる。

【００７４】また、十分幅の広いトレンチ２０５cは、
トレンチ底部および側壁には熱酸化法により第２の酸化
膜としてのシリコン酸化膜２０６が１０〜５０nmの膜厚
で形成されており、トレンチ２０５ｃの端部には多結晶
シリコン膜２０７のサイドウォールが存在し、その他は
CVD法により堆積したシリコン酸化膜２０８によって埋
め込まれている。上記多結晶シリコン膜２０７は埋め込
み特性がシリコン酸化膜２０８より優れるので、トレン
チ幅が０．２０μm以下の小さなトレンチ２０５aおよび
２０５bには、上記多結晶シリコン膜２０７とシリコン
酸化膜２０８との積層構造で埋め込むと、トレンチ２０
５aおよび２０５b内をシリコン酸化膜のみで埋め込む方
法よりも制御性よく、トレンチ２０５aおよび２０５b内
をボイド無く埋め込むことができる。

【００７５】また、図５に示すように、シリコン基板２
０１に形成したトレンチ２０５ａの幅よりシリコン窒化
膜２０３のスペース幅の方が大きく、かつ、トレンチ幅
はシリコン基板２０１表面よりトレンチ底部に向かうに
したがって小さくなっているため、さらに０．２μm以
下にトレンチ幅が小さくなっても、多結晶シリコン膜２
０７をトレンチ内に完全に埋め込むことができる。ま
た、上記多結晶シリコン膜２０７とシリコン酸化膜２０
８との界面は、シリコン基板２０１の表面より下方で、
且つ、図５中に示した深さBとトレンチ幅Aの比が３以下
になることを満足する位置にある。このため、シリコン
酸化膜２０８をボイド無く埋め込むことができるととも
に、ゲート電極と多結晶シリコン膜２０７が直接接続さ
れるのを防げる。さらに、LOCOS法より格段にバーズビ
ークを小さくすることができるので、素子の微細化が可
能となる。

【００７６】また、上記多結晶シリコン膜２０７の粒径
は５〜５０nmと小さい。したがって、後工程のゲート酸
化や活性化アニールなどの高温処理時に多結晶シリコン
膜２０７の再配置が起るが、このとき、粒径がおおきい
場合と比べてシリコン基板２０１に対して応力を小さく
抑えることができるため、結晶欠陥や結晶に歪みが発生
することがなくて素子特性を劣化させることがない。

【００７７】次に、本実施の形態２の半導体装置の形成
方法を、図３および図４を用いて説明する。まず、図３
（a）に示すように、シリコン基板２０１の表面に、熱
酸化法によりパッド酸化膜として厚さ５〜２０nm程度の
第１の酸化膜としてのシリコン酸化膜２０２を形成す
る。次に、LPCVD法により、厚さ５０〜２５０nm程度の
耐酸化性の絶縁膜としてのシリコン窒化膜２０３を形成
する。次に、図３（b）に示すように、上記シリコン窒
化膜２０３上にリソグラフィ法により所定形状のレジス
トパターン２０４を形成した後、このレジストパターン
２０４をマスクにしてRIE法によりシリコン窒化膜２０
３およびシリコン酸化膜２０２を加工する。

【００７８】次に、図３（c）に示すように、エッチン
グマスクとして用いたレジストパターン２０４を除去し
た後、シリコン窒化膜２０３をマスクとして、RIE法に
よりシリコン基板２０１を、シリコン基板２０１の表面
と垂直方向に異方性エッチングすることにより、所望の
深さを有するトレンチ２０５a、２０５bおよび２０５c
を形成する。次に、フッ酸によりシリコン酸化膜２０２
をシリコン基板２０１の表面方向に５〜３０nm程エッチ
ングする。

【００７９】次に、図３（d）に示すように、トレンチ
加工時にシリコン基板２０１に導入されるダメージ層を
除去するため、等方性ドライエッチング法を用いて、シ
リコン基板２０１に形成したトレンチ２０５a、２０５b
および２０５cの底部と側壁およびシリコン窒化膜２０
３を５〜３０nm程除去する。このとき、等方性ドライエ
ッチングは実施の形態１と同じ条件を用いて、トレンチ
２０５a、２０５bおよび２０５cの底部と側壁およびシ
リコン窒化膜２０３のエッチング量が等しいか、または
シリコン窒化膜２０３の方が大きい条件で行われるた
め、シリコン窒化膜２０３およびシリコン酸化膜２０２
の開口幅のほうがトレンチ幅よりも大きくできる。等方
性ドライエッチングの条件は、酸素とCF4の流量比（全
体の流量に対する酸素の割合）が０〜２５％程度、圧力
が１０〜３０Pa程度、マイクロ波パワーは２００〜８０
０W程度とした。

【００８０】次に、図４（a）に示すように、再度、上
記シリコン基板２０１に形成したトレンチ２０５a、２
０５bおよび２０５cの底部と側壁を１０〜５０nm酸化し
て第２の酸化膜としてのシリコン酸化膜２０６を形成し
た後、CVD法により、多結晶シリコン膜２０７を１００
〜５００nm程度堆積してトレンチ２０５aおよび２０５b
の内部をこの多結晶シリコン膜２０７で埋める。このと
き、幅の広いトレンチ２０５cに多結晶シリコン膜２０
７を完全に埋め込むことはできない。この幅の広いトレ
ンチ２０５cのトレンチ幅は通常数μmなので、これを完
全に埋め込むためには、多結晶シリコン膜２０７を最低
でも５００nm以上堆積する必要がある。CVD法により堆
積した多結晶シリコン膜２０７は、シリコン窒化膜２０
３上に堆積する膜厚とトレンチ２０５cの側壁に堆積す
る膜厚がほぼ等しいため、トレンチ２０５cを完全に埋
め込むためには、最低でもトレンチ幅の半分は堆積する
必要があるためである。しかしながら、堆積膜厚が５０
０nm以上になると、堆積時間が長くなってスループット
が落ちると言う問題、および、エッチバックする際にエ
ッチング量増大に伴う加工バラツキが大きくなってトレ
ンチ２０５aおよび２０５bにおける多結晶シリコン膜２
０７とシリコン酸化膜２０８の界面位置が制御できなく
なるという問題が生じる。さらに、図示しないゲート電
極とトレンチ２０５a、２０５bおよび２０５c内の多結
晶シリコン膜２０７とが直接接続されることを防止する
ため、多結晶シリコン膜２０７の上部には第３の酸化膜
としてのシリコン酸化膜２０８を形成して積層構造にす
る必要があるので、多結晶シリコン膜２０７はトレンチ
幅が０．２μm以下と小さいトレンチ２０５aおよび２０
５bを完全に埋め込むことができる膜厚を堆積すればよ
く、幅の広いトレンチ２０５cを全て多結晶シリコン膜
２０７で埋め込む必要はない。また、図６に示すよう
に、図１２の従来例よりも埋め込みやすい構造、すなわ
ち、トレンチを加工するためのシリコン窒化膜２０３の
開口幅がトレンチ幅（シリコン）よりも大きくなってい
るため、トレンチ幅が小さくなってもボイド無く多結晶
シリコン膜２０７をトレンチ２０５a、２０５bおよび２
０５c内に埋め込めることができる。

【００８１】次に、図４（b）に示すように、RIE法によ
り、多結晶シリコン膜２０７をシリコン基板２０１の表
面より下方で、かつ、図５に示した深さBとトレンチ幅A
の比が３以下になることを満足する位置までエッチバッ
クする。その後、CVD法によりシリコン酸化膜２０８を
堆積して、多結晶シリコン膜２０７では埋めることがで
きなかったトレンチ部分を完全に埋める。

【００８２】次に、図４（c）に示すように、化学機械
研磨（CMP）法により、シリコン窒化膜２０３上のシリ
コン酸化膜２０８が完全に除去されるまで研磨を行う。
これにより、トレンチ２０５a、２０５bおよび２０５c
の内部以外の部分に形成されたシリコン酸化膜２０８が
除去され、これらのトレンチ２０５a、２０５bおよび２
０５cの内部のみにシリコン酸化膜２０８が残される。

【００８３】次に、例えば熱リン酸処理を施すことによ
り、活性領域に対応するシリコン窒化膜２０３を除去す
る。以上のようにして、図４（d）に示したようにトレ
ンチ素子分離領域が完成する。

【００８４】

【発明の効果】以上より明らかなように、この発明の半
導体装置によれば、半導体基板の表面を含む平面とトレ
ンチの内面との間の空間を埋め込み物質で隙間なく完全
に埋め込むと共に、上記トレンチ内の少なくとも上部の
上記埋め込み物質は、絶縁性素子分離物質であるので、
埋め込み物質内のボイドや埋め込み物質の上端コーナの
窪みが存在しなくて、ゲート電極からの電界集中による
キンク現象やゲート絶縁膜のリーク電流の増大を防止で
きる。

【００８５】１実施の形態では、上記トレンチの上端に
おける幅は０．２μm以下で、かつ、ボイドや窪みが無
いので、ゲート電極からの電界集中によるキンク現象や
ゲート絶縁膜のリーク電流の増大を防止できる効果が大
きい。

【００８６】また、１実施の形態では、上記トレンチの
幅は底に向かって徐々に小さくなっているので、トレン
チ幅が小さくても、例えば、半導体膜や酸化膜等を構成
する埋め込み物質をトレンチ内にボイド無く埋め込むこ
とができる。

【００８７】また、１実施の形態では、上記埋め込み物
質は全て酸化物であるので、確実に素子分離ができる。
また、上記酸化物は現状の製造設備を用いて形成が可能
なため、新たな設備導入が不要となって余計なコストが
かからないと言う利点を有する。。

【００８８】また、１実施の形態によれば、上記酸化物
の密度の均一性が±２５％以内であるから、トレンチ上
端部のコーナに窪みが形成されない。したがって、ゲー
ト電極からの電界集中によるキンク現象やゲート絶縁膜
のリーク電流の増大を防止できる。

【００８９】また、１実施の形態では、上記トレンチの
底部および側壁に一様な第１の絶縁膜が形成され、上記
トレンチ内の下部の埋め込み物質は、半導体膜を構成す
る物質であり、上記絶縁性素子分離物質は、化学気相成
長法により形成された第２の絶縁膜を構成する物質であ
り、上記トレンチ内は、上記半導体膜と上記第２の絶縁
膜との積層膜により埋め込まれているので、トレンチ内
が全て酸化膜で埋め込まれた場合と比べて、応力を小さ
くでき、したがって、応力による素子の特性劣化を防止
できる。さらに、上記トレンチ内は、下部に位置する上
記半導体膜と上部に位置する上記第２の絶縁膜との積層
膜により埋め込まれているから、後工程で形成されるゲ
ート電極と上記半導体膜が直接接続されることによる特
性劣化を防止することができる。

【００９０】また、１実施の形態では、上記半導体膜を
構成する物質は多結晶シリコンであり、この多結晶シリ
コンは、現状の製造設備を用いて形成が可能なため、新
たな設備導入が不要であって、余計な設備コストがかか
らない。また、上記多結晶シリコンは、後工程の熱処理
時のトレンチ起因の応力を小さくできるため、この応力
による素子の特性劣化を防止できる。

【００９１】また、１実施の形態では、50nm以下の粒径
の多結晶シリコンを用いているから、後工程の熱処理時
のトレンチ起因の応力をなお一層小さくできて、応力に
よる素子の特性劣化を防止できる。

【００９２】また、この発明の半導体装置の製造方法に
よれば、半導体基板上の第１の酸化膜および耐酸化性の
絶縁膜と、トレンチの底部および側壁をエッチングする
工程を備えるので、上記第１の酸化膜および耐酸化性の
絶縁膜を上記トレンチの上に張り出さないようにするこ
とが可能で、上記トレンチ内に第３の酸化膜を埋め込み
易くして、上記第３の酸化膜の中にボイドが発生するの
を防止でき、かつ、トレンチ内の第３の酸化膜の上端コ
ーナに窪みが形成されるのを防止できる。したがって、
この発明の半導体装置の製造方法によれば、ＭＯＳＦＥ
Ｔ等の素子のゲート電極からの電界集中によるキンク現
象やゲート絶縁膜のリーク電流の増大を防止できる。

【００９３】また、この発明の半導体装置の製造方法に
よれば、半導体基板上の第１の酸化膜および耐酸化性の
絶縁膜をエッチングする工程を備えるので、上記第１の
酸化膜および耐酸化性の絶縁膜がトレンチの上に張り出
さないようにすることが可能で、トレンチ内の第３の酸
化膜にボイドおよび窪みが形成されるのを防止でき、さ
らに、トレンチの下部に多結晶シリコン膜を埋めこんで
いるので、後工程の熱処理時にトレンチ起因の応力を小
さくできて、素子の特性劣化を防止できる。

【００９４】さらにまた、この発明の半導体装置の製造
方法は、上記トレンチ内を、多結晶シリコン膜と第３の
酸化膜で埋め込んでいるので、現状の製造設備を用いて
形成が可能なため、新たな設備導入が不要であって、余
計な設備コストがかからない。

【００９５】また、１実施の形態では、上記第１の酸化
膜および上記耐酸化性の絶縁膜と、上記トレンチの底部
および側壁をエッチングする工程によって、上記第１の
酸化膜および上記耐酸化性の絶縁膜が上記トレンチの上
に張り出さないようにしているので、上記トレンチ内に
埋め込まれた第３の酸化膜にボイドや窪みが生じるのを
防止できて、ＭＯＳＦＥＴ等の素子のゲート電極からの
電界集中によるキンク現象やゲート絶縁膜のリーク電流
の増大を防止できる。

【００９６】また、１実施の形態では、上記耐酸化性の
絶縁膜と、上記トレンチの底部および側壁をエッチング
する工程は、ドライエッチングにより行う工程であるの
で、現状の製造設備を用いてエッチング処理が可能で、
新たな設備導入が不要となって余計なコストがかからな
い。

【００９７】また、１実施の形態は、上記耐酸化性の絶
縁膜としてシリコン窒化膜を用いるので、新たな設備の
導入が不要となって、余計なコストがかからないと言う
利点を有する。

【００９８】また、１実施の形態では、上記多結晶シリ
コン膜を化学気相成長法により６５０℃以上の成長温度
にて形成しているので、50nm以下の粒径の多結晶シリコ
ン膜を制御性よく形成することができる。

【図面の簡単な説明】

【図１】 図１(ａ)、(ｂ)、(ｃ)および(ｄ）は本発明
の実施の形態１の半導体装置のトレンチ素子分離領域を
形成する方法を説明する図である。

【図２】 図２(ａ)、(ｂ)および(ｃ）は本発明の実施
の形態１の半導体装置のトレンチ素子分離領域を形成す
る方法を説明する図である。

【図３】 図３(ａ)、(ｂ)、(ｃ)および(ｄ）は本発明
の実施の形態２の半導体装置のトレンチ素子分離領域を
形成する方法を説明する図である。

【図４】 図４(ａ)、(ｂ)、(ｃ)および(ｄ）は本発明
の実施の形態２の半導体装置のトレンチ素子分離領域を
形成する方法を説明する図である。

【図５】 図５は本発明の実施の形態２の半導体装置の
素子分離領域を説明する図である。

【図６】 図６は図４（a）を詳細に説明する図であ
る。

【図７】 図７(ａ)、(ｂ)、(ｃ)および(ｄ）は従来の
半導体装置のトレンチ素子分離領域を形成する方法を説
明する図である。

【図８】 図８(ａ)、(ｂ)、(ｃ)および(ｄ）は従来の
半導体装置のトレンチ素子分離領域を形成する方法を説
明する図である。

【図９】 図９(ａ)、(ｂ)、(ｃ)および(ｄ）は従来の
半導体装置のトレンチ素子分離領域を形成する方法を説
明する図である。

【図１０】 図１０(ａ)、(ｂ)、(ｃ)および(ｄ）は従
来の半導体装置のトレンチ素子分離領域を形成する方法
を説明する図である。

【図１１】 図１１(ａ)および(ｂ)は図８（b）および
（d）を詳細に説明する図である。

【図１２】 図１２は図１０（a）を詳細に説明する図
である。

【符号の説明】

１０１、２０１ シリコン半導体基板 １０２、１０６、１０７、２０２、２０６、２０８ シ
リコン酸化膜 １０３、２０３ シリコン窒化膜 １０５a 、１０５b 、１０５c 、２０５a 、２０５b 、
２０５c トレンチ ２０７ 多結晶シリコン膜 ３０９ 酸化膜の窪み

Claims (14)

【特許請求の範囲】
1. 【請求項１】 トレンチを有する半導体基板と、 上記半導体基板の表面を含む平面と上記トレンチの内面
   との間の空間を隙間なく完全に埋め込む埋め込み物質と
   を備え、 上記トレンチ内の少なくとも上部の上記埋め込み物質
   は、絶縁性素子分離物質であることを特徴とする半導体
   装置。
2. 【請求項２】 請求項１に記載の半導体装置において、 上記トレンチの上端における幅は０．２μm以下である
   ことを特徴とする半導体装置。
3. 【請求項３】 請求項１または２に記載の半導体装置に
   おいて、 上記トレンチの幅は底に向かって徐々に小さくなること
   を特徴とする半導体装置。
4. 【請求項４】 請求項１乃至３のいずれか１つに記載の
   半導体装置において、 上記埋め込み物質は全て酸化物であることを特徴とする
   半導体装置。
5. 【請求項５】 請求項４に記載の半導体装置において、 上記酸化物の密度の均一性が±２５％以内であることを
   特徴とする半導体装置。
6. 【請求項６】 請求項１乃至３のいずれか１つに記載の
   半導体装置において、 上記トレンチの底部および側壁に一様な第１の絶縁膜が
   形成され、 上記トレンチ内の下部の埋め込み物質は、半導体膜を構
   成する物質であり、上記絶縁性素子分離物質は、化学気
   相成長法により形成された第２の絶縁膜を構成する物質
   であり、上記トレンチ内は、上記半導体膜と上記第２の
   絶縁膜との積層膜により埋め込まれていることを特徴と
   する半導体装置。
7. 【請求項７】 請求項６に記載の半導体装置において、 上記半導体膜を構成する物質は多結晶シリコンであるこ
   とを特徴とする半導体装置。
8. 【請求項８】 請求項７に記載の半導体装置において、 上記多結晶シリコンの粒径が50nm以下であることを特徴
   とする半導体装置。
9. 【請求項９】 半導体基板上に第１の酸化膜および耐酸
   化性の絶縁膜を順次形成する工程と、 素子分離領域を形成するべき領域の上の上記第１の酸化
   膜および耐酸化性の絶縁膜を除去する工程と、 上記半導体基板に上記耐酸化性の絶縁膜をマスクとして
   使用して上記素子分離領域のためのトレンチを形成する
   工程と、 上記第１の酸化膜および上記耐酸化性の絶縁膜と、上記
   トレンチの底部および側壁をエッチングする工程と、 上記トレンチの底部および側壁に第２の酸化膜を形成す
   る工程と、 上記トレンチを埋め込むように第３の酸化膜を形成して
   素子分離領域を形成する工程とを備えることを特徴とす
   る半導体装置の製造方法。
10. 【請求項１０】 半導体基板上に第１の酸化膜および耐
    酸化性の絶縁膜を順次形成する工程と、 素子分離領域を形成するべき領域の上の上記第１の酸化
    膜および耐酸化性の絶縁膜を除去する工程と、 上記半導体基板に上記耐酸化性の絶縁膜をマスクとして
    使用して上記素子分離領域のためのトレンチを形成する
    工程と、 上記第１の酸化膜および上記耐酸化性の絶縁膜と、上記
    トレンチの底部および側壁をエッチングする工程と、 上記トレンチの底部および側壁に第２の酸化膜を形成す
    る工程と、 上記トレンチを埋め込むように多結晶シリコン膜を形成
    する工程と、 上記多結晶シリコン膜を上記トレンチ内の下部にのみ残
    すようにエッチバックする工程と、 上記多結晶シリコン膜が下部に存する上記トレンチ内を
    埋め込むように化学気相成長法により第３の酸化膜を形
    成する工程とを備えることを特徴とする半導体装置の製
    造方法。
11. 【請求項１１】 請求項９または１０に記載の半導体装
    置の製造方法において、上記酸化膜および上記耐酸化性
    の絶縁膜と、上記トレンチの底部および側壁をエッチン
    グする工程によって、上記酸化膜および上記耐酸化性の
    絶縁膜が上記トレンチの上に張り出さないようにするこ
    とを特徴とする半導体装置の製造方法。
12. 【請求項１２】 請求項９乃至１１のいずれか１つに記
    載の半導体装置の製造方法において、上記耐酸化性の絶
    縁膜と、上記トレンチの底部および側壁をエッチングす
    る工程は、ドライエッチングにより行う工程であること
    を特徴とする半導体装置の製造方法。
13. 【請求項１３】 請求項９乃至１２のいずれか１つに記
    載の半導体装置の製造方法において、上記耐酸化性の絶
    縁膜はシリコン窒化膜であることを特徴とする半導体装
    置の製造方法。
14. 【請求項１４】 請求項１０乃至１３のいずれか１つに
    記載の半導体装置の製造方法において、上記多結晶シリ
    コン膜は化学気相成長法により６５０℃以上の成長温度
    にて形成することを特徴とする半導体装置の製造方法。