JPH11307625A

JPH11307625A - 半導体装置およびその製造方法

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Publication number: JPH11307625A
Application number: JP11460998A
Authority: JP
Inventors: Toshiyuki Mine; 利之峰; Natsuki Yokoyama; 夏樹横山; Itsuki Sudo; 敬己須藤; Koji Fujisaki; 耕司藤▲崎▼
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1998-04-24
Filing date: 1998-04-24
Publication date: 1999-11-05

Abstract

(57)【要約】【課題】開口幅２００ｎｍ以下の微細なＳｉ溝を、ボイ
ドやシームを発生させることなく埋め込む。【解決手段】Ｓｉ溝内に形成した溝内酸化膜をウエット
エッチングで除去し、ＣＶＤ法で堆積する埋め込み絶縁
膜の下地をＳｉとＳｉ₃Ｎ₄膜で形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に係り、特に浅溝アイソレーションを有する
半導体装置およびその製造方法に関する。

【０００２】

【従来の技術】従来から、ＭＯＳトランジスタ等の半導
体素子間の素子分離には、Ｓｉ基板を選択的に酸化する
ＬＯＣＯＳ法が用いられてきた。しかし、ＬＯＣＯＳ法
では微細化と素子分離特性の両立が困難なため、Ｓｉ基
板に浅溝を形成した後、その溝を絶縁膜で埋め込み、平
坦化する方法、いわゆる浅溝アイソレーション法が主流
になってきた。浅溝アイソレーションは、３００ｎｍ以
下の微細な分離幅でも優れた分離特性を示すため、高集
積化には不可欠な技術となっている。これらは、例え
ば、「An Optimized Densification of the Filled Oxi
de for QuarterMicron Shallow Trench Isolation (ST
I)」Han Sin Lee et al, Symp. on VLSITech. Dig., pp1
56, 1996 などで紹介されている。以下、図９，図１０
を用いて従来の浅溝アイソレーション製造方法の説明を
行う。

【０００３】まず、単結晶Ｓｉ基板３０１を熱酸化して
ＳｉＯ₂ 膜３０２を形成した後、減圧化学気相成長法
（以下ＬＰ−ＣＶＤ法）によりＳｉ₃Ｎ₄膜３０３を堆積
する。通常、ＳｉＯ₂ 膜３０２の膜厚は１０ｎｍ以上３
０ｎｍ以下、Ｓｉ₃Ｎ₄膜３０３の膜厚は１００ｎｍ以上
２００ｎｍ以下に設定される。続いて、クリプトンフロ
ライド（ＫｒＦ）エキシマレーザリソグラフィー技術お
よびドライエッチング技術を用いて、上記ＣＶＤ−Ｓｉ
₃Ｎ₄膜３０３、およびＳｉＯ₂ 膜３０２を所定の形状に
加工し、レジストパターンを除去する（図９（ａ））。
Ｓｉ₃Ｎ₄パターン３０３の幅はデバイスにより異なる
が、ＫｒＦエキシマレーザリソグラフィーの超解像技術
を用いた場合、最小加工寸法は約１５０ｎｍ程度、電子
線（ＥＢ）リソグラフィーでは約８０ｎｍ程度である。

【０００４】次に、ドライエッチング法によりＳｉ₃Ｎ₄
膜３０３をマスクとして、Ｓｉ基板３０１をエッチング
し、Ｓｉ溝３０５を形成する。Ｓｉ溝３０５のエッチン
グ深さは品種により異なるが、通常２５０ｎｍ〜４００
ｎｍが必要である。また、Ｓｉ溝３０５のテーパ角度は
８０゜以上９０゜以下に設定される。この後、基板表面
の洗浄を行った後、周知の熱酸化法によりＳｉ溝３０５
内にＳｉＯ₂ 膜306を形成する（図９（ｂ））。膜厚は
１０ｎｍ以上３０ｎｍ以下が一般的である。

【０００５】次に、埋め込み特性に優れた化学気相成長
法（ＣＶＤ法）を用いて、上記Ｓｉ溝３０５内にＳｉＯ
₂ 膜３０７を埋め込む。この埋め込みＳｉＯ₂ 膜３０７
の形成には、オゾン（Ｏ₃ ）とテトラエトキシシラン
（ＴＥＯＳ）を熱反応させる方法が主流になっている。
以下、その詳細を記述する。

【０００６】まず最初に、Ｏ₃ とＴＥＯＳを用いた埋め
込みＳｉＯ₂ 膜堆積時の留意点を記述する。ここでは、
上記ＳｉＯ₂ 膜をＯ₃ −ＴＥＯＳ膜と記載する。Ｏ₃ −
TEOS膜の堆積では、Ｏ₃ から発生した酸素ラジカルの作
用によりＴＥＯＳが重合し、ＴＥＯＳの多量体（中間
体）が作られる。この多量体は、フローライクな形状を
もたらすため堆積中に自己平坦化が進行し、良好な埋め
込み形状を示すと考えられている。

【０００７】Ｏ₃ −ＴＥＯＳ膜は酸化剤であるＯ₃ の濃
度が高いほど膜質が向上するが、逆に堆積膜厚やその形
状（表面凹凸の大きさ等）が下地材料の影響を受けやす
くなる特徴を持つ。これは、先に示した重合反応によ
り、Ｈ₂Ｏ，Ｃ₂Ｈ₅ＯＨ等の副生成物が発生し、多量体
の表面吸着を阻害することが原因である。特に、下地材
料が親水性を示すＳｉＯ₂ 膜の場合は下地依存性が大き
く、常圧近傍の圧力で堆積する場合、Ｏ₃ 濃度が１００
ｇ／ｍ³ 以上になると平坦な連続膜が得られなくなる不
具合が生じる。

【０００８】この下地依存性を解消する方法として、以
下の２つの方法が適用されている。１つは、下地依存性
の小さい低濃度のＯ₃ −ＴＥＯＳ膜を最初に堆積した
後、その上部に高濃度のＯ₃ −ＴＥＯＳ膜を堆積する２
ステップ低温堆積法である。堆積温度は３５０℃〜４５
０℃以下の温度範囲で用いられ、低濃度のＯ₃ −TEOS膜
の膜厚は３０〜４０ｎｍが必要とされている。低濃度Ｏ
₃ −ＴＥＯＳ膜形成時のＯ₃ 濃度は、約４０ｇ／ｍ³ 以
下、高濃度Ｏ₃ −ＴＥＯＳのそれは、１００ｇ／ｍ³ 以
上が一般的である。また、低濃度Ｏ₃ −ＴＥＯＳ膜はＯ
₃ 濃度が小さいためフロー性は示さず、下地の形状を反
映したコンフォーマルな形状となる。

【０００９】もう１つの下地依存生解消方法は５００℃
〜５８０℃の温度範囲で形成する１ステップ高温堆積法
である。この方法は、Ｏ₃ 濃度１００ｇ／ｍ³ 以上の高
濃度Ｏ₃ −ＴＥＯＳ膜を最初から堆積する方法である。
堆積温度が５００℃以上になると、ＴＥＯＳの多量体の
濃度が減少するため、Ｏ₃ 濃度を大きくしても下地依存
性が小さくなり、膜質のよい高濃度Ｏ₃ −ＴＥＯＳ単層
膜の埋め込みが可能となる。但し、ＴＥＯＳの多量体も
減少するためフロー性の堆積は示さず、コンフォーマル
な埋め込み形状となる。従って、溝の中央部にはシーム
と呼ばれる膜の合わせ目が存在する。また、フロー性を
示さないため、埋め込むＳｉ溝の形状は順テーパの溝に
限られる。何れの方法を用いても、上記埋め込みＯ₃ −
ＴＥＯＳ膜３０７の膜厚は、Ｓｉ溝３０５深さと同等
か、それ以上に設定される。

【００１０】続いて、窒素雰囲気中、もしくは酸素を含
んだ窒素雰囲気中で熱処理を行い、上記埋め込みＯ₃ −
ＴＥＯＳ膜３０７の膜質の改善を行う。熱処理温度は高
いほど好ましいが、一般的には９５０℃以上１０５０℃
以下が現実的な温度である。

【００１１】次に、ＬＰ−ＣＶＤ法によりＳｉ₃Ｎ₄膜３
０９を堆積した後、周知の方法によりパターニングを行
う。上記Ｓｉ₃Ｎ₄膜３０９は化学機械研磨（ＣＭＰ）法
による埋め込みＯ₃ −ＴＥＯＳ膜３０７研磨の際のデッ
シング防止として用いられ、Ｓｉ溝３０５幅の広い部分
を上記Ｓｉ₃Ｎ₄膜３０９で覆うように設定する（図９
（ｃ））。続いて、ＣＭＰ法を用いて、Ｓｉ溝３０５を
埋め込んでいるＯ₃ −ＴＥＯＳ膜３０７、およびＳｉ₃
Ｎ₄膜３０３，３０９の研磨を行ない、表面を完全に平
坦化する。通常、ＣＭＰによる研磨では、埋め込みＯ₃
−ＴＥＯＳ膜307の表面がＳｉ基板３０１表面より落ち
込まないように設定する（図９（ｄ））。

【００１２】次に、Ｓｉ溝３０５形成のマスクとして用
いたＳｉ₃Ｎ₄膜３０３、およびＳｉ溝３０５幅の広い部
分を覆っているＳｉ₃Ｎ₄膜３０９の除去を行う(図１０
(ａ))。上記Ｓｉ₃Ｎ₄膜３０３，３０９の除去は、１６
０℃以上に熱した熱リン酸によるウエットエッチング、
もしくはドライエッチングにより行う。

【００１３】続いて、チャネルストッパ３１０となるボ
ロンを、イオン打ち込み法を用いて所定の領域に形成し
た後、Ｓｉ基板３０１表面のＳｉＯ₂ 膜３０２をＨＦ水
溶液を用いて除去する（図１０（ｂ））。

【００１４】次に、Ｓｉ基板３０１表面の洗浄を行なっ
た後、ウエット酸化法によりゲート酸化膜３１１を形成
する。上記ゲート酸化膜３１１の膜厚も品種により異な
るが、そのほとんどは３ｎｍ以上２０ｎｍ以下である。
この後、ＬＰ−ＣＶＤ法によりリンを高濃度に含んだリ
ンドープ多結晶Ｓｉ膜３１２、およびＳｉＯ₂ 膜313を
順次堆積する（図１０（ｃ））。一般には、ゲート電極
の配線抵抗を下げるため、上記リンドープ多結晶Ｓｉ膜
３１２膜の上層にＷ（タングステン）、Ｔｉ（チタ
ン），ＴｉＮ（チタンナイトライド）等のメタル材料、
ないしはそれらの積層膜が用いられる。

【００１５】この後、ＫｒＦエキシマレーザリソグラフ
ィー、およびドライエッチング法により上記ＳｉＯ₂ 膜
３１３／リンドープ多結晶Ｓｉ膜３１２を順次加工し、
ゲート電極３１２とする。続いて、イオン打ち込み法を
用いて所定の領域にリン(Ｐ)を打ち込んだ後、リンを活
性化するための窒素アニールを行い、ソース３１４およ
びドレイン３１５を形成する（図１０（ｄ））。この
後、ゲート電極３１２，ソース３１４，ドレイン３１５
に配線を接続し、ＭＯＳトランジスタの製造を終了す
る。

【００１６】

【発明が解決しようとする課題】上述したように、Ｓｉ
溝内に熱酸化膜を形成した後、Ｏ₃ −ＴＥＯＳ膜による
埋め込みを行うには、下地依存性の解消が必須である。
図１１に、従来方法の埋め込み形状の概要とその問題点
を示す。ここでは、Ｓｉ溝の開口幅（Ｓｉ₃Ｎ₄膜パター
ン間隔）を２００ｎｍ、ＣＭＰのストッパとなるＳｉ₃
Ｎ₄膜の膜厚を100ｎｍ、Ｓｉ溝の深さを３００ｎｍとし
て示した。図１１（ａ）は、３５０℃〜４５０℃の温度
範囲で堆積する２ステップ低温堆積法の結果を、図１１
（ｂ）は５００℃〜５８０℃の温度範囲で堆積する１ス
テップ高温堆積法の結果の断面を示した図である。

【００１７】図１１（ａ）に示したように、２ステップ
低温堆積では、フロー性のない３０〜４０ｎｍの低濃度
のＯ₃ −ＴＥＯＳ膜を１層目に堆積する必要が生じる。
このときのアスペクト比は２であるが、その上層に位置
する高濃度Ｏ₃ −ＴＥＯＳ膜を堆積するときの実質的な
アスペクト比は、低濃度Ｏ₃ −ＴＥＯＳの存在により
２.８〜３.３に増大する。このため、フロー性に優れた
高濃度Ｏ₃ −ＴＥＯＳを用いても、Ｓｉ溝中央部にはボ
イド（空洞）が発生する。我々が行った熱酸化膜上にお
ける２ステップ低温堆積法の実験の範囲では、アスペク
ト比：約２が埋め込みの限界であり、それ以上のアスペ
クト比では溝中央部にボイドが発生した。従って、Ｓｉ
溝開口部に位置するＳｉ₃Ｎ₄膜の膜厚を１００ｎｍ、Ｓ
ｉ溝深さを３００ｎｍとした場合、ボイドを発生するこ
となく埋め込み可能な開口幅は約２６０ｎｍ程度が限界
であり、それ以上の微細なＳｉ溝を埋め込むことはでき
なかった。

【００１８】一方、１ステップ高温堆積はアスペクト比
が約２.５程度まで、ボイドを発生することなく埋め込
むことが可能であった。従って、上述した条件であれ
ば、１６０ｎｍ程度の開口幅までボイドを発生すること
なく埋め込みが可能である。しかし、同膜はフロー性が
ないために、シームと呼ばれる膜の合わせ目が存在する
（図１１（ｂ））。シームは耐薬品性が小さいために、
洗浄工程における削れ量が大きく、場合によってはスパ
イク状の溝になる。このスパイク状の溝は、後のゲート
配線加工の際にエッチング残りなどを誘発する原因とな
る。また、高温堆積法は、低温堆積法に比べ堆積速度が
小さく、スループットが低下する問題も大きな課題の１
つである。

【００１９】本発明の目的は、開口幅２５０ｎｍ以下の
Ｓｉ溝内に、ボイドやシームを発生させることなく、浅
溝アイソレーションの埋め込み絶縁膜を形成し、ゲート
電極加工時の歩留りを向上させることにある。

【００２０】

【課題を解決するための手段】上記目的は、Ｓｉ溝内に
形成したＳｉ酸化膜を一度除去した後、Ｏ₃ −TEOS膜を
堆積することにより達成される。すなわち、Ｏ₃ −ＴＥ
ＯＳ膜を堆積する下地を、ＳｉとＳｉ₃Ｎ₄膜にすること
で開口幅２００ｎｍ以下、溝深さ４００ｎｍ以下のＳｉ
溝を、ボイドやシームを発生させることなく埋め込むこ
とが可能となる。

【００２１】現在、浅溝アイソレーションはＤＲＡＭ、
フラッシュメモリへの適用を目指し研究開発が進められ
ている。また、ＡＳＩＣ等の一部の分野では既に製品に
適用されている。上述したように、これらに適用されて
いる浅溝アイソレーションのＳｉ溝内には、熱酸化膜が
形成されている。この熱酸化膜の形成は、以下の２つの
理由による。１つは、Ｓｉ基板をエッチングした時のダ
メージの回復、および上記ダメージ層の除去である。も
う１つは、埋め込み絶縁膜からの重金属汚染、ないしそ
の後の製造工程による汚染を防止するためである。これ
らの理由により、埋め込み絶縁膜を埋め込むＳｉ溝内に
熱酸化膜を形成する方法は、浅溝アイソレーションでは
常識となっていた。

【００２２】我々は、浅溝アイソレーションにおけるＳ
ｉ溝内酸化膜の膜厚に関して検討を行った結果、接合特
性による比較ではＳｉ溝内酸化膜の有無に関係なく良好
な結果を得た。これは、埋め込みＳｉＯ₂ 膜（Ｏ₃ −Ｔ
ＥＯＳ膜）を形成するＣＶＤ装置の状態を清浄に維持す
れば、一度形成したＳｉ溝内酸化膜を除去できることを
示している。Ｓｉ溝内酸化膜を除去できれば、以下の利
点がある。

【００２３】第１は、Ｏ₃ −ＴＥＯＳ膜は、Ｓｉ、およ
びＳｉ₃Ｎ₄膜上においては、高濃度のＯ₃ の条件下で堆
積しても比較的表面が平坦な連続膜を得ることができ
る。従って、Ｏ₃ −ＴＥＯＳ膜を堆積する下地材料がＳ
ｉとＳｉ₃Ｎ₄膜であれば、低温堆積法においても、低濃
度のＯ₃ −ＴＥＯＳ膜を形成する必要はなく、最初から
フロー性に優れた高濃度のＯ₃ −ＴＥＯＳ膜を堆積する
ことが可能となる。

【００２４】第２は、Ｏ₃ 濃度を増やすとＳｉ₃Ｎ₄上の
堆積速度がＳｉ上に比べ減少傾向を示すことである。図
１２は、低温堆積におけるＯ₃ −ＴＥＯＳ膜の堆積速度
とＯ₃ 濃度の関係を、Ｓｉ基板上、Ｓｉ₃Ｎ₄膜上で比較
した図である。堆積温度は４２０℃、圧力は７６０torr
である。Ｏ₃ 濃度の増加に対しＳｉ上の堆積速度はわず
かに減少傾向を示すが、Ｓｉ₃Ｎ₄膜上のそれは、著しく
減少することが分かる。Ｏ₃ 濃度１６０ｇ／ｍ³ で比較
すれば、Ｓｉ上の堆積速度に対しＳｉ₃Ｎ₄膜上の堆積速
度は約５０％まで低下する。堆積温度が高温になれば、
両者の堆積速度差は小さくなるが、我々が検討した５８
０℃以下の温度範囲では９０％以上にはならなかった。
この現象を利用すれば以下の利点がある。

【００２５】図１３は、高濃度Ｏ₃ −ＴＥＯＳ膜を低温
で堆積した時の、膜表面形状の経時変化を示した断面図
である。上述したように、高濃度Ｏ₃ −ＴＥＯＳ膜はＳ
ｉ上に比べＳｉ₃Ｎ₄膜上の堆積速度が低下する。従っ
て、Ｓｉ溝の開口部であるＳｉ₃Ｎ₄膜の側壁の堆積速度
は小さくなり、逆にＳｉ溝の堆積速度は大きくなる。す
なわち、Ｓｉ溝内のＯ₃ −ＴＥＯＳ膜は、Ｓｉ溝の開口
部が塞がるより早く堆積が進行する。言い換えれば、ア
スペクト比を減少させながら堆積が進行する。

【００２６】第３の利点は、Ｓｉ上のＯ₃ −ＴＥＯＳ膜
は、堆積方法に関らず、Ｓｉ₃Ｎ₄膜上や熱酸化膜上に比
べ、フロー性が著しく向上することである。

【００２７】以上示した現象により、Ｓｉ溝内酸化膜を
除去すれば従来構造に比べ、Ｓｉ溝内にボイドやシーム
を発生させることなく、微細な溝幅のＳｉ溝を埋め込む
ことが可能となる。

【００２８】

【発明の実施の形態】（実施例１）以下、図１，図２を
用いて本発明の第１の実施例の説明を行う。ここでは、
図１に示す試料構造に、各方法によりＯ₃ −ＴＥＯＳ膜
を堆積し、Ｓｉ溝内に発生する空洞（ボイド）の有無に
ついて評価を行った。図１（ａ）は、Ｓｉ溝内に溝内酸
化膜を形成した従来の方法で、図１（ｂ）は、溝内酸化
膜を１％のＨＦ水溶液で除去した本発明の構造である。
図１の試料構造におけるパラメータは、Ｓｉ₃Ｎ₄膜パタ
ーンの間隔、すなわちＳｉ溝の開口幅（Ｘ），Ｓｉ溝深
さ（Ｄ）、およびＳｉ₃Ｎ₄膜の膜厚（１００ｎｍ，１５
０ｎｍ）である。基板表面の熱酸化膜、およびＳｉ溝内
の熱酸化膜は、９００℃のドライ酸化法により１０ｎｍ
形成した。Ｓｉ₃Ｎ₄膜は、ジクロルシラン（ＳｉＨ₂Ｃ
ｌ₂）とアンモニア(ＮＨ₃）を用いたＬＰ−ＣＶＤ法に
より１００ｎｍ，１５０ｎｍの２種類を準備した。Ｓｉ
溝の形成にはマイクロ波プラズマエッチング装置を用
い、臭化水素(ＨＢｒ)と酸素（Ｏ₂ ）により、テーパ角
度：約８７度の溝を形成した。

【００２９】Ｏ₃ −ＴＥＯＳ膜の堆積では、低温堆積法
（４２０℃）と高温堆積法（５２０℃）に大別した。低
温堆積では低濃度Ｏ₃ −ＴＥＯＳ膜と高濃度Ｏ₃ −ＴＥ
ＯＳ膜の組み合わせからなる２ステップ堆積法、および
高濃度Ｏ₃ −ＴＥＯＳ膜の１ステップ堆積法の２つの方
法で比較した。無論、溝内酸化膜のある従来構造では高
濃度Ｏ₃ −ＴＥＯＳの１ステップ堆積は不可能なので、
２ステップ堆積法のみである。低温堆積法の条件は、基
板温度：４２０℃，堆積圧力：７６０torrとした。低濃
度Ｏ₃ −ＴＥＯＳ膜のＯ₃ 濃度は１０ｇ／ｍ³ 、膜厚は
４０ｎｍとした。高濃度Ｏ₃ −ＴＥＯＳ膜のＯ₃ 濃度は
１４０ｇ／ｍ³ 、膜厚は４００ｎｍとした。

【００３０】一方、１ステップ高温堆積法の条件は、基
板温度：５２０℃，堆積圧力：760torr，Ｏ₃ 濃度１３
０ｇ／ｍ³ とし、堆積膜厚は４００ｎｍとした。上記各
種方法で、図１に示した試料にＯ₃ −ＴＥＯＳ膜を堆積
した後、走査型電子顕微鏡（ＳＥＭ）によりＳｉ溝内の
ボイドの有無を評価した。

【００３１】図２にボイドが発生した溝開口幅：ＸとＳ
ｉ溝深さ：Ｄの関係を比較して示す。白印はＳｉ₃Ｎ₄膜
厚が１００ｎｍで黒印は２００ｎｍである。まず、図２
(ａ)の低温堆積方法で比較すれば、従来の方法ではＳｉ
溝幅を浅くしても、開口幅：２４０ｎｍ以下のＳｉ溝を
ボイドを発生することなく埋め込むことはできなかっ
た。これに対し本発明では、２ステップ，１ステップ堆
積法ともに開口幅：200ｎｍ以下の領域をボイドを発生
することなく埋め込むことができた。また、従来法で
は、マスクとなるＳｉ₃Ｎ₄膜の膜厚を厚くすれば、埋め
込み可能な開口幅が大きくなるのに対し、本発明の試料
ではＳｉ₃Ｎ₄膜の膜厚に殆ど依存することはなかった。
これは、本発明が、浅溝アイソレーション形成プロセス
のプロセス裕度が大きくなることを示している。

【００３２】図２（ｂ）に、１ステップ高温堆積法で比
較した結果を示した。従来法では、溝開口幅：２００ｎ
ｍ以下の領域をボイドを発生することなく埋め込むに
は、Ｓｉ溝深さを３５０ｎｍ以下にしなければならない
が、本発明ではＳｉ溝深さ４００ｎｍでもボイドを発生
することなく埋め込むことができた。また、本発明では
溝内にボイドもシームも発生していないのに対し、従来
法ではシームが発生していた。

【００３３】以上示したように、本発明によれば、開口
幅２００ｎｍ以下のＳｉ溝（深さ：４００ｎｍ以下）を
ボイドやシームを発生することなく埋め込むことができ
る。

【００３４】また、本実施例では、有機シリコンソース
としてＴＥＯＳ：(Ｓｉ(ＯＣ₂Ｈ₅)₄）を用いたが、ＴＭ
ＯＳ：（Ｓｉ（ＯＣＨ₃)₄），ＨＭＤＳ：（Ｓｉ₂Ｏ(Ｃ
Ｈ₃)₆），ＴＰＯＳ：（Ｓｉ（ＯＣ₃Ｈ₇)₄），ＯＭＣＴ
Ｓ：（ｃ（ＯＳｉ（ＣＨ₃)₂)₄），ＴＭＣＴＳ：（ｃ(Ｏ
ＳｉＨＣＨ₃)₄）等の、他のソースを用いても同様の効
果が得られた。

【００３５】（実施例２）次に、図３〜図５、および図
９〜図１０を用いて浅溝アイソレーションを有するＭＯ
Ｓトランジスタを作製した実施例の説明を行う。図３〜
図５は本発明による試料作製方法を、図９〜図１０は従
来法による作製方法を示した図である。本実施例では図
５（ｃ）、および図１０（ｄ）に示した構造のトランジ
スタを６,４００個作製し、ゲート電極配線の歩留り評
価を行った。

【００３６】まずＰ型の単結晶Ｓｉ基板１０１，３０１
を９００℃のドライ酸素雰囲気中で熱酸化してＳｉＯ₂
膜１０２，３０２を形成した後、ＬＰ−ＣＶＤ法を用い
てＳｉ₃Ｎ₄膜１０３，３０３を堆積した。上記ＳｉＯ₂
膜１０２，３０２の膜厚は、上層のＳｉ₃Ｎ₄膜１０３，
３０３の応力緩衝膜、およびそれを除去する際のストッ
パ膜として用いるため、極端に薄くすることはできな
い。また、ゲート酸化膜を形成する際には、ＨＦ水溶液
による同膜１０２，３０２の除去が必要となるので、厚
く形成しても問題となる。従って、その膜厚は１０ｎｍ
以上３０ｎｍ以下の範囲にすることが好ましい。また、
Ｓｉ₃Ｎ₄膜１０３，３０３は薄いほど好ましいが、埋め
込みＳｉＯ₂ 膜１０７，３０７を化学機械研磨法（ＣＭ
Ｐ法）で研磨する時のストッパとして用いるので、約１
００ｎｍ以上は必要となる。本実施例では、ＳｉＯ₂ 膜
１０２，３０２の膜厚を１５ｎｍ、Ｓｉ₃Ｎ₄膜１０３，
３０３の膜厚を１４０ｎｍとした。

【００３７】次に、ＫｒＦエキシマレーザリソグラフィ
ーおよびドライエッチング法により、上記Ｓｉ₃Ｎ₄膜１
０３，３０３を所定の形状に加工した（図３（ａ），図
９（ａ））。また、本実施例では、上記Ｓｉ₃Ｎ₄膜１０
３，３０３パターン間の間隔を１６０ｎｍとした。

【００３８】次に、Ｓｉ₃Ｎ₄パターン１０３，３０３を
マスクとして、Ｓｉ基板１０１，３０１をドライエッチ
ングし、深さ３５０ｎｍのＳｉ溝１０５，３０５を形成
した。なお、Ｓｉ溝１０５，３０５のテーパ角度は８７
°とした。続いて、基板の洗浄を行った後、熱酸化法に
よりＳｉ溝１０５，３０５内にＳｉＯ₂ 膜１０６，３０
６を形成した。本酸化工程は、ドライエッチングによる
基板ダメージの回復やダメージ層の除去も兼ねており、
酸化温度は９００℃以上１０００℃以下、その膜厚は１
０ｎｍ以上３０ｎｍ以下の範囲が望ましい。本実施例で
は、９５０℃のドライ酸素雰囲気中で、１０ｎｍのＳｉ
Ｏ₂ 膜１０６，３０６を形成した（図３（ｂ），図９
（ｂ））。

【００３９】一方、本発明の試料では、１％ＨＦ水溶液
を用いて上記ＳｉＯ₂ 膜１０６を除去し、Ｓｉ溝１０５
を露出させた（図３（ｃ））。本発明の試料では、上記
ウエットエッチングによりＳｉ₃Ｎ₄膜１０３パターン下
層のＳｉＯ₂ 膜１０２に、わずかなサイドエッチングが
発生するため、Ｓｉ溝内の酸化膜は薄いほど好ましい。
しかし、薄すぎるとダメージ層の除去が不完全となる。
我々が検討した範囲では、５ｎｍ以上２０ｎｍ以下の範
囲が、形状の面でも、電気的な面でも、最も良好な特性
を示した。

【００４０】続いて、テトラエトキシシラン（ＴＥＯ
Ｓ）とオゾン（Ｏ₃ ）を用いたＣＶＤ法により３７０ｎ
ｍのＯ₃ −ＴＥＯＳ膜１０７，３０７を堆積した（図３
(ｄ)）。ここでは実施例１に示した２ステップ低温堆積
法、および１ステップ高温堆積法の２つの方法で、従来
の溝内酸化膜３０６を備えた試料と、本発明である溝内
酸化膜を除去した試料にそれぞれ堆積を行った。従っ
て、試料構造で大別すると４種類の構造となる。

【００４１】次に、上記Ｏ₃ −ＴＥＯＳ膜１０７，３０
７の膜質を改善するため１０％酸素／窒素雰囲気中で１
０００℃，６０分の酸化処理を行った。この酸化では、
Ｏ₃−ＴＥＯＳ膜１０７,３０７中を拡散した酸素原子
が、Ｓｉ溝１０５,３０５の内壁にも到達するので、最
終的には本発明の試料においても、Ｓｉ溝１０５内に新
たな熱酸化膜１０８が形成される。続いて、ＬＰ−ＣＶ
Ｄ法により厚さ１００ｎｍのＳｉ₃Ｎ₄膜１０９を堆積し
た後、リソグラフィーおよびドライエッチング法によ
り、上記Ｓｉ₃Ｎ₄膜１０９を所定の形状に加工した（図
４（ａ），図９（ｃ))。本Ｓｉ₃Ｎ₄膜１０９は、Ｓｉ溝
１０５，３０５幅の広い部分を覆うように配置し、埋め
込みＯ₃ −ＴＥＯＳ膜１０７，３０７を化学機械研磨法
（ＣＭＰ法）で研磨する際のデッシング防止が目的であ
る。

【００４２】次に、ＣＭＰ法により埋め込みＯ₃ −ＴＥ
ＯＳ膜１０７，３０７、およびＳｉ₃Ｎ₄膜１０３，１０
９，３０３，３０９を研磨し、表面の平坦化を行った。
同研磨で重要なことは、埋め込みＯ₃ −ＴＥＯＳ膜１０
７，３０７表面を必ずＳｉ基板１０１，３０１表面より
高い位置に設定することである。本実施例ではＯ₃ −Ｔ
ＥＯＳ膜１０７，３０７表面が、Ｓｉ基板１０１，３０
１表面から４５ｎｍ〜５０ｎｍ高い位置になるように設
定した（図４（ｂ），図９（ｄ））。

【００４３】次に、Ｓｉ溝１０５，３０５形成のマスク
に用いたＳｉ₃Ｎ₄パターン１０３，３０３、およびＣＭ
Ｐ研磨のデッシング防止に用いたＳｉ₃Ｎ₄パターン１０
９，３０９を除去した（図４（ｃ)，図１０（ａ)）。上
記Ｓｉ₃Ｎ₄膜１０３，１０９，３０３，３０９の除去
は、ドライエッチング法を用いることも可能であるが、
本実施例では、Ｓｉ基板１０１，３０１の裏面に堆積し
たＳｉ₃Ｎ₄膜も除去できる熱リン酸によるウエットエッ
チングを適用した。

【００４４】次に、イオン打ち込み法によりチャネルス
トッパ１１０，３１０となるボロン（Ｂ）を所定の領域
に打ち込んだ後、１％ＨＦ水溶液を用いてＳｉ基板１０
１，３０１表面に形成された１５ｎｍのＳｉＯ₂ 膜１０
２，３０２を除去した（図５（ａ），図１０（ｂ））。

【００４５】次に、基板表面の洗浄を行い８ｎｍのゲー
ト酸化膜１１１，３１１を形成した。上記ゲート酸化膜
１１１，３１１の形成にはウエット酸化法を用い、８５
０℃の温度で形成を行なった。続いて、ＬＰ−ＣＶＤ法
によりゲート電極１１２，３１２となるリンドープ多結
晶Ｓｉ膜１１２，３１２、およびＳｉＯ₂ 膜１１３，３
１３を順次堆積した（図５(ｂ），図１０(ｃ））。リン
ドープ多結晶Ｓｉ膜１１２，３１２は、リン濃度を３×
１０²⁰／cm³ 、膜厚を１５０ｎｍとした。また、上層の
ＳｉＯ₂膜１１３，３１３の膜厚は７０ｎｍとした。

【００４６】次に、ＫｒＦエキシマレーザリソグラフィ
ーおよび、ドライエッチング法により、上記ＳｉＯ₂ 膜
１１３，３１３／リンドープ多結晶Ｓｉ膜１１２，３１
２を加工してゲート電極１１２，３１２を形成した。続
いて、所定の領域にイオン打ち込み法によりリン（Ｐ）
を打ち込んだ後、８５０℃，１０分の窒素アニールを行
い、ソース１１４，３１４、ドレイン１１５，３１５を
形成した（図５（ｃ）、図１０（ｄ））。この後、ゲー
ト電極１１２，３１２、ソース１１４，３１４、ドレイ
ン１１５，３１５に配線を接続し、ＭＯＳトランジスタ
の製造を終了した。

【００４７】以上の方法で作製したＭＯＳトランジスタ
のゲート電極１１２，１１３間に電圧を印加して、隣接
するゲート電極間の短絡について評価を行った。この結
果、溝内酸化膜を除去した本発明の構造では、Ｏ₃ −Ｔ
ＥＯＳ膜の堆積方法によらず、１００％の歩留りであっ
た。これに対し、溝内酸化膜のある従来構造において
は、Ｏ₃ −ＴＥＯＳ膜を２ステップ低温堆積で形成した
試料の歩留りはわずか２％、１ステップ高温堆積を適用
した試料のそれは７８％であった。

【００４８】測定した試料の断面構造をＳＥＭにより観
察し、その原因を調べた。図１４に従来構造の不良原因
を示す。図１４（ａ）には本試料の平面図を、図１４
（ｂ）にはＡ−Ａ′における断面図を示した。従来構造
の試料では活性領域間、すなわちＳｉ溝埋め込み絶縁膜
であるＯ₃ −ＴＥＯＳの中央部にボイド、またはシーム
が発生しており、その窪みにゲート電極であるリンドー
プ多結晶Ｓｉ膜のエッチング残りが発生していた。この
エッチング残りが活性領域周辺に存在するため、ゲート
電極間で短絡が発生していた。これに対し、本発明の試
料では、ボイドやシームは認められず、エッチング残り
が発生しなかった。

【００４９】（実施例３）次に、図６〜図８を用いて、
本発明の第３の実施例を説明する。基本的には実施例２
と同様の手法を用いてＳｉ溝２０５を形成するが、Ｓｉ
₃Ｎ₄パターン203の側壁にＳｉＯ₂ サイドスペーサ２０
４を形成した後、Ｓｉ溝２０５を加工する点が異なって
いる。これには２つの目的がある。１つはＳｉ溝２０５
のエッジ部を、埋め込みＯ₃ −ＴＥＯＳ膜２０７で保護
することにより、ゲート耐圧の劣化を防止することであ
る。もう１つは、埋め込みＯ₃ −ＴＥＯＳ膜を堆積する
際のアスペクト比を小さくすることである。以下、その
詳細を説明する。

【００５０】まずＰ型の単結晶Ｓｉ基板２０１を９００
℃のドライ酸素雰囲気中で熱酸化してＳｉＯ₂ 膜２０２
を形成した後、ＬＰ−ＣＶＤ法を用いてＳｉ₃Ｎ₄膜２０
３を堆積した。本実施例では、ＳｉＯ₂ 膜２０２の膜厚
を１５ｎｍ、Ｓｉ₃Ｎ₄膜103の膜厚を１００ｎｍとし
た。次に、より微細なＳｉ₃Ｎ₄膜パターン４０３を形成
するため、電子線（ＥＢ）描画技術、およびドライエッ
チング法により、上記Ｓｉ₃Ｎ₄膜所定の形状に加工した
（図６（ａ））。本実施例では、Ｓｉ₃Ｎ₄パターン２０
３の最小寸法を１２０ｎｍ、Ｓｉ₃Ｎ₄パターン間のスペ
ースを１８０ｎｍとした。

【００５１】次に、ＬＰ−ＣＶＤ法により厚さ３０ｎｍ
のＳｉＯ₂ 膜２０４を堆積した後、異方性ドライエッチ
ング法により、上記ＳｉＯ₂ 膜２０４、およびその下層
のＳｉＯ₂ 膜２０２をエッチングして、Ｓｉ₃Ｎ₄膜２０
３パターンの側壁部にSiO₂サイドスペーサ２０４を形成
した（図６（ｂ））。本実施例では、モノシラン（Ｓｉ
Ｈ₄）と亜酸化窒素（Ｎ₂Ｏ）を用いた熱ＣＶＤ法により
上記ＳｉＯ₂ 膜２０４の形成を行ったが、テトラエトキ
シシラン（ＴＥＯＳ）の熱分解により得られるＳｉＯ₂
膜を用いることも可能である。

【００５２】続いて、Ｓｉ₃Ｎ₄パターン２０３、および
ＳｉＯ₂ サイドスペーサ２０４をマスクとして、Ｓｉ基
板２０１をドライエッチングし、深さ３５０ｎｍのＳｉ
溝２０５を形成した。なお、Ｓｉ溝２０５のテーパ角度
は８７°とした。本実施例では、Ｓｉ₃Ｎ₄膜２０３パタ
ーンの側壁部に３０ｎｍのＳｉＯ₂ サイドスペーサ２０
４を形成したので、Ｓｉ溝２０５形成後の活性領域の最
小寸法は１８０ｎｍ、分離領域となるＳｉ溝２０５の最
小分離幅は１２０ｎｍとなった（図６(ｃ)）。

【００５３】次に５％ＨＦ水溶液を用いて上記ＳｉＯ₂
サイドスペーサ２０４を除去した後、９５０℃のドライ
酸化法により１０ｎｍの溝内酸化膜２０６を形成した
（図６（ｄ））。ここで、ＳｉＯ₂ サイドスペーサ４０
４を除去した理由は、埋め込みＯ₃ −ＴＥＯＳ膜２０７
を堆積する際、Ｓｉ溝２０５の開口幅を大きくし、アス
ペクト比を小さくするためである。

【００５４】実施例１に示したように１ステップ高温堆
積法は、非常に優れた埋め込み特性を示すが、Ｓｉ溝２
０５幅が微細になりアスペクト比が大きくなると、Ｓｉ
溝２０５内にボイドが発生する確率が増加する。例え
ば、本実施例においては、ＳｉＯ₂ サイドスペーサ２０
４を除去しない場合、埋め込みＯ₃ −ＴＥＯＳ膜２０７
を堆積する溝の実質的なアスペクト比は約４と非常に大
きくなる。これは、Ｓｉ溝２０５形成のＳｉ₃Ｎ₄マスク
２０３の膜厚(１００ｎｍ)とＳｉ溝２０５深さ（３５０
ｎｍ）を合わせた深さが実質的な溝深さになり、開口幅
が１２０ｎｍとなるからである。

【００５５】我々の行った検討の範囲では、実質的なア
スペクト比が約３を超えると、Ｓｉ膜２０５内にボイド
が発生する確率が大きくなった。言い替えれば、溝内酸
化膜２０６を除去した試料では、実質的なアスペクト比
が約３以下であれば、ボイドを発生することなくＳｉ溝
２０５内を埋め込むことが可能であった。本実施例で
は、ＳｉＯ₂ サイドスペーサ２０４を除去することでＳ
ｉ溝２０５上部の開口幅が大きくなるので、実質的なア
スペクト比はＳｉ溝２０５のアスペクト比、すなわち約
３程度となる。

【００５６】次に、１％ＨＦ水溶液を用いて、溝内酸化
膜２０６を除去した後、ＴＥＯＳとＯ₃ を用いたＣＶＤ
法により３７０ｎｍのＯ₃ −ＴＥＯＳ膜２０７を堆積し
た。本実施例では、高濃度のＯ₃ −ＴＥＯＳ膜２０７を
高温で堆積する１ステップ高温堆積法により、上記Ｏ₃
−ＴＥＯＳ膜２０７の堆積を行った。堆積温度は550
℃、堆積圧力は６６０Torr、Ｏ₃ 濃度は１５０ｇ／ｍ³
とした（図７（ａ））。本実施例では、Ｓｉ溝幅は１２
０ｎｍと非常に狭いが、開口部であるＳｉ₃Ｎ₄膜２０３
のスペースは１８０ｎｍと広くなっているため、実質的
なアスペクト比はＳｉ溝２０５のアスペクト比：２.９
となる。また、Ｓｉ溝２０５内には熱酸化膜が形成され
ていないため、Ｏ₃ −ＴＥＯＳ膜２０７は高温の堆積で
あっても、わずかにフロー性を示していた。ＳＥＭ観察
によりＳｉ溝２０５内のＯ₃ −TEOS膜２０７を観察した
が、Ｓｉ溝２０５内にはボイドもシームも発生していな
かった。

【００５７】次に、１０％酸素／窒素雰囲気中で１００
０℃，３０分の酸化処理を行い、Ｏ₃ −ＴＥＯＳ膜２０
７の膜質を改善すると共に、Ｓｉ溝２０５内に新たな熱
酸化膜２０８を形成した。続いて、埋め込みＯ₃ −ＴＥ
ＯＳ膜２０７をＣＭＰ法で研磨する際のデッシング防止
用となる１００ｎｍのＳｉ₃Ｎ₄膜２０９を堆積した後、
リソグラフィーおよびドライエッチング法により、上記
Ｓｉ₃Ｎ₄膜２０９を所定の形状に加工した（図７
（ｂ））。

【００５８】次に、ＣＭＰ法により埋め込みＯ₃ −ＴＥ
ＯＳ膜２０７、およびＳｉ₃Ｎ₄膜２０３，２０９を研磨
し、表面の平坦化を行った。本実施例では、Ｏ₃ −TEOS
膜２０７表面が、Ｓｉ基板表面から４５ｎｍ〜５０ｎｍ
高い位置になるように設定した（図７（ｃ））。

【００５９】次に、Ｓｉ溝２０５形成のマスクに用いた
Ｓｉ₃Ｎ₄パターン２０３、およびＣＭＰ研磨のデッシン
グ防止に用いたＳｉ₃Ｎ₄パターン２０９をドライエッチ
ング法により除去した。図７（ｄ）にＳｉ₃Ｎ₄パターン
２０３，２０９を除去した後の断面図を示す。本実施例
では、Ｓｉ₃Ｎ₄パターン２０３の側壁に形成していたＳ
ｉＯ₂ サイドスペーサ２０４の領域にも、Ｏ₃ −ＴＥＯ
Ｓ膜２０７が堆積されている。すなわち、Ｓｉ溝２０５
エッジ部から３０ｎｍの活性領域は、Ｏ₃ −ＴＥＯＳ膜
２０７で覆われていた。

【００６０】次に、イオン打ち込み法によりチャネルス
トッパ２１０となるボロン（Ｂ）を所定の領域に打ち込
んだ後、１％ＨＦ水溶液を用いてＳｉ基板２０１表面に
形成された１５ｎｍのＳｉＯ₂ 膜２０２を除去した（図
８（ａ））。このＨＦ水溶液によるエッチングで、埋め
込みＯ₃ −ＴＥＯＳ膜２０７、およびその下層のSiO₂膜
２０２も約１８ｎｍ程度エッチングされたが、Ｓｉ溝２
０５のエッジ部は露出しておらず、活性領域周辺から約
１０ｎｍの領域は上記Ｏ₃ −ＴＥＯＳ膜２０７とＳｉＯ
₂ 膜２０２で覆われていた。なお、この時点での埋め込
みＯ₃ −TEOS膜２０７の表面高さは、Ｓｉ基板２０１表
面から２５ｎｍ〜３０ｎｍとなった。

【００６１】次に、基板表面の洗浄を行い５ｎｍのゲー
ト酸化膜２１１を形成した。上記ゲート酸化膜２１１の
形成にはウエット酸化法を用い、８００℃の温度で形成
を行った。続いて、ＬＰ−ＣＶＤ法によりゲート電極２
１２となるリンドープ多結晶Ｓｉ膜２１２、およびＳｉ
Ｏ₂ 膜２１３を順次堆積した（図８（ｂ））。リンドー
プ多結晶Ｓｉ膜２１２は、リン濃度を３×１０²⁰／cm
³ 、厚さ１５０ｎｍとした。また、上層のＳｉＯ₂ 膜２
１３の膜厚は７０ｎｍとした。

【００６２】次に、ＥＢリソグラフィー、およびドライ
エッチング法により、上記ＳｉＯ₂膜２１３／リンドー
プ多結晶Ｓｉ膜２１２を加工してゲート電極２１２を形
成した。続いて、イオン打ち込み法によりリン（Ｐ）を
所定の領域に打ち込んだ後、８５０℃，１０分の窒素ア
ニールを行い、ソース２１４，ドレイン２１５を形成し
た（図８（ｃ))。この後、ゲート電極２１２，ソース２
１４，ドレイン２１５に配線を接続し、ＭＯＳトランジ
スタの製造を終了した。

【００６３】本実施例で作製した試料のゲート耐圧を測
定した結果、良好な絶縁耐圧特性を示した。また、ゲー
ト電極間の短絡について評価した結果、１００％の歩留
りを確保できた。

【００６４】

【発明の効果】本発明によれば、微細なＳｉ溝にボイド
やシームを発生することなくＣＶＤ法で形成する絶縁膜
を埋め込むことができる。具体的には、これまでＯ₃ −
TEOS膜を用いて埋め込むことが出来なかった、開口幅２
００ｎｍ以下の微細なＳｉ溝を埋め込むことが可能にな
る。これにより、ゲート電極加工時の歩留りが大幅に向
上した。

【図面の簡単な説明】

【図１】従来例および本発明の第１の実施例に用いた試
料構造の断面図。

【図２】空洞が発生する溝開口幅とＳｉ溝深さの関係を
示す図。

【図３】本発明の第２の実施例を示す断面図。

【図４】本発明の第２の実施例を示す断面図。

【図５】本発明の第２の実施例を示す断面図。

【図６】本発明の第３の実施例を示す断面図。

【図７】本発明の第３の実施例を示す断面図。

【図８】本発明の第３の実施例を示す断面図。

【図９】従来の方法を示す断面図。

【図１０】従来の方法を示す断面図。

【図１１】従来の方法の問題点を示す断面図。

【図１２】Ｏ₃ −ＴＥＯＳ膜の堆積速度のＯ₃ 濃度依存
性の測定図。

【図１３】本発明による埋め込み形状の経時変化を示す
断面図。

【図１４】従来法のゲート間短絡不良の原因となるボイ
ド等の存在を示す平面図および断面図。

【符号の説明】

１０１…単結晶Ｓｉ基板、１０２…ＳｉＯ₂ 膜、１０３
…Ｓｉ₃Ｎ₄膜、１０５…Ｓｉ溝、１０６，１０８…Ｓｉ
溝内酸化膜、１０７…埋め込みＳｉＯ₂膜（Ｏ₃−ＴＥＯ
Ｓ膜）、１０９…Ｓｉ₃Ｎ₄膜、１１０…チャネルストッ
パ、１１１…ゲート絶縁膜、１１２…ゲート電極、１１
４…ソース、１１５…ドレイン。

───────────────────────────────────────────────────── フロントページの続き (72)発明者藤▲崎▼ 耕司東京都国分寺市東恋ケ窪一丁目280番地株式会社日立製作所中央研究所内

Claims

【特許請求の範囲】

【請求項１】Ｓｉ基板に溝を形成し、上記Ｓｉ溝を絶縁
膜で埋め込み、隣接する活性領域を絶縁する溝アイソレ
ーションにおいて、上記活性領域間の中央部近傍の埋め
込み絶縁膜に、空洞や膜の合わせ目が存在しないことを
特徴とする半導体装置。
【請求項２】請求項１記載のＳｉ溝が、開口幅１００ｎ
ｍ以上２５０ｎｍ以下、Ｓｉ溝の深さ２５０ｎｍ以上４
００ｎｍ以下、より好ましくは、開口幅１００ｎｍ以上
200ｎｍ以下、Ｓｉ溝の深さが３５０ｎｍ以上４００ｎ
ｍ以下であることを特徴とする半導体装置。
【請求項３】請求項１または２記載のＳｉ溝を埋め込む
絶縁膜が、有機シリコンおよびオゾンを主原料とする化
学気相成長法により形成された絶縁膜であることを特徴
とする半導体装置。
【請求項４】請求項３記載のＳｉ溝を埋め込む絶縁膜
が、テトラエトキシシラン（ＴＥＯＳ：Ｓｉ（ＯＣＨ₂
Ｈ₅)₄）とオゾン（Ｏ₃ ）を主原料として形成したＳｉ
酸化膜であることを特徴とする半導体装置。
【請求項５】請求項３記載のＳｉ溝を埋め込むＳｉ酸化
膜が、膜質の異なる２層以上のＳｉ酸化膜、もしくは単
層膜からなることを特徴とする半導体装置。
【請求項６】請求項５記載のＳｉ酸化膜の単層膜が、３
５０℃以上５８０℃以下の温度範囲で、且つオゾン濃度
１００ｇ／ｍ³ 以上の条件で形成されたＳｉ酸化膜であ
ることを特徴とする半導体装置。
【請求項７】Ｓｉ基板表面に第１のＳｉ酸化膜を形成す
る工程、第１のＳｉ酸化膜上に第１のマスク材を形成す
る工程、上記第１のマスク材と第１のＳｉ酸化膜を所定
の形状に加工する工程、上記第１のマスク材をマスクと
してＳｉ基板をエッチングしＳｉ溝を形成する工程、上
記Ｓｉ溝内にＳｉ酸化膜を形成する工程、上記Ｓｉ溝内
のＳｉ酸化膜を除去してＳｉ溝を露出させる工程、上記
第１のマスク材とＳｉ溝上に絶縁膜を形成し、Ｓｉ溝内
を埋め込む工程を少なくとも含むことを特徴とする半導
体装置の製造方法。
【請求項８】Ｓｉ基板表面に第１のＳｉ酸化膜を形成す
る工程、第１のＳｉ酸化膜上に第１のマスク材を形成す
る工程、上記第１のマスク材の側壁部に第２のマスク材
を形成する工程、上記第１と第２のマスク材を用いて、
第１のＳｉ酸化膜、およびＳｉ基板をエッチングしてＳ
ｉ溝を形成する工程、上記第２のマスク材を除去する工
程、上記Ｓｉ溝内にＳｉ酸化膜を形成する工程、上記Ｓ
ｉ溝内のＳｉ酸化膜を除去してＳｉ溝を露出させる工
程、上記第１のマスク材とＳｉ溝上に絶縁膜を形成し、
Ｓｉ溝内を埋め込む工程を少なくとも含むことを特徴と
する半導体装置の製造方法。
【請求項９】請求項７または８記載の第１のマスク材が
Ｓｉ窒化膜からなることを特徴とする半導体装置の製造
方法。
【請求項１０】請求項８記載の第２のマスク材がＳｉ酸
化膜からなることを特徴とする半導体装置の製造方法。
【請求項１１】請求項７または８記載のＳｉ溝内に形成
したＳｉ酸化膜が酸素、もしくは水を含んだ熱酸化法で
形成されたＳｉ酸化膜であり、その膜厚が５ｎｍ以上２
０ｎｍ以下であることを特徴とする半導体装置の製造方
法。
【請求項１２】請求項７，８、および１１のいずれか記
載のＳｉ溝内に形成したＳｉ酸化膜を除去してＳｉ溝を
露出させる工程において、上記Ｓｉ酸化膜の除去をウエ
ットエッチング法で行うことを特徴とする半導体装置の
製造方法。
【請求項１３】請求項７または８記載のＳｉ溝内を埋め
込む絶縁膜が、有機シリコンとオゾンを用いた化学気相
成長法で形成した絶縁膜であることを特徴とする半導体
装置の製造方法。
【請求項１４】請求項７または８記載のＳｉ溝の領域
が、半導体素子間を電気的に分離する素子分離領域に相
当することを特徴とする半導体装置の製造方法。