JPH0945768A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0945768A JPH0945768A JP19357095A JP19357095A JPH0945768A JP H0945768 A JPH0945768 A JP H0945768A JP 19357095 A JP19357095 A JP 19357095A JP 19357095 A JP19357095 A JP 19357095A JP H0945768 A JPH0945768 A JP H0945768A
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Abstract
(57)【要約】
【課題】微細構造の半導体素子において、拡散層と配線
と間のコンタクト孔部での電気接続抵抗を低減させる。 【解決手段】本発明のコンタクト孔の形成方法は、半導
体基板の表面に形成した拡散層に被着する第１の絶縁膜
を形成する工程と、前記第１の絶縁膜に被着して第２の
絶縁膜を形成する工程と、前記第１の絶縁膜と前記第２
の絶縁膜とを貫徹し前記拡散層に達するコンタクト孔の
形成において前記第１の絶縁膜を貫徹する前記コンタク
ト孔の寸法が前記第２の絶縁膜を貫徹する前記コンタク
ト孔の寸法より大きくなるように前記コンタクト孔を形
成する工程とを含む。
と間のコンタクト孔部での電気接続抵抗を低減させる。 【解決手段】本発明のコンタクト孔の形成方法は、半導
体基板の表面に形成した拡散層に被着する第１の絶縁膜
を形成する工程と、前記第１の絶縁膜に被着して第２の
絶縁膜を形成する工程と、前記第１の絶縁膜と前記第２
の絶縁膜とを貫徹し前記拡散層に達するコンタクト孔の
形成において前記第１の絶縁膜を貫徹する前記コンタク
ト孔の寸法が前記第２の絶縁膜を貫徹する前記コンタク
ト孔の寸法より大きくなるように前記コンタクト孔を形
成する工程とを含む。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に半導体デバイスの拡散層上のコンタクト
孔の製造方法に関する。
法に関し、特に半導体デバイスの拡散層上のコンタクト
孔の製造方法に関する。
【０００２】
【従来の技術】半導体素子の微細化及び高密度化は依然
として精力的に進められ、現在では０．１５μｍ程度の
寸法基準で設計された１ギガビット・ダイナミック・ラ
ンダム・アクセス・メモリー（ＧｂＤＲＡＭ）等の超高
集積の半導体デバイスが開発試作されている。そして、
このような半導体デバイスの微細化に伴って、半導体素
子構造の形成に必須となっているコンタクト孔部の電気
抵抗は高くなってきている。
として精力的に進められ、現在では０．１５μｍ程度の
寸法基準で設計された１ギガビット・ダイナミック・ラ
ンダム・アクセス・メモリー（ＧｂＤＲＡＭ）等の超高
集積の半導体デバイスが開発試作されている。そして、
このような半導体デバイスの微細化に伴って、半導体素
子構造の形成に必須となっているコンタクト孔部の電気
抵抗は高くなってきている。
【０００３】通常、半導体デバイスの製造では、半導体
基板上に金属膜、半導体膜、絶縁体膜等の各種材料で形
成されたパターンが順次積層され、微細構造の半導体素
子が形成される。この半導体素子用のパターンを積層す
る場合には、フォトリソグラフィ工程において、前工程
で形成した下層のパターンにマスク合わせし次の上層パ
ターンを形成することが要求される。微細なコンタクト
孔の形成においても同様のことがある。例えば、シリコ
ン基板の表面に拡散層が形成され、その上層に多層配線
が形成されている構造で、第２層目の配線と拡散層とを
電気接続するために、所定のピッチで配設された第１層
目の配線間を通り拡散層の所定の領域に達するコンタク
ト孔を形成することが生じる。以下、このような場合に
ついて図に基づいて説明する。
基板上に金属膜、半導体膜、絶縁体膜等の各種材料で形
成されたパターンが順次積層され、微細構造の半導体素
子が形成される。この半導体素子用のパターンを積層す
る場合には、フォトリソグラフィ工程において、前工程
で形成した下層のパターンにマスク合わせし次の上層パ
ターンを形成することが要求される。微細なコンタクト
孔の形成においても同様のことがある。例えば、シリコ
ン基板の表面に拡散層が形成され、その上層に多層配線
が形成されている構造で、第２層目の配線と拡散層とを
電気接続するために、所定のピッチで配設された第１層
目の配線間を通り拡散層の所定の領域に達するコンタク
ト孔を形成することが生じる。以下、このような場合に
ついて図に基づいて説明する。
【０００４】図５は半導体デバイスの従来の技術のコン
タクト孔の概略を説明するためのその製造工程順の断面
図である。図５（ａ）に示すように、シリコン基板２１
上の所定の領域に選択的にフィールド酸化膜２２を形成
する。ここで、フィールド酸化膜２２は公知のＬＯＣＯ
Ｓ法あるいは変形ＬＯＣＯＳ法で形成される。次に、拡
散層２３を不純物のイオン注入と熱処理とで形成する。
そして、第１層間絶縁膜２４を形成する。ここで、この
第１層間絶縁膜２４は、化学気相成長（ＣＶＤ）法によ
るシリコン酸化膜の堆積とその後の化学的機械研磨（Ｃ
ＭＰ）法によるシリコン酸化膜の平坦化とで作製され
る。
タクト孔の概略を説明するためのその製造工程順の断面
図である。図５（ａ）に示すように、シリコン基板２１
上の所定の領域に選択的にフィールド酸化膜２２を形成
する。ここで、フィールド酸化膜２２は公知のＬＯＣＯ
Ｓ法あるいは変形ＬＯＣＯＳ法で形成される。次に、拡
散層２３を不純物のイオン注入と熱処理とで形成する。
そして、第１層間絶縁膜２４を形成する。ここで、この
第１層間絶縁膜２４は、化学気相成長（ＣＶＤ）法によ
るシリコン酸化膜の堆積とその後の化学的機械研磨（Ｃ
ＭＰ）法によるシリコン酸化膜の平坦化とで作製され
る。
【０００５】次に、第１の配線２５を所定の間隔で形成
する。そして、この第１の配線２５と第１層間絶縁膜２
４を被覆するように第２層間絶縁膜２６を形成する。こ
の第２層間絶縁膜２６も第１層間絶縁膜２４と同様にシ
リコン酸化膜である。このようにした後、拡散層２３の
所定の領域にコンタクト孔２７を形成する。ここで、こ
のコンタクト孔２７は複数の第１の配線２５間に形成さ
れるため、これらの配線の離間距離が小さくなると前述
のコンタクト孔の寸法はそれに合わせて縮小するように
なる。
する。そして、この第１の配線２５と第１層間絶縁膜２
４を被覆するように第２層間絶縁膜２６を形成する。こ
の第２層間絶縁膜２６も第１層間絶縁膜２４と同様にシ
リコン酸化膜である。このようにした後、拡散層２３の
所定の領域にコンタクト孔２７を形成する。ここで、こ
のコンタクト孔２７は複数の第１の配線２５間に形成さ
れるため、これらの配線の離間距離が小さくなると前述
のコンタクト孔の寸法はそれに合わせて縮小するように
なる。
【０００６】例えば、用途専用のＬＳＩであるＡｐｐｌ
ｉｃａｔｉｏｎ ＳｐｅｃｉｆｉｃＩＣ（ＡＳＩＣ）の
ような半導体装置の周辺回路部でも、ＭＯＳトランジス
タ等の能動素子の上層に位置する配線を高密度に配設す
ることが特に重要になる。このために、半導体デバイス
の設計寸法の基準が０．１５μｍ程度になると、タング
ステン等の高融点金属あるいは高融点金属のシリサイド
で構成される第１の配線のピッチは０．４μｍ程度と微
細加工の限界になるように設計される。この場合、第１
の配線２５の線幅寸法は０．１５μｍでありそれらの配
線間の離間距離は０．２５μｍである。そして、前述し
たコンタクト孔２７の寸法は０．１５μｍ程度になる。
ｉｃａｔｉｏｎ ＳｐｅｃｉｆｉｃＩＣ（ＡＳＩＣ）の
ような半導体装置の周辺回路部でも、ＭＯＳトランジス
タ等の能動素子の上層に位置する配線を高密度に配設す
ることが特に重要になる。このために、半導体デバイス
の設計寸法の基準が０．１５μｍ程度になると、タング
ステン等の高融点金属あるいは高融点金属のシリサイド
で構成される第１の配線のピッチは０．４μｍ程度と微
細加工の限界になるように設計される。この場合、第１
の配線２５の線幅寸法は０．１５μｍでありそれらの配
線間の離間距離は０．２５μｍである。そして、前述し
たコンタクト孔２７の寸法は０．１５μｍ程度になる。
【０００７】次に、図５（ｂ）に示すように、コンタク
ト孔２７を形成した前述の拡散層２３の所定の領域にチ
タンシリサイド層２８を形成する。ここで、このチタン
シリサイド層２８は、コンタクト孔２７の底部にコリメ
ーテッド・スパッタ法で形成されたチタン膜と拡散層２
３との熱反応で形成される。そして、このチタンシリサ
イド層２８は配線と拡散層との接触抵抗を低減させる役
割を有する。
ト孔２７を形成した前述の拡散層２３の所定の領域にチ
タンシリサイド層２８を形成する。ここで、このチタン
シリサイド層２８は、コンタクト孔２７の底部にコリメ
ーテッド・スパッタ法で形成されたチタン膜と拡散層２
３との熱反応で形成される。そして、このチタンシリサ
イド層２８は配線と拡散層との接触抵抗を低減させる役
割を有する。
【０００８】次に、バリアメタル２９を形成する。ここ
で、このバリアメタル２９は、前述のチタンシリサイド
層２８、コンタクト孔２７の内壁および第２層間絶縁膜
２６上を被着する。また、このバリアメタル２９は、通
常、窒化チタン膜で構成される。
で、このバリアメタル２９は、前述のチタンシリサイド
層２８、コンタクト孔２７の内壁および第２層間絶縁膜
２６上を被着する。また、このバリアメタル２９は、通
常、窒化チタン膜で構成される。
【０００９】次に、コンタクト孔部に形成されるバリア
メタル２９上にコンタクト・プラグ３０を埋設する。こ
こで、このコンタクト・プラグ３０を構成する金属は通
常タングステンである。このタングステンはＣＶＤ法で
堆積された後、ドライエッチングでエッチバックされコ
ンタクト孔内に埋設して形成される。
メタル２９上にコンタクト・プラグ３０を埋設する。こ
こで、このコンタクト・プラグ３０を構成する金属は通
常タングステンである。このタングステンはＣＶＤ法で
堆積された後、ドライエッチングでエッチバックされコ
ンタクト孔内に埋設して形成される。
【００１０】次に、第２の配線３１を前述のバリアメタ
ル２９およびコンタクト・プラグ３０に被着するように
して形成する。以上のようにして、第１の配線２５と第
２の配線３１を有し、拡散層２３と第２の配線３１とを
接続するためのコンタクト孔２７の寸法が前述の第１の
配線間の離間距離で制約される半導体デバイスの一部が
形成されるようになる。
ル２９およびコンタクト・プラグ３０に被着するように
して形成する。以上のようにして、第１の配線２５と第
２の配線３１を有し、拡散層２３と第２の配線３１とを
接続するためのコンタクト孔２７の寸法が前述の第１の
配線間の離間距離で制約される半導体デバイスの一部が
形成されるようになる。
【００１１】
【発明が解決しようとする課題】先述したように、半導
体デバイスのコンタクト孔を微細にするとコンタクト抵
抗は増大する。このようなコンタクト孔部での電気抵抗
は、先述したコンタクト孔部の金属、例えばチタンシリ
サイド層あるいはバリアメタル等の金属と拡散層との接
触抵抗で決まる。このため、特にＡＳＩＣのような半導
体デバイスでは、多層に形成される配線の離間距離に制
約されてコンタクト孔が微細になり拡散層との接触面積
が縮小し、多層配線間の電気抵抗が増加するようにな
る。
体デバイスのコンタクト孔を微細にするとコンタクト抵
抗は増大する。このようなコンタクト孔部での電気抵抗
は、先述したコンタクト孔部の金属、例えばチタンシリ
サイド層あるいはバリアメタル等の金属と拡散層との接
触抵抗で決まる。このため、特にＡＳＩＣのような半導
体デバイスでは、多層に形成される配線の離間距離に制
約されてコンタクト孔が微細になり拡散層との接触面積
が縮小し、多層配線間の電気抵抗が増加するようにな
る。
【００１２】このようなコンタクト孔部での電気抵抗の
増加は、半導体素子特に能動素子と配線との間の信号の
伝達遅延を生じさせ半導体装置の動作速度を低下させ
る。
増加は、半導体素子特に能動素子と配線との間の信号の
伝達遅延を生じさせ半導体装置の動作速度を低下させ
る。
【００１３】また、コンタクト孔の開口後コンタクト孔
の底部の拡散層表面は一度大気に晒される。そして、こ
の底部の拡散層表面に極薄の自然酸化膜が生じる。この
酸化の程度によりコンタクト抵抗値にバラツキが生じる
が、先述した接触面積が縮小するとこのコンタクト抵抗
値のバラツキも増大するようになる。
の底部の拡散層表面は一度大気に晒される。そして、こ
の底部の拡散層表面に極薄の自然酸化膜が生じる。この
酸化の程度によりコンタクト抵抗値にバラツキが生じる
が、先述した接触面積が縮小するとこのコンタクト抵抗
値のバラツキも増大するようになる。
【００１４】本発明の目的は、上述した問題点を解決
し、微細配線と拡散層との電気接続抵抗を低減して半導
体デバイス動作の高速化を容易にすることにある。
し、微細配線と拡散層との電気接続抵抗を低減して半導
体デバイス動作の高速化を容易にすることにある。
【００１５】
【課題を解決するための手段】このために本発明の半導
体装置の製造方法は、半導体基板の表面に形成した拡散
層に被着する第１の絶縁膜を形成する工程と、前記第１
の絶縁膜に被着して第２の絶縁膜を形成する工程と、前
記第１の絶縁膜と前記第２の絶縁膜とを貫徹し前記拡散
層に達するコンタクト孔の形成において前記第１の絶縁
膜を貫徹する前記コンタクト孔の寸法が前記第２の絶縁
膜を貫徹する前記コンタクト孔の寸法より大きくなるよ
うに前記コンタクト孔を形成する工程とを含む。
体装置の製造方法は、半導体基板の表面に形成した拡散
層に被着する第１の絶縁膜を形成する工程と、前記第１
の絶縁膜に被着して第２の絶縁膜を形成する工程と、前
記第１の絶縁膜と前記第２の絶縁膜とを貫徹し前記拡散
層に達するコンタクト孔の形成において前記第１の絶縁
膜を貫徹する前記コンタクト孔の寸法が前記第２の絶縁
膜を貫徹する前記コンタクト孔の寸法より大きくなるよ
うに前記コンタクト孔を形成する工程とを含む。
【００１６】ここで、前記第１の絶縁膜が二酸化シリコ
ン膜で構成され、前記第２の絶縁膜が二酸化シリコン膜
よりも過剰のシリコン原子を含有するシリコン酸化物で
構成される。
ン膜で構成され、前記第２の絶縁膜が二酸化シリコン膜
よりも過剰のシリコン原子を含有するシリコン酸化物で
構成される。
【００１７】このような製造方法において、前記第２の
絶縁膜をドライエッチングし前記第２の絶縁膜を貫徹す
るコンタクト孔を形成した後、前記第２の絶縁膜を貫徹
するコンタクト孔の側壁にエッチング保護膜を形成し、
前記エッチング保護膜で前記第２の絶縁膜をエッチング
から保護しながら前記第１の絶縁膜をドライエッチング
し、前記第１の絶縁膜と前記第２の絶縁膜とを貫徹する
コンタクト孔を形成するようにする。
絶縁膜をドライエッチングし前記第２の絶縁膜を貫徹す
るコンタクト孔を形成した後、前記第２の絶縁膜を貫徹
するコンタクト孔の側壁にエッチング保護膜を形成し、
前記エッチング保護膜で前記第２の絶縁膜をエッチング
から保護しながら前記第１の絶縁膜をドライエッチング
し、前記第１の絶縁膜と前記第２の絶縁膜とを貫徹する
コンタクト孔を形成するようにする。
【００１８】そして、前記第１の絶縁膜と第２の絶縁膜
とを貫徹する前記コンタクト孔を形成した後、前記コン
タクト孔内に化学気相成長法で金属材料を埋設する。
とを貫徹する前記コンタクト孔を形成した後、前記コン
タクト孔内に化学気相成長法で金属材料を埋設する。
【００１９】
【発明の実施の形態】次に、図面に基づく実施例で本発
明を説明する。図１乃至図４は本発明を説明するための
製造工程順の略断面図である。
明を説明する。図１乃至図４は本発明を説明するための
製造工程順の略断面図である。
【００２０】図１に示すように、導電型がＰ型のシリコ
ン基板１の所定の領域に選択的に膜厚が３００ｎｍ程度
のフィールド酸化膜２を形成する。ここで、フィールド
酸化膜２は、従来の技術と同様に公知のＬＯＣＯＳ法、
変形ＬＯＣＯＳ法あるいはトレンチ素子分離法で形成さ
れる。
ン基板１の所定の領域に選択的に膜厚が３００ｎｍ程度
のフィールド酸化膜２を形成する。ここで、フィールド
酸化膜２は、従来の技術と同様に公知のＬＯＣＯＳ法、
変形ＬＯＣＯＳ法あるいはトレンチ素子分離法で形成さ
れる。
【００２１】次に、拡散層３をＮ型不純物のイオン注入
と熱処理とで形成する。ここで、ヒ素不純物が注入エネ
ルギー５０ｋｅＶ、ドーズ量１×１０15／ｃｍ2 の条件
でイオン注入される。そして、このヒ素不純物のイオン
注入層は急速加熱処理でアニールされ不純物は活性化さ
れる。
と熱処理とで形成する。ここで、ヒ素不純物が注入エネ
ルギー５０ｋｅＶ、ドーズ量１×１０15／ｃｍ2 の条件
でイオン注入される。そして、このヒ素不純物のイオン
注入層は急速加熱処理でアニールされ不純物は活性化さ
れる。
【００２２】次に、スペーサ絶縁膜４を形成する。この
スペーサ絶縁膜４はＣＶＤ法で堆積する二酸化シリコン
膜であり、その膜厚は１５０ｎｍ程度に設定される。こ
のようにした後、第１層間絶縁膜５を形成する。ここ
で、この第１層間絶縁膜５は、ＣＶＤ法による形成する
過剰シリコンを含有するシリコン酸化膜（以下、ＳＲＯ
膜と呼称する）である。なお、この第１層間絶縁膜５は
ＣＭＰ法で平坦化されている。
スペーサ絶縁膜４はＣＶＤ法で堆積する二酸化シリコン
膜であり、その膜厚は１５０ｎｍ程度に設定される。こ
のようにした後、第１層間絶縁膜５を形成する。ここ
で、この第１層間絶縁膜５は、ＣＶＤ法による形成する
過剰シリコンを含有するシリコン酸化膜（以下、ＳＲＯ
膜と呼称する）である。なお、この第１層間絶縁膜５は
ＣＭＰ法で平坦化されている。
【００２３】ここで、以下このＳＲＯ膜の成膜方法につ
いて簡単に述べる。この膜の形成方法は基本的にＣＶＤ
法による二酸化シリコン膜の成膜方法と同じである。す
なわち、ガスの減圧が可能な石英の反応管をヒーター加
熱するＬＰＣＶＤ炉において、炉の温度を７００℃〜８
００℃に設定し、反応ガスとしてモノシランと亜酸化窒
素のガスをそれぞれ別のガス導入口を通して炉内に入れ
る。ここで雰囲気ガスには窒素ガスを使用し、これらの
ガスの全圧力を１Ｔｏｒｒ程度にする。この成膜方法で
二酸化シリコン膜に過剰のシリコンを含有させる。その
ためにモノシランと亜酸化窒素のガス流量比を変え、モ
ノシランのガス流量を増加させる。ここでモノシランの
ガス流量比が増えるに従い過剰のシリコン量は増加す
る。このようにして過剰シリコンを含有したシリコン酸
化物の薄膜すなわちＳＲＯ膜が形成される。このＳＲＯ
膜は二酸化シリコン（ＳｉＯ2 ）膜に微小なシリコン集
合体の混入した構造の絶縁物である。
いて簡単に述べる。この膜の形成方法は基本的にＣＶＤ
法による二酸化シリコン膜の成膜方法と同じである。す
なわち、ガスの減圧が可能な石英の反応管をヒーター加
熱するＬＰＣＶＤ炉において、炉の温度を７００℃〜８
００℃に設定し、反応ガスとしてモノシランと亜酸化窒
素のガスをそれぞれ別のガス導入口を通して炉内に入れ
る。ここで雰囲気ガスには窒素ガスを使用し、これらの
ガスの全圧力を１Ｔｏｒｒ程度にする。この成膜方法で
二酸化シリコン膜に過剰のシリコンを含有させる。その
ためにモノシランと亜酸化窒素のガス流量比を変え、モ
ノシランのガス流量を増加させる。ここでモノシランの
ガス流量比が増えるに従い過剰のシリコン量は増加す
る。このようにして過剰シリコンを含有したシリコン酸
化物の薄膜すなわちＳＲＯ膜が形成される。このＳＲＯ
膜は二酸化シリコン（ＳｉＯ2 ）膜に微小なシリコン集
合体の混入した構造の絶縁物である。
【００２４】このようなＳＲＯ膜の成膜方法で形成され
る先述した第１層間絶縁膜５は、膜厚が５００ｎｍであ
り先述した過剰シリコン原子量が２％〜１０％になるよ
うに設定される。
る先述した第１層間絶縁膜５は、膜厚が５００ｎｍであ
り先述した過剰シリコン原子量が２％〜１０％になるよ
うに設定される。
【００２５】次に、第１の配線６を所定の間隔で形成す
る。ここで、この第１の配線６は膜厚５００ｎｍ程度の
タングステン薄膜で構成される。なお、このタングステ
ン薄膜はメタルＣＶＤ法で堆積される。そして、この第
１の配線６と第１層間絶縁膜５を被覆するように第２層
間絶縁膜７を堆積させる。この第２層間絶縁膜７も第１
層間絶縁膜５と同様に膜厚５００ｎｍ程度のＳＲＯ膜で
ある。また、この第２層間絶縁膜７もＣＭＰ法で平坦化
されているものとする。
る。ここで、この第１の配線６は膜厚５００ｎｍ程度の
タングステン薄膜で構成される。なお、このタングステ
ン薄膜はメタルＣＶＤ法で堆積される。そして、この第
１の配線６と第１層間絶縁膜５を被覆するように第２層
間絶縁膜７を堆積させる。この第２層間絶縁膜７も第１
層間絶縁膜５と同様に膜厚５００ｎｍ程度のＳＲＯ膜で
ある。また、この第２層間絶縁膜７もＣＭＰ法で平坦化
されているものとする。
【００２６】このようにした後、エッチングマスク８を
形成する。ここで、このエッチングマスク８にはフォト
リソグラフィ工程で用いるフォトレジストパターンを使
用する。そして、このエッチングマスク８をドライエッ
チングのマスクに用いて第１層間絶縁膜５と第２層間絶
縁膜７をエッチングする。この場合には、スペーサ絶縁
膜４はエッチングしない。このようなエッチングで拡散
層上の所定の領域に第１コンタクト孔９を形成する。こ
こで、この第１コンタクト孔９は複数の第１の配線６間
に形成されるため、これらの配線の離間距離が小さくな
ると先述したようにコンタクト孔の寸法はそれに合わせ
て縮小するが、この実施例ではこの第１コンタクト孔９
の直径の寸法が０．１５μｍになるようにする。
形成する。ここで、このエッチングマスク８にはフォト
リソグラフィ工程で用いるフォトレジストパターンを使
用する。そして、このエッチングマスク８をドライエッ
チングのマスクに用いて第１層間絶縁膜５と第２層間絶
縁膜７をエッチングする。この場合には、スペーサ絶縁
膜４はエッチングしない。このようなエッチングで拡散
層上の所定の領域に第１コンタクト孔９を形成する。こ
こで、この第１コンタクト孔９は複数の第１の配線６間
に形成されるため、これらの配線の離間距離が小さくな
ると先述したようにコンタクト孔の寸法はそれに合わせ
て縮小するが、この実施例ではこの第１コンタクト孔９
の直径の寸法が０．１５μｍになるようにする。
【００２７】このドライエッチングの工程では、エッチ
ングガスとしてＳＲＯ膜のエッチング速度が高くシリコ
ン酸化膜のエッチング速度が低くなるような反応ガスを
選択する。このため、このような反応ガスとしてＣＦ4
とＯ2 の混合ガスが用いられる。この場合には、ＳＲＯ
膜のエッチング速度はシリコン酸化膜のそれの１０〜２
０倍程度になる。次に、反応ガスとしてＣＨ2 Ｃｌ2 を
用いた異方性のドライエッチング処理を施す。この処理
で第１コンタクト孔９の側壁に側壁保護膜１０を形成す
る。ここで、この側壁保護膜１０は炭素、塩素あるいは
酸素の混合するポリマーで構成される。
ングガスとしてＳＲＯ膜のエッチング速度が高くシリコ
ン酸化膜のエッチング速度が低くなるような反応ガスを
選択する。このため、このような反応ガスとしてＣＦ4
とＯ2 の混合ガスが用いられる。この場合には、ＳＲＯ
膜のエッチング速度はシリコン酸化膜のそれの１０〜２
０倍程度になる。次に、反応ガスとしてＣＨ2 Ｃｌ2 を
用いた異方性のドライエッチング処理を施す。この処理
で第１コンタクト孔９の側壁に側壁保護膜１０を形成す
る。ここで、この側壁保護膜１０は炭素、塩素あるいは
酸素の混合するポリマーで構成される。
【００２８】次に、図２に示すように、第２コンタクト
孔１１をスペーサ絶縁膜４に形成する。この第２コンタ
クト孔１１は横方向にエッチングされて伸びる。ここ
で、この横方向のエッチング量はスペーサ絶縁膜４の膜
厚と同程度に例えば片側で０．１５μｍ程度に設定され
る。このようにして、第２コンタクト孔１１の寸法は
０．４５μｍ程度になる。
孔１１をスペーサ絶縁膜４に形成する。この第２コンタ
クト孔１１は横方向にエッチングされて伸びる。ここ
で、この横方向のエッチング量はスペーサ絶縁膜４の膜
厚と同程度に例えば片側で０．１５μｍ程度に設定され
る。このようにして、第２コンタクト孔１１の寸法は
０．４５μｍ程度になる。
【００２９】このスペーサ絶縁膜４のエッチングは等方
性のドライエッチングで行われる。そして、この場合の
反応ガスとしてはＣＦ4 とＣＨ2 Ｆ2 との混合ガスが用
いられる。このような反応ガスでは、シリコン酸化膜で
構成されるスペーサ絶縁膜４のエッチング速度はＳＲＯ
膜で構成される第１層間絶縁膜５のエッチング速度の２
０〜３０倍程度になる。このため、スペーサ絶縁膜４を
０．１５μｍ程度横方向にエッチングする間、第１層間
絶縁膜５のコンタクト露出部１１ａは５ｎｍ程度エッチ
ングされるが全く問題とはならない。また、第１コンタ
クト孔９の側壁には側壁保護膜１０が被着している。こ
のため、この領域の第１層間絶縁膜５および第２層間絶
縁膜７は前述のドライエッチングから保護される。
性のドライエッチングで行われる。そして、この場合の
反応ガスとしてはＣＦ4 とＣＨ2 Ｆ2 との混合ガスが用
いられる。このような反応ガスでは、シリコン酸化膜で
構成されるスペーサ絶縁膜４のエッチング速度はＳＲＯ
膜で構成される第１層間絶縁膜５のエッチング速度の２
０〜３０倍程度になる。このため、スペーサ絶縁膜４を
０．１５μｍ程度横方向にエッチングする間、第１層間
絶縁膜５のコンタクト露出部１１ａは５ｎｍ程度エッチ
ングされるが全く問題とはならない。また、第１コンタ
クト孔９の側壁には側壁保護膜１０が被着している。こ
のため、この領域の第１層間絶縁膜５および第２層間絶
縁膜７は前述のドライエッチングから保護される。
【００３０】次に、Ｏ2 ガス中でのドライエッチングで
先述したエッチングマスク８および側壁保護膜１０をエ
ッチング除去する。このようにして、図３に示すように
シリコン基板１表面の拡散層３上のスペーサ絶縁膜４に
寸法の大きな第２コンタクト孔１１が形成される。そし
て、このスペーサ絶縁膜４上の第１層間絶縁膜５および
第２層間絶縁膜７には、寸法の小さい第１コンタクト孔
９が形成される。
先述したエッチングマスク８および側壁保護膜１０をエ
ッチング除去する。このようにして、図３に示すように
シリコン基板１表面の拡散層３上のスペーサ絶縁膜４に
寸法の大きな第２コンタクト孔１１が形成される。そし
て、このスペーサ絶縁膜４上の第１層間絶縁膜５および
第２層間絶縁膜７には、寸法の小さい第１コンタクト孔
９が形成される。
【００３１】以上の説明では、第２コンタクト孔１１の
寸法は第１コンタクト孔９の寸法の３倍程度になるよう
に設定されたが、この寸法の設定は先述したドライエッ
チングの条件で任意に選択できる。しかし、この第２コ
ンタクト孔１１の寸法は、拡散層３上に形成される隣接
する半導体素子の構成要素、例えば、ＭＯＳトランジス
タのゲート電極等の配置位置で制約されるようになる。
寸法は第１コンタクト孔９の寸法の３倍程度になるよう
に設定されたが、この寸法の設定は先述したドライエッ
チングの条件で任意に選択できる。しかし、この第２コ
ンタクト孔１１の寸法は、拡散層３上に形成される隣接
する半導体素子の構成要素、例えば、ＭＯＳトランジス
タのゲート電極等の配置位置で制約されるようになる。
【００３２】次に、このようにして形成した第１コンタ
クト孔９および第２コンタクト孔１１に金属材料を埋設
する。図４に示すように第２コンタクト孔の底部の拡散
層３上にチタンシリサイド層１２を形成する。ここで、
このチタンシリサイド層１２の形成される面積は、第１
コンタクト孔の断面積の９倍程度になる。すなわち、コ
ンタクトの接触面積は従来の技術の場合の９倍になる。
このチタンシリサイド層１２は、第２コンタクト孔１１
の底部あるいは第１コンタクト孔９および第２コンタク
ト孔１１の側壁にＣＶＤ法で堆積されたチタン膜と拡散
層３のシリコンとの熱反応で形成される。そして、シリ
コンとの反応が進行しないスペーサ絶縁膜４、第１層間
絶縁膜５および第２層間絶縁膜７の側壁に残存するチタ
ン膜は化学薬液で除去される。ここで、このような化学
薬液としては、アンモニア水溶液、過酸化水素水および
純水の混合溶液が用いられる。
クト孔９および第２コンタクト孔１１に金属材料を埋設
する。図４に示すように第２コンタクト孔の底部の拡散
層３上にチタンシリサイド層１２を形成する。ここで、
このチタンシリサイド層１２の形成される面積は、第１
コンタクト孔の断面積の９倍程度になる。すなわち、コ
ンタクトの接触面積は従来の技術の場合の９倍になる。
このチタンシリサイド層１２は、第２コンタクト孔１１
の底部あるいは第１コンタクト孔９および第２コンタク
ト孔１１の側壁にＣＶＤ法で堆積されたチタン膜と拡散
層３のシリコンとの熱反応で形成される。そして、シリ
コンとの反応が進行しないスペーサ絶縁膜４、第１層間
絶縁膜５および第２層間絶縁膜７の側壁に残存するチタ
ン膜は化学薬液で除去される。ここで、このような化学
薬液としては、アンモニア水溶液、過酸化水素水および
純水の混合溶液が用いられる。
【００３３】次に、バリアメタル１３を形成する。ここ
で、このバリアメタル１３は、前述のチタンシリサイド
層１２、第１コンタクト孔９および第２コンタクト孔１
１の内壁および第２層間絶縁膜７上に被着する。このバ
リアメタル１３は、通常、ＣＶＤ法により堆積する窒化
チタン膜で構成される。
で、このバリアメタル１３は、前述のチタンシリサイド
層１２、第１コンタクト孔９および第２コンタクト孔１
１の内壁および第２層間絶縁膜７上に被着する。このバ
リアメタル１３は、通常、ＣＶＤ法により堆積する窒化
チタン膜で構成される。
【００３４】次に、コンタクト孔部に形成されるバリア
メタル１３上にコンタクト・プラグ１４を埋設する。こ
こで、このコンタクト・プラグ１４を構成する金属は従
来の技術の場合と同様にタングステンである。このタン
グステンはＣＶＤ法で堆積された後、ＣＭＰ法でコンタ
クト孔内にのみ埋設される。
メタル１３上にコンタクト・プラグ１４を埋設する。こ
こで、このコンタクト・プラグ１４を構成する金属は従
来の技術の場合と同様にタングステンである。このタン
グステンはＣＶＤ法で堆積された後、ＣＭＰ法でコンタ
クト孔内にのみ埋設される。
【００３５】次に、アルミ合金で構成される第２の配線
１５を前述のバリアメタル１３およびコンタクト・プラ
グ１４に被着するようにして形成する。以上のようにし
て配線と拡散層を接続する半導体デバイスの一部が形成
されるようになる。
１５を前述のバリアメタル１３およびコンタクト・プラ
グ１４に被着するようにして形成する。以上のようにし
て配線と拡散層を接続する半導体デバイスの一部が形成
されるようになる。
【００３６】以上の実施例ではスペーサ絶縁膜として二
酸化シリコン膜を用い層間絶縁膜にＳＲＯ膜を使用する
場合について説明したが、これらの絶縁膜はこれらに限
定されるものでない。例えばシリコン酸化膜とシリコン
窒化膜との組合わせ、ＢＰＳＧ膜（ボロンガラスとリン
ガラスを含有するシリコン酸化膜）あるいはＰＳＧ膜
（リンガラスを含有するシリコン酸化膜）とシリコン酸
化膜との組合わせでもよいことに言及しておく。
酸化シリコン膜を用い層間絶縁膜にＳＲＯ膜を使用する
場合について説明したが、これらの絶縁膜はこれらに限
定されるものでない。例えばシリコン酸化膜とシリコン
窒化膜との組合わせ、ＢＰＳＧ膜（ボロンガラスとリン
ガラスを含有するシリコン酸化膜）あるいはＰＳＧ膜
（リンガラスを含有するシリコン酸化膜）とシリコン酸
化膜との組合わせでもよいことに言及しておく。
【００３７】この実施例では、第１コンタクトの寸法が
第１の配線の離間距離で制約され大きくできない場合で
も、第２コンタクト孔の寸法が大きくなるように形成で
きる。そして、拡散層とコンタクト孔内の金属材料との
接触面積は従来の技術の場合の９倍程度になる。このた
め、コンタクト部の電気抵抗は従来の技術の１／１０程
度と大幅に低減する。
第１の配線の離間距離で制約され大きくできない場合で
も、第２コンタクト孔の寸法が大きくなるように形成で
きる。そして、拡散層とコンタクト孔内の金属材料との
接触面積は従来の技術の場合の９倍程度になる。このた
め、コンタクト部の電気抵抗は従来の技術の１／１０程
度と大幅に低減する。
【００３８】
【発明の効果】以上に説明したように本発明は、拡散層
と配線とを電気接続するためのコンタクト孔の底部の寸
法を大きくする。ここで、このような底部の寸法の増大
は、この領域に選択的に形成する絶縁膜を選択的にドラ
イエッチングすることで達成される。
と配線とを電気接続するためのコンタクト孔の底部の寸
法を大きくする。ここで、このような底部の寸法の増大
は、この領域に選択的に形成する絶縁膜を選択的にドラ
イエッチングすることで達成される。
【００３９】このために、拡散層と配線との接続部の電
気抵抗は大幅に低減する。これは、配線の高密度化が必
須なＡＳＩＣ系の半導体デバイスの動作速度の向上に効
果的となる。また、このように接触面積が増大するため
に拡散層と配線との接続部の電気抵抗のバラツキが小さ
くなり、ＡＳＩＣの製造工程での歩留りが向上するよう
になる。
気抵抗は大幅に低減する。これは、配線の高密度化が必
須なＡＳＩＣ系の半導体デバイスの動作速度の向上に効
果的となる。また、このように接触面積が増大するため
に拡散層と配線との接続部の電気抵抗のバラツキが小さ
くなり、ＡＳＩＣの製造工程での歩留りが向上するよう
になる。
【図１】本発明を説明するための製造工程の断面図であ
る。
る。
【図２】本発明を説明するための製造工程の断面図であ
る。
る。
【図３】本発明を説明するための製造工程の断面図であ
る。
る。
【図４】本発明を説明するための製造工程の断面図であ
る。
る。
【図５】従来の技術を説明するための製造工程順の略断
面図である。
面図である。
１，２１ シリコン基板 ２，２２ フィールド酸化膜 ３，２３ 拡散層 ４ スペーサ絶縁膜 ５，２４ 第１層間絶縁膜 ６，２５ 第１の配線 ７，２６ 第２層間絶縁膜 ８ エッチングマスク ９ 第１コンタクト孔 １０ 側壁保護膜 １１ 第２コンタクト孔 １１ａ コンタクト露出部 １２，２８ チタンシリサイド層 １３，２９ バリアメタル １４，３０ コンタクト・プラグ １５，３１ 第２の配線 ２７ コンタクト孔
Claims (4)
- 【請求項１】 半導体基板の表面に形成した拡散層に被
着する第１の絶縁膜を形成する工程と、前記第１の絶縁
膜に被着して第２の絶縁膜を形成する工程と、前記第１
の絶縁膜と前記第２の絶縁膜とを貫徹し前記拡散層に達
するコンタクト孔の形成において前記第１の絶縁膜を貫
徹する前記コンタクト孔の寸法が前記第２の絶縁膜を貫
徹する前記コンタクト孔の寸法より大きくなるように前
記コンタクト孔を形成する工程と、を含むことを特徴と
する半導体装置の製造方法。 - 【請求項２】 前記第１の絶縁膜が二酸化シリコン膜で
構成され、前記第２の絶縁膜が二酸化シリコン膜よりも
過剰のシリコン原子を含有するシリコン酸化物で構成さ
れていることを特徴とする請求項１記載の半導体装置の
製造方法。 - 【請求項３】 前記第２の絶縁膜をドライエッチングし
前記第２の絶縁膜を貫徹するコンタクト孔を形成した
後、前記第２の絶縁膜を貫徹するコンタクト孔の側壁に
エッチング保護膜を形成し、前記エッチング保護膜で前
記第２の絶縁膜をエッチングから保護しながら前記第１
の絶縁膜をドライエッチングし、前記第１の絶縁膜と前
記第２の絶縁膜とを貫徹するコンタクト孔を形成するこ
と特徴とする請求項１または請求項２記載の半導体装置
の製造方法。 - 【請求項４】 前記第１の絶縁膜と第２の絶縁膜とを貫
徹する前記コンタクト孔を形成した後、前記コンタクト
孔内に化学気相成長法で金属材料を埋設することを特徴
とする請求項１、請求項２または請求項３記載の半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7193570A JP2739846B2 (ja) | 1995-07-28 | 1995-07-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7193570A JP2739846B2 (ja) | 1995-07-28 | 1995-07-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0945768A true JPH0945768A (ja) | 1997-02-14 |
| JP2739846B2 JP2739846B2 (ja) | 1998-04-15 |
Family
ID=16310217
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7193570A Expired - Lifetime JP2739846B2 (ja) | 1995-07-28 | 1995-07-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2739846B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002198423A (ja) * | 2000-12-27 | 2002-07-12 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| KR100365642B1 (ko) * | 2000-10-30 | 2002-12-26 | 삼성전자 주식회사 | 접촉창을 갖는 반도체 장치의 제조 방법 |
| US6740584B2 (en) | 1997-03-27 | 2004-05-25 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of fabricating the same |
| JP2009032794A (ja) * | 2007-07-25 | 2009-02-12 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| JP2017212448A (ja) * | 2016-05-26 | 2017-11-30 | 東京エレクトロン株式会社 | ラップアラウンド接点集積方式 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0291934A (ja) * | 1988-09-29 | 1990-03-30 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPH02134848A (ja) * | 1988-11-15 | 1990-05-23 | Nec Corp | 半導体装置の製造方法 |
| JPH0613339A (ja) * | 1991-12-10 | 1994-01-21 | Nec Corp | 配線の構造およびその製造方法 |
-
1995
- 1995-07-28 JP JP7193570A patent/JP2739846B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0291934A (ja) * | 1988-09-29 | 1990-03-30 | Toshiba Corp | 半導体装置及びその製造方法 |
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| JPH0613339A (ja) * | 1991-12-10 | 1994-01-21 | Nec Corp | 配線の構造およびその製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6740584B2 (en) | 1997-03-27 | 2004-05-25 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of fabricating the same |
| US7084508B2 (en) | 1997-03-27 | 2006-08-01 | Renesas Technology Corp. | Semiconductor device with multiple layer insulating film |
| KR100365642B1 (ko) * | 2000-10-30 | 2002-12-26 | 삼성전자 주식회사 | 접촉창을 갖는 반도체 장치의 제조 방법 |
| JP2002198423A (ja) * | 2000-12-27 | 2002-07-12 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2009032794A (ja) * | 2007-07-25 | 2009-02-12 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| JP2017212448A (ja) * | 2016-05-26 | 2017-11-30 | 東京エレクトロン株式会社 | ラップアラウンド接点集積方式 |
| US10381448B2 (en) | 2016-05-26 | 2019-08-13 | Tokyo Electron Limited | Wrap-around contact integration scheme |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2739846B2 (ja) | 1998-04-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19971224 |