KR100925026B1 - 반도체 소자 제조방법 - Google Patents
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Abstract
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 라인 패턴을 형성하기 위한 방법에 관한 것이다. 본 발명은 낮은 기생 캐패시턴스의 구현을 위하여 베리어 금속막을 매개로 하지 않고 층간절연막 상에 직접 텅스텐 라인 패턴을 형성하는 경우에 있어서, 라인 패턴 측벽이 네가티브 슬로프 형태로 식각되는 것을 방지할 수 있는 반도체 소자 제조방법을 제공하는데 그 목적이 있다. 본 발명은 낮은 기생 캐패시턴스를 구현하기 위하여 베리어 금속막을 매개로 하지 않고 층간절연막 상에 직접 텅스텐 라인 패턴을 형성하는 경우에 있어서, 텅스텐막의 식각 과정에서 하부의 층간절연막(실리콘산화막 계열)이 노출되지 않도록 하기 위하여 층간절연막 상부에 버퍼층을 제공하는 것이다. 버퍼층으로는 실리콘질화막 등이 사용될 수 있다.
텅스텐 라인 패턴, 버퍼층, 산소 원자 차단, 실리콘질화막, 식각 프로파일
Description
도 1a 내지 도 1e는 종래의 반도체 소자의 비트라인 형성 공정을 설명하기 위한 각 공정별 단면도.
도 2는 종래기술에 따라 형성된 텅스텐 비트라인의 단면 전자현미경 사진.
도 3a 내지 도 3f는 본 발명의 일 실시예에 따른 반도체 소자의 제조 공정을 설명하기 위한 각 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명
100 : 반도체 기판 115 : 층간절연막
120 : 버퍼막 160 : 비트라인 구조물
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 라인 패턴을 형성하기 위한 방법에 관한 것이다.
전통적으로, 반도체 소자 제조시 게이트 전극(워드라인), 비트라인 등의 라 인 패턴은 도핑된 폴리실리콘을 사용하여 형성해 왔다. 한편, 반도체 소자의 고집적가 급속하게 진행됨에 따라 도핑된 폴리실리콘으로는 저항 특성을 확보하는데 한계가 있어 실리사이드를 도입하게 되었다. 그러나, 이러한 실리사이드 역시 저항 특성을 확보하는데 그 한계에 직면하고 있으며, 이에 따라 텅스텐 등의 금속막을 사용하여 워드라인, 비트라인 등의 라인 패턴을 형성하는 기술이 제안되고 있다.
통상적으로, 텅스텐막을 사용한 비트라인을 형성할 때, 베리어 금속막 증착/CVD 텅스텐막 증착/질화막 하드 마스크층 증착/텅스텐 하드 마스크층 증착/사진 식각 등의 공정을 진행하고 있다.
그러나, 소자의 집적도 증가에 따른 셀 피치 감소 및 비트라인간 간격의 감소로 인하여 기생 비트라인 캐패시턴스(Cb)가 증가하고, 이에 따라 소자의 동작 특성이 열화되는 문제점이 있었다. DRAM의 경우, 기생 비트라인 캐패시턴스(Cb)는 감지신호 마진의 확보를 위해서 가장 중요한 파라메터 중 하나이다.
따라서, 90nm급 이하의 비트라인 기술에서는 비트라인 자체의 저항은 낮은 상태로 유지하면서 낮은 기생 비트라인 캐패시턴스(Cb)를 확보하는 공정 기술의 개발이 중요한 과제로 대두되으며, 최근 이러한 연구 개발의 일환으로 비트라인을 이루는 도전층의 높이를 낮추고 단면적을 감소시키는 기술이 제안되고 있다.
도 1a 내지 도 1e는 종래의 반도체 소자의 비트라인 형성 공정을 설명하기 위한 각 공정별 단면도이다.
종래기술에 따른 반도체 소자의 비트라인 형성 공정은, 우선 도 1a에 도시된 바와 같이 모스 트랜지스터(도시되지 않음)가 형성된 반도체 기판(10)상에 평탄화 막(15)을 형성한 다음, 평탄화막(15)의 소정 부분, 예를 들어 모스 트랜지스터의 소오스, 드레인 영역(도시되지 않음)이 노출되도록 평탄화막(15)을 식각하여 콘택홀을 형성한다. 콘택홀 내에 공지의 방식으로 랜딩 플러그(20)를 형성한다. 그리고나서, 결과물 상에 실리콘 산화막 계열의 층간절연막(25)을 증착한다. 그후, 드레인 영역(도시되지 않음)과 콘택되는 랜딩 플러그(20)가 노출되도록 층간절연막(25)을 식각하여, 비트라인 콘택 영역(30)을 한정한다.
이어서, 도 1b에 도시된 바와 같이 층간절연막(25) 및 비트라인 콘택 영역(30) 내부에 베리어 금속막(35)을 형성한 다음, 베리어 금속막(35) 상부에 CVD(chemical vapor deposition) 텅스텐막(40)을 증착한다.
다음으로, 도 1c에 도시된 바와 같이 CVD 텅스텐막(40) 및 베리어 금속막(35)을 에치백한다. 이때, 베리어 금속막(35)이 CVD 텅스텐막(40)에 비하여 더 많이 식각될 수 있다. 이러한 에치백 공정으로 CVD 텅스텐(40) 및 베리어 금속막(35)이 비트라인 콘택 영역(30)에만 잔류하게 된다.
계속하여, 도 1d에 도시된 바와 같이 결과물 상부에 비트라인용 텅스텐막(45)을 PVD(physical vapor deposition) 방식으로 증착하고, 비트라인용 텅스텐막(45) 상부에 질화막 하드 마스크층(50) 및 텅스텐 하드 마스크층(55)을 순차적으로 증착한다. 여기서, 텅스텐 하드 마스크층(55)은 PVD 방식으로 증착한다.
이어서, 도 1e에 도시된 바와 같이 비트라인 마스크를 이용한 사진 및 식각 공정을 통해 텅스텐 하드 마스크층(55), 질화막 하드 마스크층(50) 및 비트라인용 텅스텐막(45)을 식각하여 비트라인 구조물(60)을 형성한다. 이때, 비트라인 구조물(60)을 형성하기 위한 식각 공정시, 비트라인용 텅스텐막(45)과 동일 물질로 이루어진 텅스텐 하드 마스크층(55)은 대부분 제거된다.
그런데, 상기와 같은 종래의 비트라인 형성 공정은 낮은 기생 비트라인 캐패시턴스(Cb)를 구현할 수 있는 반면, 비트라인용 텅스텐막(45) 식각시 노출되는 하부층의 종류에 따라 비트라인용 텅스텐막(45)의 식각 프로파일이 크게 변동된다는 문제점을 가지고 있다. 특히, 비트라인용 텅스텐막(45)의 하부층으로 실리콘산화막 계열의 물질이 제공되는 경우, 식각시 발생한 산소에 의해 비트라인용 텅스텐막(45)의 측벽에 패시베이션된 폴리머(식각시 발생되는 부산물)가 제거됨으로써 측벽 식각이 증대된다. 이에 따라, 비트라인용 텅스텐막(45)이 도 1e와 같이 네가티브 슬로프를 갖게 되고, 심한 경우, 패턴 불량 또는 패턴 쓰러짐 현상이 발생될 수 있다.
도 2는 종래기술에 따라 형성된 텅스텐 비트라인의 단면 전자현미경 사진으로서, 텅스텐막이 네가티브 슬로프를 가지는 상태를 확인할 수 있다. 이러한 식각 프로파일의 열화는 장비 내에서의 공정 파라메터(예컨대, 식각 소오스 가스(SF6/N2)의 유량비, 파워 등)를 변동시키더라도 개선되지 않는다.
한편, 이러한 현상은 비단 비트라인 뿐만 아니라, 금속배선과 같은 라인 패턴 형성시에도 나타날 수 있다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으 로, 낮은 기생 캐패시턴스의 구현을 위하여 베리어 금속막을 매개로 하지 않고 층간절연막 상에 직접 텅스텐 라인 패턴을 형성하는 경우에 있어서, 라인 패턴 측벽이 네가티브 슬로프 형태로 식각되는 것을 방지할 수 있는 반도체 소자 제조방법을 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 실리콘산화막 계열의 층간절연막이 형성된 기판을 준비하는 단계; 상기 실리콘산화막 계열의 층간절연막 상부에 산소 원자를 포함하지 않는 버퍼막을 형성하는 단계; 상기 버퍼막 상부에 라인 패턴용 텅스텐막 및 하드 마스크막을 순차적으로 적층하는 단계; 및 상기 하드 마스크막 및 라인 패턴용 텅스텐막을 선택 식각하여 라인 패턴을 형성하는 단계를 포함하는 반도체 소자 제조방법이 제공된다.
본 발명은 낮은 기생 캐패시턴스를 구현하기 위하여 베리어 금속막을 매개로 하지 않고 층간절연막 상에 직접 텅스텐 라인 패턴을 형성하는 경우에 있어서, 텅스텐막의 식각 과정에서 하부의 층간절연막(실리콘산화막 계열)이 노출되지 않도록 하기 위하여 층간절연막 상부에 버퍼층을 제공하는 것이다. 버퍼층으로는 실리콘질화막 등이 사용될 수 있다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기 로 한다.
도 3a 내지 도 3f는 본 발명의 일 실시예에 따른 반도체 소자 제조 공정을 설명하기 위한 각 공정별 단면도이다.
본 실시예에 따른 반도체 소자의 제조 공정은, 먼저 도 3a에 도시된 바와 같이 모스 트랜지스터(도시되지 않음)가 형성된 반도체 기판(100)상에 평탄화막(105), 예를 들어 BPSG막을 형성하고, 평탄화막(105)의 소정 부분, 예를 들어 모스 트랜지스터의 소오스, 드레인 영역(도시되지 않음)이 노출되도록 평탄화막(105)을 식각하여 콘택홀을 형성한 다음, 콘택홀 내에 공지의 방식으로 랜딩 플러그(110)를 형성한다. 이어서, 결과물 상에 실리콘산화막 계열의 층간절연막(115)을 증착하고, 층간절연막(115) 상부에 산소 원자의 공급을 차단할 수 있는 버퍼막(120)을 증착한다. 이때, 층간절연막(115)으로는 HDP(high density plasma) 산화막이 사용될 수 있으며, 버퍼막(120)으로는 PECVD(plasma enhanced CVD) 또는 LPCVD(low pressure CVD) 방식으로 증착된 실리콘질화막을 사용하는 것이 바람직하다. 한편, 공정을 용이하게 하도록 버퍼막(120)의 두께는 약 200∼400Å 정도가 바람직하다. 이는 버퍼막(120)의 두께가 100Å 이하로 얇게 형성할 경우, 과도 식각 과정에서 버퍼막(120)이 바로 노출되어 층간절연막(115)이 노출될 우려가 있으며, 또 400Å 이상으로 두껍게 형성하면 공정 진행 및 소자 특성에 부담이 되기 때문이다.
다음으로, 도 3b에 도시된 바와 같이 드레인 영역(도시되지 않음)과 콘택되는 랜딩 플러그(110)가 노출되도록 버퍼막(120) 및 층간절연막(115)을 식각하여, 비트라인 콘택 영역(125)을 한정한다.
이어서, 도 3c에 도시된 바와 같이 버퍼막(120) 및 비트라인 콘택 영역(125) 내부에 베리어 금속막(130)을 형성한 다음, 베리어 금속막(130) 상부에 CVD(chemical vapor deposition) 텅스텐막(135)을 증착하고, 공지의 방식으로 열처리를 수행한다.
계속하여, 도 3d에 도시된 바와 같이 CVD 텅스텐막(135) 및 베리어 금속막(130)을 에치백하여 CVD 텅스텐막(135) 및 베리어 금속막(130)이 비트라인 콘택 영역(125) 내에 잔류되도록 한다. 이때, 에치백 공정을 대신하여 CMP(chemical mechanical polishing) 또는 에치백/CMP 혼합 방식이 이용될 수 있고, 평탄화 공정시 버퍼막(120)이 잔류하도록 한다. 여기서, 잔류된 CVD 텅스텐막(135) 및 베리어 금속막(130)은 비트라인 콘택 패드가 된다.
다음으로, 도 3e에 도시된 바와 같이 결과물 상부에 비트라인용 텅스텐막(140)을 PVD 방식으로 형성한다. 비트라인용 텅스텐막(140) 상부에 질화막 하드 마스크층(145) 및 텅스텐막 하드 마스크층(150)을 순차적으로 증착한다. 여기서, 질화막 하드 마스크층(145) 및 텅스텐막 하드 마스크층(150)은 식각 특성이 유사한 다른 물질(단일막 포함)로 대체할 수 있다.
계속하여, 도 3f에 도시된 바와 같이 비트라인 마스크를 사용한 사진 및 식각 공정을 통해 텅스텐막 하드 마스크층(150), 질화막 하드 마스크층(145) 및 비트라인용 텅스텐막(140)을 식각하여 비트라인 구조물(60)을 형성한다. 이때, 텅스텐 식각 가스로는 SF6/N2 가스를 사용하며, 10mTorr의 압력에서 식각 장비의 상부 파워 는 636W로 하고, 하부 파워는 45W로 하여 식각을 진행하는 것이 바람직하다. 또한, 질화막 식각 가스로는 Cl2 가스, BCl3 가스 등을 사용하는 것이 바람직하다.
상기와 같은 공정을 진행하여 비트라인을 형성하는 경우, 비트라인용 텅스텐막(140) 식각시, 버퍼층(120)의 도입에 의해 비트라인용 텅스텐막(140) 하부에 산소 원자를 제공하는 층이 존재하지 않으므로, 즉, 산소 원자 공급을 차단하므로써, 비트라인 구조물(60) 측벽의 폴리머가 제거되지 않으며, 이에 따라 비트라인용 텅스텐막(140)이 정상적인 식각 프로파일을 갖게 된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서는 버퍼층으로 실리콘질화막을 사용하는 경우를 일례로 들어 설명하였으나, 본 발명은 실리콘질화막을 대신하여 산소를 포함하지 않는 다른 절연막을 사용하는 경우에도 적용된다.
또한, 전술한 실시예에서는 비트라인 형성 공정을 일례로 들어 설명하였으나, 본 발명은 텅스텐 금속배선 형성 공정에도 적용할 수 있다.
또한, 전술한 실시예에서는 베리어 금속막/CVD 텅스텐막을 사용하여 콘택 패드를 형성하는 공정을 포함하는 경우를 일례로 들어 설명하였으나, 콘택 패드의 유무는 본 발명의 기술적 원리와 직접적인 연관이 없다.
전술한 본 발명은 낮은 라인 캐패시턴스를 확보하면서 텅스텐 비트라인의 식각 프로파일을 확보할 수 있으며, 이에 따라 반도체 소자의 신뢰도를 높이는 효과가 있다.
Claims (5)
- 실리콘산화막 계열의 층간절연막이 형성된 기판을 준비하는 단계;상기 실리콘산화막 계열의 층간절연막 상부에 산소 원자를 포함하지 않는 버퍼 절연막을 형성하는 단계;상기 버퍼 절연막 상부에 라인 패턴용 텅스텐막 및 하드 마스크막을 순차적으로 적층하는 단계; 및상기 하드 마스크막 및 라인 패턴용 텅스텐막을 선택 식각하여 라인 패턴을 형성하는 단계를 포함하는 반도체 소자 제조방법.
- 제1항에 있어서,상기 버퍼 절연막은 실리콘질화막인 것을 특징으로 하는 것을 반도체 소자 제조방법.
- 제2항에 있어서,상기 버퍼 절연막은 200∼400Å 두께로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제2항에 있어서,상기 실리콘질화막은 PECVD(plasma enhanced CVD) 또는 LPCVD(low pressure CVD) 방식으로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제2항에 있어서,상기 하드 마스크막은 실리콘질화막과 텅스텐막의 적층 구조로 이루어진 것을 특징으로 하는 반도체 소자 제조방법.
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- 2002-12-11 KR KR1020020078672A patent/KR100925026B1/ko not_active IP Right Cessation
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