KR20070097806A - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 반도체 소자의 제조방법은, 소정의 하부구조가 형성된 반도체 기판 상에 도전막, 하드마스크막, 비정질카본막이 차례로 적층된 비트라인을 형성하는 단계; 상기 비트라인을 포함한 결과물 상에 비트라인간 공간을 메우도록 층간절연막을 증착하는 단계; 상기 층간절연막을 상기 비정질카본막이 노출되도록 CMP하는 단계; 상기 CMP된 층간절연막을 포함한 결과물 전면 상에 스토리지 노드 콘택홀 형성 영역을 정의하는 제2마스크패턴을 형성하는 단계; 상기 제2마스크패턴을 식각마스크로 이용해서 층간절연막을 식각하여 스토리지 노드 콘택홀을 형성하는 단계; 상기 제2마스크패턴과 비정질카본막을 차례로 제거하는 단계; 상기 스토리지 노드 콘택홀를 매립하도록 결과물 상에 플러그 도전막을 형성하는 단계; 및 상기 플러그 도전막을 질화막이 노출될 때 까지 CMP하는 단계;를 포함한다.
Description
도 1은 반도체 소자의 평면도.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 3a는 슬러리의 종류에 따른 연마속도를 나타내는 그래프.
도 3b는 슬러리의 종류에 따른 연마선택비를 나타내는 그래프.
도 4는 도 1의 B-B´선에 따른 단면도.
(도면의 주요 부분에 대한 부호의 설명)
21 : 반도체 기판 22 : 제1층간절연막
23 : 도전막 24 : 하드마스크막
25 : 비정질카본막 26 : 스페이서용 절연막
27 : 제2층간절연막 28 : 플러그 도전막
H : 스토리지 노드 콘택홀
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 라인 타입의 스토리지 노드 콘택홀 형성시 비트라인의 하드마스크막의 손실을 억제할 수 있는 반도체 소자의 제조방법에 관한 것이다.
반도체 고자의 고집적화가 진행됨에 따라 상하부 도전체간 전기적 연결통로 역할을 하는 콘택홀의 크기도 점차 감소하고 있다. 특히, 100nm 이하의 디램(DRAM) 소자 제조에 있어서, 접합 영역과 캐패시터의 전기적 연결통로인 스토리지 노드 콘택홀을 홀 타입(Hole Type)으로 형성하기 위해서는 기존의 KrF 노광장비보다 해상도가 우수한 ArF 노광장비가 요구된다.
그러나, 새로운 ArF 노광장비를 도입하는 경우, 투자비 증가 및 공정조건 변동에 따른 부담이 크다는 문제가 있다. 이에, 기존의 KrF 노광장비를 이용하여 미세 스토리지 노드 콘택홀을 형성하는 기술이 요구되고 있는데, 이를 위해서는 스토리지 노드 콘택홀을 홀 타입이 아닌 라인 타입(Line Type)으로 형성해야만 한다.
이하에서는 KrF 노광장비를 이용한 라인 타입의 스토리지 노드 콘택홀 형성 공정을 포함하는 종래의 반도체 소자의 제조방법을 간략히 설명하도록 한다.
먼저, 반도체 기판 상에 비트라인용 도전막을 형성하고 상기 도전막 상에 하드마스크막을 형성한 다음, 상기 질화막 및 도전막을 차례로 식각하여 비트라인을 형성한다. 이어서, 상기 비트라인이 형성된 결과물 상에 스페이서용 절연막을 형성하고 상기 절연막 상에 비트라인간 공간을 메우도록 층간절연막을 증착한다. 그런 다음, 상기 층간절연막을 비트라인의 질화막이 노출되도록 CMP(Chemical Mechanical Polishing)한다.
다음으로, 상기 CMP된 층간절연막 상에 KrF 노광장비를 이용하여 라인 타입 의 개구부를 갖는 마스크패턴을 형성하고, 상기 마스크패턴을 식각 마스크로 이용해서 층간절연막을 식각하여 스토리지 노드 콘택홀을 형성한다. 다음으로, 상기 스토리지 노드 콘택홀을 플러그 도전막으로 매립한 후, 상기 플러그 도전막을 비트라인의 질화막이 노출되도록 CMP하여 라인 타입의 스토리지 노드 플러그를 형성한다.
그러나, 전술한 종래기술의 경우, 상기 하드마스크막을 식각장벽 및 연마정지막으로 이용하여 두 번의 식각 공정과 CMP 공정을 수행하기 때문에 많은 질화막의 손실이 발생하게 된다. 또한, 스토리지 노드 콘택홀을 형성하기 위한 식각공정시 스토리지 노드 콘택홀이 형성되는 지역에서 상기 질화막의 손실이 발생하기 때문에 스토리지 노드 콘택홀이 형성되지 않는 지역의 질화막을 그 손실만큼 제거해주어야 하므로 상기 질화막의 손실량이 더욱 증가하게 된다. 이로 인해, 공정마진이 감소되고, 후속공정에서 스토리지 노드와 비트라인간의 쇼트(Short)가 유발될 수 있어서 제조수율이 감소된다.
한편, 상기 손실량을 보상하기 위하여 하드마스크막을 3000Å 이상의 두께로 형성해주면 비트라인의 높이가 높아짐에 따라 비트라인간 공간의 매립특성이 불량해져 보이드(Void)가 발생되며, 보이드 발생시 스토리지 노드 플러그들 간의 브리지(Bridge)가 발생될 수 있어서 소자의 특성 및 제조수울이 감소한다는 문제가 유발된다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 라인 타입의 스토리지 노드 콘택홀의 형성시 비트라인의 하드마스크막의 손 실을 방지할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은, 소정의 하부구조가 형성된 반도체 기판 상에 도전막, 하드마스크막, 비정질카본막이 차례로 적층된 비트라인을 형성하는 단계; 상기 비트라인을 포함한 결과물 상에 비트라인간 공간을 메우도록 층간절연막을 증착하는 단계; 상기 층간절연막을 상기 비정질카본막이 노출되도록 CMP하는 단계; 상기 CMP된 층간절연막을 포함한 결과물 전면 상에 스토리지 노드 콘택홀 형성 영역을 정의하는 제2마스크패턴을 형성하는 단계; 상기 제2마스크패턴을 식각마스크로 이용해서 층간절연막을 식각하여 스토리지 노드 콘택홀을 형성하는 단계; 상기 제2마스크패턴과 비정질카본막을 차례로 제거하는 단계; 상기 스토리지 노드 콘택홀를 매립하도록 결과물 상에 플러그 도전막을 형성하는 단계; 및 상기 플러그 도전막을 질화막이 노출될 때 까지 CMP하는 단계;를 포함한다.
여기서, 상기 비트라인을 형성하는 단계는, 소정의 하부구조가 형성된 반도체 기판 상에 도전막, 하드마스크막, 비정질카본막, SiON막을 차례로 형성하는 단계, 상기 SiON막 상에 비트라인 형성 영역을 노출시키는 제1마스크패턴을 형성하는 단계, 상기 제1마스크패턴을 식각 마스크로 이용해서 SiON막, 비정질카본막, 하드마스크막, 도전막을 식각하는 단계, 상기 제1마스크패턴 및 SiON막을 제거하는 단계 를 포함하여 이루어진다.
상기 반도체 기판 상에 비트라인을 형성하는 단계; 후, 그리고, 상기 비트라 인 간 공간을 메우도록 층간절연막을 증착하는 단계; 전, 상기 비트라인이 형성된 결과물 상에 스페이서용 절연막을 형성하는 단계;를 더 포함한다.
상기 제2마스크패턴은 라인 타입으로 형성한다.
상기 하드마스크막은 질화막으로 형성한다.
상기 도전막은 텅스텐막으로 형성한다.
상기 하드마스크막과 비정질카본막은 각각 1000∼1500Å, 1500∼3000Å의 두께로 형성한다.
상기 비정질카본막은 비트라인 형성 후, 600∼1500Å의 두께로 잔류된다.
상기 스페이서용 절연막은 질화막 재질로 100∼200Å의 두께로 형성한다.
상기 층간절연막은 HDP 산화막, BPSG, SOD, O3-TEOS, 및 ALD 산화막으로 구성되는 그룹으로부터 선택되는 어느 하나의 산화막으로 형성한다.
상기 층간절연막의 CMP는 퓸드 실리카 연마입자를 가지는 염기성의 저선택비 슬러리(LSS), 또는, 질화막 대비 산화막에 대한 연마속도가 빠른 세리아 연마입자를 가지는 중성의 고선택비 슬러리(HSS)중 하나를 사용하여 수행한다.
상기 마스크 패턴은 KrF 노광장비를 사용하여 형성한다.
상기 제2마스크패턴 및 비정질카본막은 플라즈마 에슁으로 제거한다.
상기 플러그 도전막의 CMP는 상기 플러그 도전막으로 폴리실리콘을 사용하는 경우, 퓸드 실리카 연마입자를 가지고 pH가 10∼12인 슬러리, 또는, 콜로이달 실리카 연마입자를 가지고 pH가 2∼4인 슬러리 중 하나를 사용하여 수행한다.
상기 플러그 도전막의 CMP는 상기 플러그 도전막으로 금속을 사용하는 경우, 퓸드 실리카 연마입자를 가지고 pH가 2∼4이며 금속을 연마시키는 속도가 상기 층간절연막을 연마시키는 속도보다 적어도 80배 빠른 슬러리를 사용하여 수행한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세하게 설명하도록 한다.
먼저, 본 발명의 기술적 원리를 간략하게 설명하도록 한다. 본 발명은 질화막보다 연마속도가 현저히 느린 비정질카본막을 하드마스크막 상에 연마정지막으로 형성함으로써 상기 질화막의 손실을 억제할 수 있으며, 이를 통해, 공정마진을 확보하고, 제조수율을 향상시킬 수 있다.
자세하게, 도 1 및 도 2a 내지 도 2f를 참조하여 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하도록 한다.
도 1는 비트라인(14)이 형성된 반도체 소자의 평면도이고, 도 2a 내지 도 2f는 도 1의 A-A´선에 따른 단면부분에 해당하는 도면들이다. 여기서, 미설명된 도면부호 11은 액티브 영역을, 12는 게이트라인을, 그리고, 13은 층간절연막을 각각 나타낸다.
도 2a를 참조하면, 소정의 하부구조와 제1층간절연막(22)이 형성된 반도체 기판(21) 상에 도전막(23), 하드마스크막(24), 비정질카본막(25), SiON(도시안됨)막을 차례로 형성하고, 상기 SiON막 상에 비트라인 형성 영역을 노출시키는 제1마스크패턴(도시안됨)을 형성한다. 이때, 상기 하드마스크막(24)은 질화막으로 1000 ∼1500Å 정도의 두께로 형성하고, 상기 비정질카본막(25)은 1500∼3000Å 정도의 두께로 형성한다.
그다음, 상기 제1마스크패턴을 식각 마스크로 이용해서 SiON막, 비정질카본막(25), 하드마스크막(24), 도전막(23)을 차례로 식각하여 비트라인(BL)을 형성하고, 상기 제1마스크패턴 및 SiON막을 제거한다. 이어서, 상기 비트라인(BL)이 형성된 결과물 상에 질화막 재질의 스페이서용 절연막(26)을 100∼200Å 정도의 두께로 형성한다.
여기서, 상기 비트라인(BL)을 형성하기 위한 식각공정시 비정질카본막(25)을 식각장벽으로 사용했기 때문에 상기 질화막(24)의 손실은 발생하지 않으며, 상기 식각 공정 후에는 600∼1500Å 정도의 비정질카본막(25)이 잔류된다. 이때, 상기 잔류된 비정질카본막(25)은 후속으로 진행되는 식각 및 CMP 공정시 식각장벽 및 연마정지막으로 이용된다.
도 2b를 참조하면, 상기 스페이서용 절연막(26)을 포함한 결과물 상에 비트라인간 공간을 매립하도록 제2층간절연막(27)을 형성한다. 이때, 상기 제2층간절연막(27)은 HDP(High Density Plasma) 산화막, BPSG(Borophospho Silicate Glass), SOD(Spin-On Dielectric), O3-TEOS(Tetra Ethyl Ortho Silicate), 및 ALD(Atomic Layer Deposition) 산화막으로 구성되는 그룹으로부터 선택되는 어느 하나의 산화막으로, 4000∼6000Å 정도의 두께로 형성한다.
도 2c를 참조하면, 상기 제2층간절연막(27)을 상기 비정질카본막(25)이 노출 될때까지 CMP한다. 이때, 상기 CMP 공정을 통해 스페이서용 절연막이 제거되며, CMP 공정시 퓸드 실리카(Fumed Silica) 연마입자를 가지는 염기성의 저선택비 슬러리(Low Selective Slurry : LSS), 또는, 질화막 대비 산화막에 대한 연마속도가 빠른 세리아(Ceria) 연마입자를 가지는 중성의 고선택비 슬러리(High Selective Slurry : HSS)중 하나를 사용하며, 바람직하게는 LSS를 사용한다. 이는 상기 LSS가 HSS에 비하여 가격이 저렴하고, 핸들링(Handling)이 용이하며, 연마선택비가 더 크기 때문이다.
자세하게, 도 3a는 슬러리의 종류에 따른 연마속도를 나타내는 그래프로서, 이를 참조하면, 비정질카본막(C)은 HDP산화막(A) 및 질화막(B)보다 연마속도가 매우 느리다. 따라서, 하드마스크막으로 비정질카본막을 사용하는 경우에는 막의 두께를 두껍게 형성할 필요가 없으며, 이를 통해 비트라인(BL)의 높이를 낮출 수 있으므로 매립특성이 향상되어 제조수율의 감소를 방지할 수 있다.
또한, 도 3b는 슬러리의 종류에 따른 연마선택비를 나타내는 그래프로서, 이를 참조하면, HDP산화막 대비 비정질카본막(E)의 연마선택비는 HDP산화막 대비 질화막(D)의 연마선택비보다 더 크다. 한편, 상기 비정질카본막의 연마선택비는 HSS보다 LSS를 사용하는 경우에 더욱 크기 때문에 LSS를 사용하여 연마하는 것이 바람직하다.
도 2d를 참조하면, 상기 CMP된 제2층간절연막(27)을 포함한 결과물 전면 상에 스토리지 노드 콘택홀(H) 형성 영역을 정의하는 라인 타입의 제2마스크패턴(도시안됨)을 형성하고, 상기 제2마스크패턴을 식각 마스크로 이용하여 제2층간절연 막(27)을 식각하여 라인 타입의 스토리지 노드 콘택홀(H)을 형성한다. 이때, 상기 식각 공정시 비정질카본막을 식각장벽으로 이용했기때문에 상기 콘택홀(H)이 형성되는 지역에서 질화막(24)의 손실이 발생하지 않았다.
여기서, 상기 제2마스크패턴은 KrF 노광장비를 사용하여 형성하며, 상기 식각공정 후에는 플라즈마 에슁(Plasma Ashing)을 통해 상기 제2마스크패턴 및 비정질카본막을 선택적으로 제거한다. 그러면, 상기 식각 및 CMP 공정 후에도 손실이 발생되지 않은 질화막(24)이 노출된다.
한편, 도 4는 도 1의 B-B´선에 따른 단면도로서 스토리지 노드 콘택홀이 형성되지 않는 지역인데, 이를 참조하면, 상기 플라즈마 에슁을 통해 상기 비정질카본막을 제거한 뒤에 스토리지 노드 콘택홀이 형성되는 지역에서와 같은 높이의 하드마스크막(24)이 존재하게 된다. 따라서, 상기 두 지역 간의 하드마스크막(24)의 높이가 일정하기 때문에 막의 단차를 회복하기 위해 추가적으로 CMP 공정을 수행할 필요가 없다.
도 2e를 참조하면, 상기 스토리지 노드 콘택홀(H)을 매립하도록 결과물 상에 1000∼3000Å의 두께로 플러그 도전막(28)을 형성한다. 이때, 상기 플러그 도전막(28)은 선택적 성장 방법에 의한 폴리실리콘막 또는 TiN이나 W와 같은 금속막으로 형성할 수 있다.
도 2f를 참조하면, 상기 플러그 도전막(28)을 질화막(24)이 노출될 때 까지 CMP한다. 이때, 상기 CMP 공정은 산화막이나 폴리실리콘막, 금속막의 연마속도는 빠른 반면, 질화막의 연마속도는 느린 슬러리를 사용한다.
이때, 상기 플러그 도전막(28)으로 폴리실리콘막을 사용한 경우에는, 상기 CMP 공정시 퓸드 실리카 연마입자를 가지고 pH가 10∼12인 슬러리, 또는, 콜로이달 실리카 연마입자를 가지고 pH가 2∼4인 슬러리 중 하나를 사용한다. 또한, 상기 플러그 도전막(28)으로 금속막을 사용한 경우에는, 상기 CMP 공정시 퓸드 실리카 연마입자를 가지고 pH가 2∼4이며 금속을 연마시키는 속도가 제2층간절연막을 연마시키는 속도보다 적어도 80배 빠른 슬러리를 사용한다.
이와 같이, 본 발명은 앞선 식각 공정과 CMP 공정시 질화막 대비 연마속도가 느린 비정질카본막을 식각장벽 및 연마정지막으로 이용함으로써 비트라인(BL)의 하드마스크막 손실을 용이하게 방지할 수 있다. 또한, 비정질카본막을 식각장벽으로 이용하여 상기 스토리지 노드 콘택홀을 형성하는 식각공정을 수행함으로써 상기 콘택홀이 형성되는 지역과 형성되지 않은 지역에서의 질화막 단차가 발생하지 않으므로 추가적인 CMP 공정이 요구되지 않으며, 그에 따른 질화막의 손실이 방지된다.
이후, 도시하지는 않았지만, 상기 플러그 도전막의 CMP 공정 후에 존재하는 잔류물을 제거하기 위해 플러그 도전막에 대한 CMP가 수행된 기판 결과물에 대해 SC-1 세정액 또는 NH4OH와 HF이 혼합된 세정액으로 세정을 수행한다. 그리고 나서, 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명에 따른 반도체 소자의 제조를 완성한다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 KrF 노광장비를 사용하는 라인 타입의 스토리지 노드 콘택홀의 형성시 하드마스크막 상에 비정질카본막을 형성하여 비트라인을 형성하기 위한 식각, 제2층간절연막의 CMP, 스토리지 노드 콘택홀을 형성하기 위한 식각공정에 상기 비정질카본막을 식각장벽 및 연마정지막으로 이용함으로써 상기 하드마스크막의 손실을 방지할 수 있다.
따라서, 상기 질화막의 손실로 인해 후속공정에서 유발되는 스토리지 노드와 비트라인간의 쇼트발생를 방지할 수 있으므로 소자특성을 개선시킬 수 있다.
또한, 스토리지 노드 콘택홀의 형성시 하드마스크막이 손실되지 않기 때문에 상기 스토리지 노드 콘택홀이 형성되는 지역과 형성되지 않는 지역에서 상기 질화막의 단차가 발생되는 것을 방지할 수 있으며, 이를 통해, 추가적인 CMP를 생략함으로써 상기 질화막의 손실을 방지할 수 있으므로 공정마진을 확보하여 수율을 향상시킬 수 있다.
게다가, 상기 비정질카본막은 질화막보다 연마속도가 느리므로 두껍게 형성할 필요가 없으므로 비트라인의 높이가 낮아지며, 이를 통해 콘택홀의 매립불량과 콘택홀 간의 브리지에 의한 수율 감소를 방지할 수 있다.
Claims (15)
- 소정의 하부구조가 형성된 반도체 기판 상에 도전막, 하드마스크막, 비정질카본막이 차례로 적층된 비트라인을 형성하는 단계;상기 비트라인을 포함한 결과물 상에 비트라인간 공간을 메우도록 층간절연막을 증착하는 단계;상기 층간절연막을 상기 비정질카본막이 노출되도록 CMP하는 단계;상기 CMP된 층간절연막을 포함한 결과물 전면 상에 스토리지 노드 콘택홀 형성 영역을 정의하는 제2마스크패턴을 형성하는 단계;상기 제2마스크패턴을 식각마스크로 이용해서 층간절연막을 식각하여 스토리지 노드 콘택홀을 형성하는 단계;상기 제2마스크패턴과 비정질카본막을 차례로 제거하는 단계;상기 스토리지 노드 콘택홀를 매립하도록 결과물 상에 플러그 도전막을 형성하는 단계; 및상기 플러그 도전막을 질화막이 노출될 때 까지 CMP하는 단계;를 포함하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 비트라인을 형성하는 단계는,소정의 하부구조가 형성된 반도체 기판 상에 도전막, 하드마스크막, 비정질 카본막, SiON막을 차례로 형성하는 단계;상기 SiON막 상에 비트라인 형성 영역을 노출시키는 제1마스크패턴을 형성하는 단계;상기 제1마스크패턴을 식각 마스크로 이용해서 SiON막, 비정질카본막, 하드마스크막, 도전막을 식각하는 단계;상기 제1마스크패턴 및 SiON막을 제거하는 단계;를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 반도체 기판 상에 비트라인을 형성하는 단계; 후, 그리고, 상기 비트라인 간 공간을 메우도록 층간절연막을 증착하는 단계; 전,상기 비트라인이 형성된 결과물 상에 스페이서용 절연막을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 제2마스크패턴은 라인 타입으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 하드마스크막은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자 의 제조방법.
- 제 1 항에 있어서,상기 도전막은 텅스텐막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 2 항에 있어서,상기 하드마스크막과 비정질카본막은 각각 1000∼1500Å, 1500∼3000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 비정질카본막은 비트라인 형성 후, 600∼1500Å의 두께로 잔류되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 3 항에 있어서,상기 스페이서용 절연막은 질화막 재질로 100∼200Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 층간절연막은 HDP 산화막, BPSG, SOD, O3-TEOS, 및 ALD 산화막으로 구성되는 그룹으로부터 선택되는 어느 하나의 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 층간절연막의 CMP는 퓸드 실리카 연마입자를 가지는 염기성의 저선택비 슬러리(LSS), 또는, 질화막 대비 산화막에 대한 연마속도가 빠른 세리아 연마입자를 가지는 중성의 고선택비 슬러리(HSS)중 하나를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 마스크 패턴은 KrF 노광장비를 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 제2마스크패턴 및 비정질카본막은 플라즈마 에슁으로 제거하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 플러그 도전막의 CMP는 상기 플러그 도전막으로 폴리실리콘을 사용하는 경우, 퓸드 실리카 연마입자를 가지고 pH가 10∼12인 슬러리, 또는, 콜로이달 실리카 연마입자를 가지고 pH가 2∼4인 슬러리 중 하나를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 플러그 도전막의 CMP는 상기 플러그 도전막으로 금속을 사용하는 경우, 퓸드 실리카 연마입자를 가지고 pH가 2∼4이며 금속을 연마시키는 속도가 상기 층간절연막을 연마시키는 속도보다 적어도 80배 빠른 슬러리를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
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| KR (1) | KR20070097806A (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11757015B2 (en) | 2020-08-31 | 2023-09-12 | Samsung Electronics Co., Ltd. | Semiconductor devices |
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2006
- 2006-03-29 KR KR1020060028532A patent/KR20070097806A/ko not_active Application Discontinuation
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